WO2023080090A1 - 半導体パッケージ - Google Patents

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WO2023080090A1
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electrode
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佑紀 中野
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ローム株式会社
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    • H01L2924/1306—Field-effect transistor [FET]

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, electrodes and a protective layer.
  • the electrode is arranged on the semiconductor substrate.
  • the protective layer has a laminate structure including an inorganic protective layer and an organic protective layer, and covers the electrodes.
  • One embodiment provides a semiconductor package that can improve reliability.
  • One embodiment includes a die pad, a chip having a main surface, a main surface electrode arranged on the main surface, a terminal electrode arranged on the main surface electrode, a first matrix resin and a plurality of second 1 filler, a semiconductor device having a sealing insulator covering the periphery of the terminal electrode on the main surface so as to expose a part of the terminal electrode, the semiconductor device being disposed on the die pad;
  • a semiconductor package is provided, comprising a package body containing a second matrix resin and a plurality of second fillers, and encapsulating the die pad and the semiconductor device so as to cover the encapsulation insulator.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the main part of the periphery of the chip.
  • FIG. 6 is a plan view showing a layout example of gate electrodes and source electrodes.
  • FIG. 7 is a plan view showing a layout example of the upper insulating film.
  • FIG. 8 is a plan view showing a semiconductor package on which the semiconductor device shown in FIG. 1 is mounted.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG. 8.
  • FIG. 10A is an enlarged cross-sectional view showing a first embodiment of the region X shown in FIG. 9.
  • FIG. 10B is an enlarged cross-sectional view showing a second embodiment of the region X shown in FIG. 9.
  • FIG. 10C is an enlarged cross-sectional view showing a third embodiment of the region X shown in FIG. 9.
  • FIG. FIG. 11 is a perspective view showing a wafer structure used during manufacturing.
  • 12 is a cross-sectional view showing the device region shown in FIG. 11.
  • FIG. 13A is a cross-sectional view showing an example of a method for manufacturing the semiconductor device shown in FIG. 1.
  • FIG. 13B is a cross-sectional view showing a step after FIG. 13A.
  • FIG. 13C is a cross-sectional view showing a step after FIG. 13B.
  • FIG. 13D is a cross-sectional view showing a step after FIG. 13C.
  • FIG. 13E is a cross-sectional view showing a step after FIG. 13D.
  • FIG. 13F is a cross-sectional view showing a step after FIG. 13E.
  • FIG. 13G is a cross-sectional view showing a step after FIG. 13F.
  • FIG. 13H is a cross-sectional view showing a step after FIG. 13G.
  • FIG. 13I is a cross-sectional view showing a step after FIG. 13H.
  • FIG. 14A is a cross-sectional view showing an example of a method for manufacturing the semiconductor package shown in FIG. 8.
  • FIG. FIG. 14B is a cross-sectional view showing a step after FIG. 14A.
  • FIG. 14C is a cross-sectional view showing a step after FIG. 14B.
  • FIG. 15 is a plan view showing the semiconductor device according to the second embodiment.
  • FIG. 16 is a plan view showing the semiconductor device according to the third embodiment. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. 18 is a circuit diagram showing an electrical configuration of the semiconductor device shown in FIG. 16.
  • FIG. FIG. 19 is a plan view showing the semiconductor device according to the fourth embodiment.
  • FIG. 20 is a cross-sectional view taken along line XX-XX shown in FIG. 19.
  • FIG. 21 is a plan view showing the semiconductor device according to the fifth embodiment.
  • FIG. 22 is a plan view showing the semiconductor device according to the sixth embodiment.
  • FIG. 23 is a plan view showing the semiconductor device according to the seventh embodiment.
  • FIG. 24 is a plan view showing the semiconductor device according to the eighth embodiment.
  • 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a plan view showing a semiconductor package on which the semiconductor device shown in FIG. 24 is mounted.
  • FIG. 27 is a perspective view showing a semiconductor package on which the semiconductor devices shown in FIGS. 1 and 24 are mounted. 28 is an exploded perspective view of the package shown in FIG.
  • FIG. 29 is a cross-sectional view taken along line XXIX-XXIX shown in FIG. 27.
  • FIG. 30 is a cross-sectional view showing a modification of the chip applied to each embodiment.
  • FIG. 31 is a cross-sectional view showing a modification of the sealing insulator applied to each embodiment.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip 2.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG.
  • FIG. 5 is an enlarged cross-sectional view showing the main part of the periphery of the chip 2.
  • FIG. 6 is a plan view showing a layout example of the gate electrode 30 and the source electrode 32.
  • FIG. 7 is a plan view showing a layout example of the upper insulating film 38.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is an enlarged plan view showing the main part of the inner part of the chip 2.
  • FIG. 4 is a cross-sectional view taken along
  • a semiconductor device 1A in this embodiment includes a chip 2 that includes a wide bandgap semiconductor single crystal and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). include. That is, the semiconductor device 1A is a "wide bandgap semiconductor device". Chip 2 may also be referred to as a "semiconductor chip” or a "wide bandgap semiconductor chip”.
  • a wide bandgap semiconductor is a semiconductor having a bandgap that exceeds the bandgap of Si (silicon). GaN (gallium nitride), SiC (silicon carbide) and C (diamond) are exemplified as wide bandgap semiconductors.
  • the chip 2 is, in this embodiment, a "SiC chip" containing a hexagonal SiC single crystal as an example of a wide bandgap semiconductor. That is, the semiconductor device 1A is a "SiC semiconductor device". Hexagonal SiC single crystals have a plurality of polytypes including 2H (Hexagonal)-SiC single crystals, 4H-SiC single crystals, 6H-SiC single crystals and the like. In this form an example is shown in which the chip 2 comprises a 4H—SiC single crystal, but this does not exclude the choice of other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2 .
  • the first main surface 3 and the second main surface 4 are preferably formed by the c-plane of SiC single crystal.
  • the first main surface 3 is formed by the silicon surface of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off-direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may exceed 0° and be 10° or less.
  • the off angle is preferably 5° or less.
  • the second main surface 4 may be a ground surface having grinding marks, or may be a smooth surface having no grinding marks.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the first to fourth side surfaces 5A to 5D may be ground surfaces having grinding marks, or may be smooth surfaces having no grinding marks.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 250 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the chip 2 may be 100 ⁇ m or less.
  • the thickness of the chip 2 is preferably 50 ⁇ m or less. It is particularly preferable that the thickness of the chip 2 is 40 ⁇ m or less.
  • the first to fourth side surfaces 5A to 5D may have lengths of 0.5 mm or more and 10 mm or less in plan view.
  • the length of the first to fourth side surfaces 5A to 5D is preferably 1 mm or more. It is particularly preferable that the lengths of the first to fourth side surfaces 5A to 5D are 2 mm or more. That is, it is preferable that the chip 2 has a plane area of 1 mm square or more (preferably 2 mm square or more) and a thickness of 100 ⁇ m or less (preferably 50 ⁇ m or less) in a cross-sectional view. The lengths of the first to fourth side surfaces 5A to 5D are set in the range of 4 mm or more and 6 mm or less in this embodiment.
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2 .
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 consists of an epitaxial layer (specifically, a SiC epitaxial layer) in this embodiment.
  • the first semiconductor region 6 may have a thickness in the normal direction Z of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2 .
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6 .
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate) in this embodiment. That is, the chip 2 has a laminated structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less with respect to the normal direction Z.
  • the thickness of the second semiconductor region 7 is preferably 5 ⁇ m or more and 50 ⁇ m or less. It is particularly preferable that the thickness of the second semiconductor region 7 is 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. Most preferably, the thickness of the second semiconductor region 7 is less than the thickness of the first semiconductor region 6 .
  • the resistance value for example, on-resistance
  • the thickness of the second semiconductor region 7 may exceed the thickness of the first semiconductor region 6 .
  • the semiconductor device 1A includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connection surfaces 10A to 10D (connecting surfaces).
  • the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D define a mesa portion 11 (plateau) on the first main surface 3.
  • the active surface 8 may be called "first surface”
  • the outer surface 9 may be called “second surface”
  • the first to fourth connection surfaces 10A to 10D may be called “connection surfaces”.
  • the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A-10D (that is, the mesa portion 11) may be regarded as components of the chip 2 (first main surface 3).
  • the active surface 8 is formed spaced inwardly from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y. As shown in FIG. In this form, the active surface 8 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer surface 9 is located outside the active surface 8 and recessed from the active surface 8 in the thickness direction of the chip 2 (the second main surface 4 side). Specifically, the outer surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6 .
  • the outer side surface 9 extends in a belt shape along the active surface 8 in a plan view and is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the active surface 8 .
  • the outer side surface 9 has flat surfaces extending in the first direction X and the second direction Y and formed substantially parallel to the active surface 8 .
  • the outer side surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer surface 9.
  • the first connection surface 10A is positioned on the first side surface 5A side
  • the second connection surface 10B is positioned on the second side surface 5B side
  • the third connection surface 10C is positioned on the third side surface 5C side
  • the fourth connection surface 10D. is located on the side of the fourth side surface 5D.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend substantially vertically between the active surface 8 and the outer surface 9 so as to define a quadrangular prism-shaped mesa portion 11.
  • the first to fourth connection surfaces 10A to 10D may be inclined downward from the active surface 8 toward the outer surface 9 so that the mesa portion 11 in the shape of a truncated square pyramid is defined.
  • semiconductor device 1A includes mesa portion 11 formed in first semiconductor region 6 on first main surface 3 .
  • the mesa portion 11 is formed only in the first semiconductor region 6 and not formed in the second semiconductor region 7 .
  • a semiconductor device 1A includes a MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure 12 formed on an active surface 8 (first main surface 3).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines. A specific structure of the MISFET structure 12 will be described below with reference to FIGS. 3 and 4.
  • FIG. 2 the MISFET structure 12 is shown simplified by dashed lines.
  • the MISFET structure 12 includes a p-type (second conductivity type) body region 13 formed on the surface layer of the active surface 8 .
  • the body region 13 is formed spaced from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • Body region 13 is formed in a layered shape extending along active surface 8 .
  • the body region 13 may be partially exposed from the first to fourth connection surfaces 10A to 10D.
  • the MISFET structure 12 includes an n-type source region 14 formed on the surface layer of the body region 13 .
  • the source region 14 has an n-type impurity concentration higher than that of the first semiconductor region 6 .
  • the source region 14 is formed spaced from the bottom of the body region 13 toward the active surface 8 side.
  • the source region 14 is formed in layers extending along the active surface 8 .
  • Source region 14 may be exposed from the entire active surface 8 .
  • the source region 14 may be exposed from part of the first to fourth connection surfaces 10A to 10D.
  • Source region 14 forms a channel in body region 13 with first semiconductor region 6 .
  • the MISFET structure 12 includes multiple gate structures 15 formed on the active surface 8 .
  • the plurality of gate structures 15 are arranged in the first direction X at intervals in plan view, and are formed in strips extending in the second direction Y, respectively.
  • a plurality of gate structures 15 extend through the body region 13 and the source region 14 to reach the first semiconductor region 6 .
  • a plurality of gate structures 15 control channel inversion and non-inversion within the body region 13 .
  • Each gate structure 15, in this form, includes a gate trench 15a, a gate insulating film 15b and a gate buried electrode 15c.
  • a gate trench 15 a is formed in the active surface 8 and defines the walls of the gate structure 15 .
  • the gate insulating film 15b covers the walls of the gate trench 15a.
  • the gate buried electrode 15c is buried in the gate trench 15a with the gate insulating film 15b interposed therebetween and faces the channel with the gate insulating film 15b interposed therebetween.
  • the MISFET structure 12 includes multiple source structures 16 formed on the active surface 8 .
  • a plurality of source structures 16 are arranged in regions between a pair of adjacent gate structures 15 on the active surface 8 .
  • the plurality of source structures 16 are each formed in a strip shape extending in the second direction Y in plan view.
  • a plurality of source structures 16 extend through the body region 13 and the source region 14 to reach the first semiconductor region 6 .
  • a plurality of source structures 16 have a depth that exceeds the depth of gate structures 15 .
  • the plurality of source structures 16 specifically has a depth approximately equal to the depth of the outer surface 9 .
  • Each source structure 16 includes a source trench 16a, a source insulating film 16b and a source buried electrode 16c.
  • a source trench 16 a is formed in the active surface 8 and defines the walls of the source structure 16 .
  • the source insulating film 16b covers the walls of the source trench 16a.
  • the source buried electrode 16c is buried in the source trench 16a with the source insulating film 16b interposed therebetween.
  • the MISFET structure 12 includes a plurality of p-type contact regions 17 respectively formed in regions along the plurality of source structures 16 within the chip 2 .
  • a plurality of contact regions 17 have a higher p-type impurity concentration than body region 13 .
  • Each contact region 17 covers the sidewalls and bottom walls of each source structure 16 and is electrically connected to body region 13 .
  • the MISFET structure 12 includes a plurality of p-type well regions 18 respectively formed in regions along the plurality of source structures 16 within the chip 2 .
  • Each well region 18 may have a p-type impurity concentration higher than body region 13 and lower than contact region 17 .
  • Each well region 18 covers the corresponding source structure 16 with the corresponding contact region 17 interposed therebetween.
  • Each well region 18 covers the sidewalls and bottom walls of corresponding source structure 16 and is electrically connected to body region 13 and contact region 17 .
  • semiconductor device 1A includes p-type outer contact region 19 formed in the surface layer of outer side surface 9 .
  • Outer contact region 19 has a p-type impurity concentration higher than that of body region 13 .
  • the outer contact region 19 is formed in a band-like shape extending along the active surface 8 and spaced apart from the peripheral edge of the active surface 8 and the peripheral edge of the outer side surface 9 in plan view.
  • the outer contact region 19 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the outer contact region 19 is formed spaced apart from the bottom of the first semiconductor region 6 to the outer side surface 9 .
  • the outer contact region 19 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the semiconductor device 1A includes a p-type outer well region 20 formed in the surface layer portion of the outer side surface 9 .
  • the outer well region 20 has a p-type impurity concentration lower than that of the outer contact region 19 .
  • the p-type impurity concentration of the outer well region 20 is preferably approximately equal to the p-type impurity concentration of the well region 18 .
  • the outer well region 20 is formed in a region between the peripheral edge of the active surface 8 and the outer contact region 19 in plan view, and is formed in a strip shape extending along the active surface 8 .
  • the outer well region 20 is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the active surface 8 in plan view.
  • the outer well region 20 is formed spaced apart from the bottom of the first semiconductor region 6 to the outer side surface 9 .
  • the outer well region 20 may be formed deeper than the outer contact region 19 .
  • the outer well region 20 is located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • the outer well region 20 is electrically connected to the outer contact region 19.
  • the outer well region 20 extends from the outer contact region 19 side toward the first to fourth connection surfaces 10A to 10D and covers the first to fourth connection surfaces 10A to 10D.
  • Outer well region 20 is electrically connected to body region 13 at the surface layer of active surface 8 .
  • the semiconductor device 1A has at least one (preferably two or more and twenty or less) p-type field regions 21 formed in a region between the peripheral edge of the outer side surface 9 and the outer contact region 19 in the surface layer portion of the outer side surface 9. including.
  • the semiconductor device 1A includes five field regions 21 in this form.
  • a plurality of field regions 21 relax the electric field within the chip 2 at the outer surface 9 .
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 21 are arbitrary and can take various values according to the electric field to be relaxed.
  • the plurality of field regions 21 are arranged at intervals from the outer contact region 19 side to the peripheral edge side of the outer surface 9 .
  • the plurality of field regions 21 are formed in strips extending along the active surface 8 in plan view.
  • the plurality of field regions 21 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 8 in plan view.
  • the plurality of field regions 21 are each formed as an FLR (Field Limiting Ring) region.
  • a plurality of field regions 21 are formed at intervals from the bottom of the first semiconductor region 6 to the outer surface 9 .
  • the plurality of field regions 21 are located on the bottom side of the first semiconductor region 6 with respect to the bottom walls of the plurality of gate structures 15 (source structures 16).
  • a plurality of field regions 21 may be formed deeper than the outer contact region 19 .
  • the innermost field region 21 may be connected to the outer contact region 19 .
  • the semiconductor device 1A includes a main surface insulating film 25 covering the first main surface 3.
  • Main surface insulating film 25 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 25 has a single layer structure made of a silicon oxide film in this embodiment.
  • Main surface insulating film 25 particularly preferably includes a silicon oxide film made of oxide of chip 2 .
  • the main surface insulating film 25 covers the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D.
  • the main surface insulating film 25 continues to the gate insulating film 15b and the source insulating film 16b, and covers the active surface 8 so as to expose the gate buried electrode 15c and the source buried electrode 16c.
  • the main surface insulating film 25 covers the outer surface 9 and the first to fourth connection surfaces 10A to 10D so as to cover the outer contact region 19, the outer well region 20 and the plurality of field regions 21. As shown in FIG.
  • the main surface insulating film 25 may be continuous with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be a ground surface having grinding marks.
  • the outer wall of the main surface insulating film 25 may form one ground surface together with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the main surface insulating film 25 may be formed with a space inwardly from the peripheral edge of the outer surface 9 to expose the first semiconductor region 6 from the peripheral edge of the outer surface 9 .
  • the semiconductor device 1A includes a sidewall structure 26 formed on the main surface insulating film 25 so as to cover at least one of the first to fourth connection surfaces 10A to 10D on the outer surface 9.
  • the sidewall structure 26 is formed in an annular shape (square annular shape) surrounding the active surface 8 in plan view.
  • the sidewall structure 26 may have a portion overlying the active surface 8 .
  • Sidewall structure 26 may comprise an inorganic insulator or polysilicon.
  • Sidewall structure 26 may be a sidewall interconnect electrically connected to source structure 16 .
  • the semiconductor device 1A includes an interlayer insulating film 27 formed on the main surface insulating film 25 .
  • Interlayer insulating film 27 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the interlayer insulating film 27 has a single-layer structure made of a silicon oxide film in this embodiment.
  • the interlayer insulating film 27 covers the active surface 8, the outer side surface 9 and the first to fourth connection surfaces 10A to 10D with the main surface insulating film 25 interposed therebetween. Specifically, the interlayer insulating film 27 covers the active surface 8, the outer side surface 9 and the first to fourth connection surfaces 10A to 10D with the sidewall structure 26 interposed therebetween. The interlayer insulating film 27 covers the MISFET structure 12 on the active surface 8 side, and covers the outer contact region 19, the outer well region 20 and the plurality of field regions 21 on the outer side surface 9 side.
  • the interlayer insulating film 27 continues to the first to fourth side surfaces 5A to 5D in this form.
  • the outer wall of the interlayer insulating film 27 may be a ground surface having grinding marks.
  • the outer wall of the interlayer insulating film 27 may form one ground surface together with the first to fourth side surfaces 5A to 5D.
  • the outer wall of the interlayer insulating film 27 may be formed spaced inwardly from the peripheral edge of the outer side surface 9 to expose the first semiconductor region 6 from the peripheral edge portion of the outer side surface 9 .
  • the semiconductor device 1A includes a gate electrode 30 arranged on the first main surface 3 (interlayer insulating film 27).
  • Gate electrode 30 may be referred to as a “gate main surface electrode”.
  • the gate electrode 30 is arranged in the inner part of the first main surface 3 with a space from the peripheral edge of the first main surface 3 .
  • a gate electrode 30 is arranged above the active surface 8 in this embodiment.
  • the gate electrode 30 is arranged in a region on the periphery of the active surface 8 and close to the central portion of the third connection surface 10C (third side surface 5C).
  • the gate electrode 30 is formed in a square shape in plan view.
  • the gate electrode 30 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the gate electrode 30 preferably has a plane area of 25% or less of the first main surface 3.
  • the planar area of gate electrode 30 may be 10% or less of first main surface 3 .
  • the gate electrode 30 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the gate electrode 30 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film and a conductive polysilicon film.
  • the gate electrode 30 is made of at least one of a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. may contain one.
  • the gate electrode 30 has a laminated structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) laminated in this order from the chip 2 side.
  • the semiconductor device 1A includes a source electrode 32 spaced from the gate electrode 30 and arranged on the first main surface 3 (interlayer insulating film 27).
  • the source electrode 32 may be referred to as a "source main surface electrode”.
  • the source electrode 32 is arranged in the inner part of the first main surface 3 with a space from the periphery of the first main surface 3 .
  • a source electrode 32 is arranged on the active surface 8 in this embodiment.
  • the source electrode 32 in this embodiment has a body electrode portion 33 and at least one (in this embodiment, a plurality of) extraction electrode portions 34A and 34B.
  • the body electrode portion 33 is arranged in a region on the side of the fourth side surface 5D (fourth connection surface 10D) with a gap from the gate electrode 30 in plan view, and faces the gate electrode 30 in the first direction X.
  • the body electrode portion 33 is formed in a polygonal shape (specifically, a rectangular shape) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the multiple lead electrode portions 34A and 34B include a first lead electrode portion 34A on one side (first side surface 5A side) and a second lead electrode portion 34B on the other side (second side surface 5B side).
  • the first extraction electrode portion 34A is extracted from the body electrode portion 33 to a region located on one side (first side surface 5A side) in the second direction Y with respect to the gate electrode 30 in plan view, and extends in the second direction Y to the gate electrode portion 34A. It faces the electrode 30 .
  • the second extraction electrode portion 34B is extracted from the body electrode portion 33 to a region located on the other side (the second side surface 5B side) in the second direction Y with respect to the gate electrode 30 in plan view, and extends in the second direction Y to the gate electrode portion 34B. It faces the electrode 30 . That is, the plurality of extraction electrode portions 34A and 34B sandwich the gate electrode 30 from both sides in the second direction Y in plan view.
  • the source electrode 32 (body electrode portion 33 and lead-out electrode portions 34A and 34B) penetrates the interlayer insulating film 27 and the main surface insulating film 25 and electrically connects the plurality of source structures 16, the source regions 14 and the plurality of well regions 18. It is connected to the.
  • the source electrode 32 may be composed of only the body electrode portion 33 without the lead electrode portions 34A and 34B.
  • the source electrode 32 has a planar area exceeding that of the gate electrode 30 .
  • the plane area of the source electrode 32 is preferably 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the source electrode 32 is 75% or more of the first main surface 3 .
  • the source electrode 32 may have a thickness of 0.5 ⁇ m or more and 15 ⁇ m or less.
  • the source electrode 32 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film and a conductive polysilicon film.
  • the source electrode 32 is composed of at least one of a pure Cu film (a Cu film with a purity of 99% or higher), a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It is preferred to include one.
  • the source electrode 32 has a laminated structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) laminated in this order from the chip 2 side.
  • Source electrode 32 preferably comprises the same conductive material as gate electrode 30 .
  • the semiconductor device 1A includes at least one (a plurality in this embodiment) gate wirings 36A and 36B drawn from the gate electrode 30 onto the first main surface 3 (interlayer insulating film 27).
  • the plurality of gate wirings 36A, 36B preferably contain the same conductive material as the gate electrode 30 .
  • a plurality of gate lines 36A, 36B cover the active surface 8 and do not cover the outer surface 9 in this configuration.
  • a plurality of gate wirings 36A and 36B are led out to a region between the peripheral edge of the active surface 8 and the source electrode 32 in a plan view, and extend along the source electrode 32 in a strip shape.
  • the plurality of gate wirings 36A, 36B specifically includes a first gate wiring 36A and a second gate wiring 36B.
  • the first gate wiring 36A is drawn from the gate electrode 30 to a region on the first side surface 5A side in plan view.
  • the first gate line 36A has a strip-like portion extending in the second direction Y along the third side surface 5C and a strip-like portion extending in the first direction X along the first side surface 5A.
  • the second gate wiring 36B is drawn from the gate electrode 30 to a region on the second side surface 5B side in plan view.
  • the second gate line 36B has a strip-like portion extending in the second direction Y along the third side surface 5C and a strip-like portion extending in the first direction X along the second side surface 5B.
  • the plurality of gate wirings 36A and 36B intersect (specifically, perpendicularly) both ends of the plurality of gate structures 15 at the periphery of the active surface 8 (first main surface 3).
  • the multiple gate wirings 36A and 36B are electrically connected to the multiple gate structures 15 through the interlayer insulating film 27 .
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the semiconductor device 1A includes a source wiring 37 drawn from the source electrode 32 onto the first main surface 3 (interlayer insulating film 27).
  • Source line 37 preferably contains the same conductive material as source electrode 32 .
  • the source wiring 37 is formed in a strip shape extending along the periphery of the active surface 8 in a region closer to the outer surface 9 than the plurality of gate wirings 36A and 36B.
  • the source wiring 37 is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30, the source electrode 32 and the plurality of gate wirings 36A and 36B in plan view.
  • the source wiring 37 covers the sidewall structure 26 with the interlayer insulating film 27 interposed therebetween, and is drawn out from the active surface 8 side to the outer surface 9 side.
  • the source wiring 37 preferably covers the entire sidewall structure 26 over the entire circumference.
  • Source line 37 has a portion that penetrates interlayer insulating film 27 and main surface insulating film 25 on the side of outer surface 9 and is connected to outer surface 9 (specifically, outer contact region 19).
  • the source wiring 37 may be electrically connected to the sidewall structure 26 through the interlayer insulating film 27 .
  • the semiconductor device 1A includes an upper insulating film 38 that selectively covers the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, and the source wiring 37.
  • the upper insulating film 38 has a gate opening 39 that exposes the inner portion of the gate electrode 30 and covers the peripheral portion of the gate electrode 30 over the entire circumference.
  • the gate opening 39 is formed in a square shape in plan view.
  • the upper insulating film 38 has a source opening 40 that exposes the inner part of the source electrode 32 in plan view, and covers the peripheral edge of the source electrode 32 over the entire circumference.
  • the source opening 40 is formed in a polygonal shape along the source electrode 32 in plan view.
  • the upper insulating film 38 covers the entire area of the plurality of gate wirings 36A and 36B and the entire area of the source wiring 37 .
  • the upper insulating film 38 covers the sidewall structure 26 with the interlayer insulating film 27 interposed therebetween, and extends from the active surface 8 side to the outer surface 9 side.
  • the upper insulating film 38 is formed spaced inwardly from the periphery of the outer side surface 9 (first to fourth side surfaces 5A to 5D) and covers the outer contact region 19, the outer well region 20 and the plurality of field regions 21. are doing.
  • the upper insulating film 38 partitions the dicing streets 41 with the periphery of the outer side surface 9 .
  • the dicing street 41 is formed in a strip shape extending along the peripheral edges (first to fourth side surfaces 5A to 5D) of the outer side surface 9 in plan view.
  • the dicing street 41 is formed in an annular shape (specifically, a quadrangular annular shape) surrounding the inner portion (active surface 8) of the first main surface 3 in plan view.
  • the dicing street 41 exposes the interlayer insulating film 27 in this form.
  • the dicing streets 41 may expose the outer surface 9 .
  • the dicing street 41 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 41 is the width in the direction perpendicular to the extending direction of the dicing street 41 .
  • the width of the dicing street 41 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the upper insulating film 38 preferably has a thickness exceeding the thickness of the gate electrode 30 and the thickness of the source electrode 32 .
  • the thickness of the upper insulating film 38 is preferably less than the thickness of the chip 2 .
  • the thickness of the upper insulating film 38 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the upper insulating film 38 is preferably 25 ⁇ m or less.
  • the upper insulating film 38 has a laminated structure including an inorganic insulating film 42 and an organic insulating film 43 laminated in this order from the chip 2 side.
  • the upper insulating film 38 may include at least one of the inorganic insulating film 42 and the organic insulating film 43, and does not necessarily include the inorganic insulating film 42 and the organic insulating film 43 at the same time.
  • the inorganic insulating film 42 selectively covers the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, and the source wiring 37, and partially covers the gate opening 39, the source opening 40, and the dicing street 41. Some are partitioned.
  • the inorganic insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film and a silicon oxynitride film.
  • the inorganic insulating film 42 preferably contains an insulating material different from that of the interlayer insulating film 27 .
  • the inorganic insulating film 42 preferably contains a silicon nitride film.
  • the inorganic insulating film 42 preferably has a thickness less than the thickness of the interlayer insulating film 27 .
  • the inorganic insulating film 42 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 43 selectively covers the inorganic insulating film 42 and partitions part of the gate opening 39 , part of the source opening 40 and part of the dicing street 41 . Specifically, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the gate opening 39 . Also, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the source opening 40 . Further, the organic insulating film 43 partially exposes the inorganic insulating film 42 on the wall surface of the dicing street 41 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surface of the gate opening 39 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surface of the source opening 40 .
  • the organic insulating film 43 may cover the inorganic insulating film 42 so that the inorganic insulating film 42 is not exposed from the wall surfaces of the dicing streets 41 . In these cases, the organic insulating film 43 may cover the entire inorganic insulating film 42 .
  • the organic insulating film 43 is preferably made of a resin film other than thermosetting resin.
  • the organic insulating film 43 may be made of translucent resin or transparent resin.
  • the organic insulating film 43 may be made of a negative type or positive type photosensitive resin film.
  • the organic insulating film 43 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film.
  • the organic insulating film 43 includes a polybenzoxazole film in this form.
  • the organic insulating film 43 preferably has a thickness exceeding the thickness of the inorganic insulating film 42 .
  • the thickness of the organic insulating film 43 preferably exceeds the thickness of the interlayer insulating film 27 . It is particularly preferable that the thickness of the organic insulating film 43 exceeds the thickness of the gate electrode 30 and the thickness of the source electrode 32 .
  • the thickness of the organic insulating film 43 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 43 is preferably 20 ⁇ m or less.
  • the semiconductor device 1A includes a gate terminal electrode 50 arranged on the gate electrode 30 .
  • the gate terminal electrode 50 is erected in a pillar shape on a portion of the gate electrode 30 exposed from the gate opening 39 .
  • the gate terminal electrode 50 has an area smaller than that of the gate electrode 30 in a plan view, and is arranged above the inner portion of the gate electrode 30 with a gap from the periphery of the gate electrode 30 .
  • the gate terminal electrode 50 has a gate terminal surface 51 and gate terminal sidewalls 52 .
  • Gate terminal surface 51 extends flat along first main surface 3 .
  • the gate terminal surface 51 may be a ground surface having grinding marks.
  • the gate terminal side wall 52 is located on the upper insulating film 38 (more specifically, the organic insulating film 43) in this embodiment.
  • the gate terminal electrode 50 includes portions in contact with the inorganic insulating film 42 and the organic insulating film 43 .
  • the gate terminal sidewall 52 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical” also includes a form extending in the stacking direction while curving (meandering).
  • Gate terminal sidewall 52 includes a portion facing gate electrode 30 with upper insulating film 38 interposed therebetween.
  • the gate terminal side walls 52 are preferably smooth surfaces without grinding marks.
  • the gate terminal electrode 50 has a first projecting portion 53 projecting outward from the lower end portion of the gate terminal side wall 52 .
  • the first projecting portion 53 is formed in a region closer to the upper insulating film 38 (organic insulating film 43 ) than the intermediate portion of the gate terminal side wall 52 .
  • the first projecting portion 53 extends along the outer surface of the upper insulating film 38 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the gate terminal side wall 52 toward the tip portion.
  • the first projecting portion 53 has a sharp tip that forms an acute angle.
  • the gate terminal electrode 50 without the first projecting portion 53 may be formed.
  • the gate terminal electrode 50 preferably has a thickness exceeding the thickness of the gate electrode 30 .
  • the thickness of gate terminal electrode 50 is defined by the distance between gate electrode 30 and gate terminal surface 51 . It is particularly preferable that the thickness of the gate terminal electrode 50 exceeds the thickness of the upper insulating film 38 .
  • the thickness of the gate terminal electrode 50 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the gate terminal electrode 50 may be less than the thickness of the chip 2 .
  • the thickness of the gate terminal electrode 50 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the gate terminal electrode 50 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the gate terminal electrode 50 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the planar area of the gate terminal electrode 50 is adjusted according to the planar area of the first main surface 3 .
  • the planar area of the gate terminal electrode 50 is defined by the planar area of the gate terminal surface 51 .
  • the planar area of gate terminal electrode 50 is preferably 25% or less of first main surface 3 .
  • the planar area of the gate terminal electrode 50 may be 10% or less of the first main surface 3 .
  • the plane area of the gate terminal electrode 50 may be 0.4 mm square or more.
  • Gate terminal electrode 50 may be formed in a polygonal shape (for example, rectangular shape) having a plane area of 0.4 mm ⁇ 0.7 mm or more.
  • the gate terminal electrode 50 is formed in a polygonal shape (quadrangular shape with four rectangular notched corners) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the gate terminal electrode 50 may be formed in a rectangular shape, a polygonal shape other than a rectangular shape, a circular shape, or an elliptical shape in plan view.
  • the gate terminal electrode 50 has a laminated structure including a first gate conductor film 55 and a second gate conductor film 56 laminated in this order from the gate electrode 30 side.
  • the first gate conductor film 55 may contain a Ti-based metal film.
  • the first gate conductor film 55 may have a single layer structure made of a Ti film or a TiN film.
  • the first gate conductor film 55 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first gate conductor film 55 has a thickness less than the thickness of the gate electrode 30 .
  • the first gate conductor film 55 covers the gate electrode 30 in the form of a film in the gate opening 39 and is pulled out on the upper insulating film 38 in the form of a film.
  • the first gate conductor film 55 forms part of the first projecting portion 53 .
  • the first gate conductor film 55 is not necessarily formed and may be removed.
  • the second gate conductor film 56 forms the main body of the gate terminal electrode 50 .
  • the second gate conductor film 56 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second gate conductor film 56 includes a pure Cu plating film in this embodiment.
  • the second gate conductor film 56 preferably has a thickness exceeding the thickness of the gate electrode 30 . It is particularly preferable that the thickness of the second gate conductor film 56 exceeds the thickness of the upper insulating film 38 . The thickness of the second gate conductor film 56 exceeds the thickness of the chip 2 in this embodiment.
  • the second gate conductor film 56 covers the gate electrode 30 in the gate opening 39 with the first gate conductor film 55 interposed therebetween, and is pulled out in the form of a film onto the upper insulating film 38 with the first gate conductor film 55 interposed therebetween. ing.
  • the second gate conductor film 56 forms part of the first projecting portion 53 . That is, the first projecting portion 53 has a laminated structure including the first gate conductor film 55 and the second gate conductor film 56 .
  • the second gate conductor film 56 preferably has a thickness exceeding the thickness of the first gate conductor film 55 within the first projecting portion 53 .
  • the semiconductor device 1A includes a source terminal electrode 60 arranged on the source electrode 32 .
  • the source terminal electrode 60 is erected in a columnar shape on a portion of the source electrode 32 exposed from the source opening 40 .
  • the source terminal electrode 60 has an area smaller than the area of the source electrode 32 in a plan view, and is arranged above the inner portion of the source electrode 32 with a gap from the periphery of the source electrode 32 .
  • the source terminal electrode 60 is arranged on the body electrode portion 33 of the source electrode 32 and is not arranged on the extraction electrode portions 34A and 34B of the source electrode 32. Thereby, the facing area between the gate terminal electrode 50 and the source terminal electrode 60 is reduced.
  • a conductive adhesive such as solder or metal paste is attached to the gate terminal electrode 50 and the source terminal electrode 60.
  • a conductive joining member such as a conductive plate or a conductive wire (eg, bonding wire) may be connected to the gate terminal electrode 50 and the source terminal electrode 60 . In this case, the risk of a short circuit between the conductive joint member on the gate terminal electrode 50 side and the conductive joint member on the source terminal electrode 60 side can be reduced.
  • the source terminal electrode 60 has a source terminal surface 61 and source terminal sidewalls 62 .
  • the source terminal surface 61 extends flat along the first main surface 3 .
  • the source terminal surface 61 may be a ground surface having grinding marks.
  • the source terminal sidewall 62 is located on the upper insulating film 38 (specifically, the organic insulating film 43) in this embodiment.
  • the source terminal electrode 60 includes portions in contact with the inorganic insulating film 42 and the organic insulating film 43 .
  • the source terminal sidewall 62 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical” also includes a form extending in the stacking direction while curving (meandering).
  • Source terminal sidewall 62 includes a portion facing source electrode 32 with upper insulating film 38 interposed therebetween.
  • the source terminal sidewall 62 preferably has a smooth surface without grinding marks.
  • the source terminal electrode 60 has a second projecting portion 63 projecting outward from the lower end portion of the source terminal side wall 62 in this embodiment.
  • the second projecting portion 63 is formed in a region closer to the upper insulating film 38 (organic insulating film 43 ) than the intermediate portion of the source terminal side wall 62 .
  • the second projecting portion 63 extends along the outer surface of the upper insulating film 38 in a cross-sectional view, and is formed in a tapered shape in which the thickness gradually decreases from the source terminal side wall 62 toward the tip portion.
  • the second projecting portion 63 has a sharp tip that forms an acute angle.
  • the source terminal electrode 60 without the second projecting portion 63 may be formed.
  • the source terminal electrode 60 preferably has a thickness exceeding the thickness of the source electrode 32 .
  • the thickness of source terminal electrode 60 is defined by the distance between source electrode 32 and source terminal surface 61 . It is particularly preferable that the thickness of the source terminal electrode 60 exceeds the thickness of the upper insulating film 38 . The thickness of the source terminal electrode 60 exceeds the thickness of the chip 2 in this embodiment.
  • the thickness of the source terminal electrode 60 may be less than the thickness of the chip 2.
  • the thickness of the source terminal electrode 60 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the source terminal electrode 60 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the source terminal electrode 60 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the source terminal electrode 60 is approximately equal to the thickness of the gate terminal electrode 50 .
  • the planar area of the source terminal electrode 60 is adjusted according to the planar area of the first main surface 3 .
  • the planar area of the source terminal electrode 60 is defined by the planar area of the source terminal surface 61 .
  • the planar area of the source terminal electrode 60 preferably exceeds the planar area of the gate terminal electrode 50 .
  • the plane area of the source terminal electrode 60 is preferably 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the source terminal electrode 60 is 75% or more of the first main surface 3 .
  • the plane area of the source terminal electrode 60 is preferably 0.8 mm square or more. In this case, it is particularly preferable that the plane area of the source terminal electrode 60 is 1 mm square or more.
  • the source terminal electrode 60 may be formed in a polygonal shape having a plane area of 1 mm ⁇ 1.4 mm or more. In this form, the source terminal electrode 60 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view. Of course, the source terminal electrode 60 may be formed in a polygonal shape other than a square shape, a circular shape, or an elliptical shape in plan view.
  • the source terminal electrode 60 has a laminated structure including a first source conductor film 67 and a second source conductor film 68 laminated in this order from the source electrode 32 side.
  • the first source conductor film 67 may contain a Ti-based metal film.
  • the first source conductor film 67 may have a single layer structure made of a Ti film or a TiN film.
  • the first source conductor film 67 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first source conductor film 67 is preferably made of the same conductive material as the first gate conductor film 55 .
  • the first source conductor film 67 has a thickness less than the thickness of the source electrode 32 .
  • the first source conductor film 67 covers the source electrode 32 in the form of a film in the source opening 40 and is pulled out on the upper insulating film 38 in the form of a film.
  • the first source conductor film 67 forms part of the second projecting portion 63 .
  • the thickness of the first source conductor film 67 is approximately equal to the thickness of the first gate conductor film 55 .
  • the first source conductor film 67 does not necessarily have to be formed and may be removed.
  • the second source conductor film 68 forms the main body of the source terminal electrode 60 .
  • the second source conductor film 68 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second source conductor film 68 includes a pure Cu plating film in this embodiment.
  • the second source conductor film 68 is preferably made of the same conductive material as the second gate conductor film 56 .
  • the second source conductor film 68 preferably has a thickness exceeding the thickness of the source electrode 32 . It is particularly preferable that the thickness of the second source conductor film 68 exceeds the thickness of the upper insulating film 38 . The thickness of the second source conductor film 68 exceeds the thickness of the chip 2 in this embodiment. The thickness of the second source conductor film 68 is approximately equal to the thickness of the second gate conductor film 56 .
  • the second source conductor film 68 covers the source electrode 32 in the source opening 40 with the first source conductor film 67 interposed therebetween, and is pulled out in the form of a film onto the upper insulating film 38 with the first source conductor film 67 interposed therebetween. ing.
  • the second source conductor film 68 forms part of the second projecting portion 63 . That is, the second projecting portion 63 has a laminated structure including the first source conductor film 67 and the second source conductor film 68 .
  • the second source conductor film 68 preferably has a thickness exceeding the thickness of the first source conductor film 67 within the second protruding portion 63 .
  • the semiconductor device 1A includes a sealing insulator 71 that covers the first main surface 3.
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 and the periphery of the source terminal electrode 60 so as to expose a portion of the gate terminal electrode 50 and a portion of the source terminal electrode 60 on the first main surface 3 . are doing.
  • the encapsulating insulator 71 covers the active surface 8, the outer surface 9 and the first to fourth connection surfaces 10A to 10D so as to expose the gate terminal electrode 50 and the source terminal electrode 60. As shown in FIG.
  • the encapsulation insulator 71 exposes the gate terminal surface 51 and the source terminal surface 61 and covers the gate terminal sidewalls 52 and the source terminal sidewalls 62 .
  • the sealing insulator 71 covers the first projecting portion 53 of the gate terminal electrode 50 and faces the upper insulating film 38 with the first projecting portion 53 interposed therebetween.
  • the sealing insulator 71 prevents the gate terminal electrode 50 from coming off.
  • the sealing insulator 71 covers the second projecting portion 63 of the source terminal electrode 60 and faces the upper insulating film 38 with the second projecting portion 63 interposed therebetween.
  • the sealing insulator 71 prevents the source terminal electrode 60 from coming off.
  • the sealing insulator 71 covers the dicing street 41 at the periphery of the outer surface 9 .
  • the sealing insulator 71 directly covers the interlayer insulating film 27 at the dicing street 41 in this embodiment.
  • the sealing insulator 71 directly covers the chip 2 and the main surface insulating film 25 on the dicing street 41.
  • the sealing insulator 71 has an insulating main surface 72 and insulating side walls 73 .
  • the insulating main surface 72 extends flat along the first main surface 3 .
  • Insulating main surface 72 forms one flat surface with gate terminal surface 51 and source terminal surface 61 .
  • the insulating main surface 72 may be a ground surface having grinding marks. In this case, the insulating main surface 72 preferably forms one ground surface together with the gate terminal surface 51 and the source terminal surface 61 .
  • the insulating side wall 73 extends from the periphery of the insulating main surface 72 toward the chip 2 and forms one flat surface together with the first to fourth side surfaces 5A to 5D.
  • the insulating side wall 73 is formed substantially perpendicular to the insulating main surface 72 .
  • the angle formed between insulating side wall 73 and insulating main surface 72 may be 88° or more and 92° or less.
  • the insulating side wall 73 may consist of a ground surface with grinding marks.
  • the insulating sidewall 73 may form one grinding surface with the first to fourth side surfaces 5A to 5D.
  • the encapsulating insulator 71 preferably has a thickness exceeding the thickness of the gate electrode 30 and the thickness of the source electrode 32 . It is particularly preferable that the thickness of the sealing insulator 71 exceeds the thickness of the upper insulating film 38 . The thickness of the encapsulation insulator 71 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the encapsulating insulator 71 may be less than the thickness of the chip 2 . The thickness of the sealing insulator 71 may be 10 ⁇ m or more and 300 ⁇ m or less. The thickness of the sealing insulator 71 is preferably 30 ⁇ m or more.
  • the thickness of the sealing insulator 71 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of encapsulating insulator 71 is approximately equal to the thickness of gate terminal electrode 50 and the thickness of source terminal electrode 60 .
  • the sealing insulator 71 includes a first matrix resin 74, multiple first fillers 75 and multiple first flexible particles 76 (flexible agents).
  • the plurality of first flexible particles 76 are each indicated by a thick circle.
  • the sealing insulator 71 is configured such that its mechanical strength is adjusted by the first matrix resin 74 , the plurality of first fillers 75 and the plurality of first flexible particles 76 .
  • the sealing insulator 71 may contain a coloring material for coloring the first matrix resin 74 such as carbon black.
  • the first matrix resin 74 is preferably made of a thermosetting resin.
  • the first matrix resin 74 may include at least one of epoxy resin, phenol resin, and polyimide resin, which are examples of thermosetting resins.
  • the first matrix resin 74 includes an epoxy resin in this form.
  • the plurality of first fillers 75 are composed of one or both of spherical objects made of an insulator and amorphous objects made of an insulator, and are added to the first matrix resin 74 .
  • Amorphous objects have random shapes other than spheres, such as grains, fragments, and crushed pieces.
  • the amorphous object may have corners.
  • the plurality of first fillers 75 are each made of spherical objects from the viewpoint of suppressing damage caused by filler attacks.
  • the plurality of first fillers 75 may contain at least one of ceramic, oxide and nitride.
  • the plurality of first fillers 75 are each made of silicon oxide particles (silica particles) in this embodiment.
  • the plurality of first fillers 75 may each have a particle size of 1 nm or more and 100 ⁇ m or less.
  • the particle size of the plurality of first fillers 75 is preferably 50 ⁇ m or less.
  • the sealing insulator 71 preferably contains a plurality of first fillers 75 with different particle sizes.
  • the multiple first fillers 75 may include multiple first small-diameter fillers 75a, multiple first medium-diameter fillers 75b, and multiple first large-diameter fillers 75c.
  • the plurality of first fillers 75 are preferably added to the first matrix resin 74 at a content rate (density) in the order of the first small-diameter fillers 75a, the first medium-diameter fillers 75b, and the first large-diameter fillers 75c. .
  • the first small diameter filler 75a may have a thickness less than the thickness of the source electrode 32 (thickness of the gate electrode 30).
  • the particle size of the first small-diameter filler 75a may be 1 nm or more and 1 ⁇ m or less.
  • the first medium-diameter filler 75 b may have a thickness exceeding the thickness of the source electrode 32 and equal to or less than the thickness of the upper insulating film 38 .
  • the particle size of the first medium-diameter filler 75b may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the first large-diameter filler 75c may have a thickness exceeding the thickness of the upper insulating film 38.
  • the plurality of first fillers 75 has at least one first large diameter that exceeds any one of the thickness of the first semiconductor region 6 (epitaxial layer), the thickness of the second semiconductor region 7 (substrate) and the thickness of the chip 2.
  • a filler 75c may be included.
  • the particle diameter of the first large-diameter filler 75c may be 20 ⁇ m or more and 100 ⁇ m or less.
  • the particle size of the first large-diameter filler 75c is preferably 50 ⁇ m or less.
  • the average particle size of the plurality of first fillers 75 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the average particle size of the plurality of first fillers 75 is preferably 4 ⁇ m or more and 8 ⁇ m or less.
  • the plurality of first fillers 75 need not include all of the first small-diameter fillers 75a, the first medium-diameter fillers 75b, and the first large-diameter fillers 75c at the same time, and the first small-diameter fillers 75a and the first medium-diameter fillers 75b may be configured by either one or both of
  • the maximum particle size of the plurality of first fillers 75 (first medium-diameter fillers 75b) may be 10 ⁇ m or less.
  • the encapsulation insulator 71 may include a plurality of filler fragments 75d (a plurality of filler fragments) having broken particle shapes on the surface layer of the insulating main surface 72 and the surface layer of the insulating sidewall 73. good.
  • the plurality of filler pieces 75d may each be formed of a portion of the first small-diameter filler 75a, a portion of the first medium-diameter filler 75b, and a portion of the first large-diameter filler 75c.
  • the plurality of filler pieces 75d located on the insulating main surface 72 side have fractured portions formed along the insulating main surface 72 so as to face the insulating main surface 72 .
  • a plurality of filler pieces 75d located on the insulating side wall 73 side have broken portions formed along the insulating side wall 73 so as to face the insulating side wall 73 .
  • the broken portions of the plurality of filler pieces 75 d may be exposed from the insulating main surface 72 and the insulating sidewalls 73 , or may be partially or wholly covered with the first matrix resin 74 . Since the plurality of filler pieces 75d are located on the surface layers of the insulating main surface 72 and the insulating side walls 73, they do not affect the structures on the chip 2 side.
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin 74 to the unit cross-sectional area. It is That is, the first filler density of the plurality of first fillers 75 in the sealing insulator 71 is higher than the first resin density of the first matrix resin 74 in the sealing insulator 71 .
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the ratio of the first total cross-sectional area per unit cross-sectional area is 60% or more and 95% or less.
  • the plurality of first fillers 75 are added to the first matrix resin 74 at a content rate of 60% by weight or more and 95% by weight or less.
  • the first total cross-sectional area (first filler density) of the plurality of first fillers 75 is preferably 75% or more and 90% or less.
  • the first total cross-sectional area (filler density) is particularly preferably 80% or more.
  • the ratio of the first total cross-sectional area of the plurality of first fillers 75 is the cross-sectional area of an arbitrary first measurement region extracted from the cross section where the sealing insulator 71 is exposed, and the cross-sectional area of the first measurement region is 1. It is the ratio of the first total cross-sectional area of the plurality of first fillers 75 included.
  • a region containing a plurality of first fillers 75 is selected as the first measurement region. For example, a first measurement region including 10 or more and 100 or less first fillers 75 may be selected.
  • the first measurement region only needs to contain at least one of the first small-diameter filler 75a, the first medium-diameter filler 75b, and the first large-diameter filler 75c. It is not necessary to include all of 75b and first large diameter filler 75c.
  • the first total cross-sectional area of the plurality of first fillers 75 is obtained from the first measurement area including at least two of the first small-diameter fillers 75a, the first medium-diameter fillers 75b, and the first large-diameter fillers 75c.
  • the first total cross-sectional area of the plurality of first fillers 75 may be obtained from a first measurement region including all of the first small-diameter fillers 75a, the first medium-diameter fillers 75b, and the first large-diameter fillers 75c.
  • the cross-sectional area of the first measurement region is adjusted to any value according to the thickness of the sealing insulator 71 .
  • the cross-sectional area of the first measurement region is, for example, 1 ⁇ m square or more and 5 ⁇ m square or less, 5 ⁇ m square or more and 10 ⁇ m square or less, 10 ⁇ m square or more and 20 ⁇ m or less, 20 ⁇ m square or more and 30 ⁇ m square or less, 30 ⁇ m square or more and 40 ⁇ m or less, 40 ⁇ m square or more and 50 ⁇ m.
  • any one of 40 ⁇ m square or more and 50 ⁇ m square or less, 50 ⁇ m square or more and 60 ⁇ m square or less, 60 ⁇ m square or more and 70 ⁇ m or less, 70 ⁇ m square or more and 80 ⁇ m square or less, 80 ⁇ m square or more and 90 ⁇ m square or less, and 90 ⁇ m square or more and 100 ⁇ m square or less may be adjusted in one range.
  • the first total cross-sectional area of the plurality of first fillers 75 is 60 ⁇ m 2 or more and 95 ⁇ m 2 or less.
  • the ratio of the first total cross-sectional area of the plurality of first fillers 75 thus calculated may be converted into a ratio per 1 mm 2 , a ratio per 100 ⁇ m 2 , a ratio per 10 ⁇ m 2 , or the like.
  • the ratio of the first total cross-sectional areas of the plurality of first fillers 75 may be calculated from the average value of the ratios of the plurality of first total cross-sectional areas obtained from the plurality of first measurement regions.
  • the first matrix resin 74 and the plurality of first flexible particles 76 are exposed in areas other than the area where the plurality of first fillers 75 are exposed in the first measurement area.
  • a plurality of first flexible particles 76 are added to the first matrix resin 74 .
  • the plurality of first flexible particles 76 may include at least one of silicone-based flexible particles, acrylic-based flexible particles, and butadiene-based flexible particles.
  • the encapsulating insulator 71 preferably contains silicon-based flexing particles.
  • the plurality of first flexible particles 76 preferably have an average particle size less than the average particle size of the plurality of first fillers 75 .
  • the average particle diameter of the plurality of first flexible particles 76 is preferably 1 nm or more and 1 ⁇ m or less.
  • the maximum particle size of the plurality of first flexible particles 76 is preferably 1 ⁇ m or less.
  • the plurality of first flexible particles 76 are added to the first matrix resin 74 so that the ratio of the total cross-sectional area per unit cross-sectional area is 0.1% or more and 10% or less. In other words, the plurality of first flexible particles 76 are added to the first matrix resin 74 at a content rate ranging from 0.1% by weight to 10% by weight.
  • the average particle size and content of the plurality of first flexible particles 76 are appropriately adjusted according to the elastic modulus to be imparted to the sealing insulator 71 during and/or after manufacturing.
  • the semiconductor device 1A includes a drain electrode 77 (second main surface electrode) that covers the second main surface 4 .
  • Drain electrode 77 is electrically connected to second main surface 4 .
  • Drain electrode 77 forms ohmic contact with second semiconductor region 7 exposed from second main surface 4 .
  • the drain electrode 77 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 77 may cover the second main surface 4 with a space inward from the periphery of the chip 2 .
  • the drain electrode 77 is configured such that a drain-source voltage of 500 V or more and 3000 V or less is applied between the drain electrode 77 and the source terminal electrode 60 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first principal surface 3 and the second principal surface 4 .
  • the semiconductor device 1A includes the chip 2, the gate electrode 30 (source electrode 32: main surface electrode), the gate terminal electrode 50 (source terminal electrode 60), and the sealing insulator 71.
  • Chip 2 has a first main surface 3 .
  • Gate electrode 30 (source electrode 32 ) is arranged on first main surface 3 .
  • the gate terminal electrode 50 (source terminal electrode 60) is arranged on the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 (source terminal electrode 60) on the first main surface 3 so as to partially expose the gate terminal electrode 50 (source terminal electrode 60).
  • a sealing insulator 71 includes a first matrix resin 74 and a plurality of first fillers 75 .
  • the strength of the sealing insulator 71 can be adjusted by the first matrix resin 74 and the plurality of first fillers 75 .
  • the sealing insulator 71 can protect the object to be sealed from external forces and moisture (moisture).
  • the object to be sealed can be protected from damage (including peeling) caused by external force and deterioration (including corrosion) caused by humidity. This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide the semiconductor device 1A with improved reliability.
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin 74 to the unit cross-sectional area. It is preferable that According to this structure, the mechanical strength of the sealing insulator 71 can be improved, and deformation of the chip 2 and variation in electrical characteristics caused by the stress of the sealing insulator 71 can be suppressed. Moreover, according to such a structure, since the stress of the sealing insulator 71 can be suppressed, the relatively thick sealing insulator 71 can be formed. In other words, the object to be sealed can be protected while suppressing deformation of the chip 2 and variation in electrical characteristics caused by the stress of the sealing insulator 71 .
  • the plurality of first fillers 75 are preferably added to the first matrix resin 74 so that the ratio of the first total cross-sectional area to the unit cross-sectional area is 60% or more. This structure can appropriately improve the mechanical strength of the sealing insulator 71 .
  • the first total cross-sectional area is preferably 95% or less.
  • the plurality of first fillers 75 may be composed of either one or both of spherical objects and amorphous objects. It is preferable that the plurality of first fillers 75 be configured by spherical objects.
  • the sealing insulator 71 preferably contains a plurality of first fillers 75 with different particle sizes.
  • the semiconductor device 1A preferably includes an upper insulating film 38 that partially covers the gate electrode 30 (source electrode 32). According to this structure, the object to be covered can be protected from external force and moisture by the upper insulating film 38 . In other words, according to this structure, the object to be sealed can be protected by both the upper insulating film 38 and the sealing insulator 71 .
  • the sealing insulator 71 preferably has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 preferably has a portion covering the gate electrode 30 (source electrode 32) with the upper insulating film 38 interposed therebetween.
  • the gate terminal electrode 50 (source terminal electrode 60 ) preferably has a portion directly covering the upper insulating film 38 .
  • the upper insulating film 38 preferably includes one or both of the inorganic insulating film 42 and the organic insulating film 43 .
  • the organic insulating film 43 is preferably made of a photosensitive resin film.
  • the upper insulating film 38 is preferably thicker than the gate electrode 30 (source electrode 32). Upper insulating film 38 is preferably thinner than chip 2 .
  • the encapsulating insulator 71 is preferably thicker than the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 is preferably thicker than the upper insulating film 38 . It is particularly preferred that the encapsulating insulator 71 is thicker than the chip 2 .
  • the sealing insulator 71 preferably exposes the gate terminal surface 51 (source terminal surface 61) of the gate terminal electrode 50 (source terminal electrode 60) and covers the gate terminal sidewall 52 (source terminal sidewall 62). . That is, the sealing insulator 71 preferably protects the gate terminal electrode 50 (source terminal electrode 60) from the side of the gate terminal sidewall 52 (source terminal sidewall 62).
  • the sealing insulator 71 preferably has an insulating main surface 72 forming one flat surface with the gate terminal surface 51 (source terminal surface 61).
  • the encapsulating insulator 71 preferably has insulating sidewalls 73 forming one flat surface with the first to fourth side surfaces 5A to 5D (side surfaces) of the chip 2 . According to this structure, the object to be sealed located on the first main surface 3 side can be appropriately protected by the sealing insulator 71 .
  • the above configuration provides a gate terminal electrode 50 (source terminal electrode 60) having a relatively large plane area and/or a relatively large thickness for a chip 2 having a relatively large plane area and/or a relatively small thickness. is effective when applying The gate terminal electrode 50 (source terminal electrode 60) having a relatively large plane area and/or a relatively large thickness is also effective in absorbing heat generated on the chip 2 side and dissipating it to the outside.
  • the gate terminal electrode 50 is preferably thicker than the gate electrode 30 (source electrode 32).
  • the gate terminal electrode 50 (source terminal electrode 60 ) is preferably thicker than the upper insulating film 38 . It is particularly preferable that the gate terminal electrode 50 (source terminal electrode 60 ) be thicker than the chip 2 .
  • the gate terminal electrode 50 may cover 25% or less of the first main surface 3 in plan view, and the source terminal electrode 60 may cover 50% or more of the first main surface 3 in plan view. good.
  • the chip 2 may have a first main surface 3 having an area of 1 mm square or more in plan view.
  • the chip 2 may have a thickness of 100 ⁇ m or less when viewed in cross section.
  • the chip 2 preferably has a thickness of 50 ⁇ m or less when viewed in cross section.
  • Chip 2 may have a laminated structure including a semiconductor substrate and an epitaxial layer. In this case, the epitaxial layer is preferably thicker than the semiconductor substrate.
  • the chip 2 preferably contains a wide bandgap semiconductor single crystal.
  • Single crystals of wide bandgap semiconductors are effective in improving electrical characteristics.
  • the structure having the sealing insulator 71 is also effective in the structure including the drain electrode 77 covering the second main surface 4 of the chip 2 .
  • Drain electrode 77 forms a potential difference (for example, 500 V or more and 3000 V or less) across chip 2 with source electrode 32 .
  • the distance between the source electrode 32 and the drain electrode 77 is reduced, increasing the risk of discharge phenomena between the rim of the first main surface 3 and the source electrode 32.
  • the structure having the sealing insulator 71 can improve the insulation between the peripheral edge of the first main surface 3 and the source electrode 32 and suppress the discharge phenomenon.
  • FIG. 8 is a plan view showing a semiconductor package 201A on which the semiconductor device 1A shown in FIG. 1 is mounted.
  • 9 is a cross-sectional view taken along line IX-IX shown in FIG. 8.
  • FIG. 10A is an enlarged cross-sectional view showing a first embodiment of the region X shown in FIG. 9.
  • the semiconductor package 201A may be called a "semiconductor module".
  • a semiconductor package 201A includes a metal plate 202.
  • the metal plate 202 has a first plate surface 203 on one side, a second plate surface 204 on the other side, and first to fourth plate side surfaces 205A to 205D connecting the first plate surface 203 and the second plate surface 204. have.
  • the first plate side surface 205A and the second plate side surface 205B extend in the first direction X and face the second direction Y.
  • the third plate side surface 205C and the fourth plate side surface 205D extend in the second direction Y and face the first direction X.
  • the metal plate 202 integrally includes a die pad 206 and a heat spreader 207 in this form.
  • the die pad 206 is positioned on one side in the first direction X (second plate side surface 205B side), and the heat spreader 207 is positioned on the other side in the first direction X (first plate side surface 205A side).
  • the die pad 206 is formed in a rectangular shape in plan view. A portion of the first plate surface 203 formed by the die pad 206 is formed as an arrangement surface for the semiconductor device 1A.
  • the heat spreader 207 is formed as a drawn portion drawn from the die pad 206 .
  • the heat spreader 207 is pulled out from the die pad 206 in a square shape (specifically, a polygonal shape with notched corners) in plan view.
  • the heat spreader 207 has a circular through-hole 208 in plan view.
  • the thickness of the metal plate 202 preferably exceeds the thickness of the chip 2. It is particularly preferred that the thickness of the metal plate 202 exceeds the thickness of the sealing insulator 71 . Most preferably, the thickness of the metal plate 202 exceeds the thickness of the chip 2 and the total thickness of the sealing insulator 71 (that is, the thickness of the semiconductor device 1A).
  • the semiconductor package 201A includes a plurality of (three in this embodiment) lead terminals 209.
  • a plurality of lead terminals 209 are arranged on the second plate side surface 205B side.
  • the plurality of lead terminals 209 are each formed in a strip shape extending in a direction orthogonal to the second plate side surface 205B (that is, the second direction Y).
  • the lead terminals 209 on both sides of the plurality of lead terminals 209 are spaced apart from the die pad 206 , and the central lead terminal 209 is integrally formed with the die pad 206 .
  • the arrangement of the lead terminals 209 connected to the metal plate 202 is arbitrary.
  • the semiconductor package 201A includes the semiconductor device 1A arranged on the first plate surface 203 of the die pad 206.
  • the semiconductor device 1 ⁇ /b>A is placed on the die pad 206 with the drain electrode 77 facing the die pad 206 and electrically connected to the die pad 206 .
  • the semiconductor package 201A includes a conductive adhesive 210 interposed between the drain electrode 77 and the die pad 206 to electrically and mechanically bond the semiconductor device 1A to the die pad 206.
  • Conductive adhesive 210 may include solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the Ag sintering paste consists of a paste in which nano-sized or micro-sized Ag particles are added to an organic solvent.
  • the semiconductor package 201A includes a plurality of conducting wires 211 (conductive connection members) that electrically connect the semiconductor device 1A to the corresponding lead terminals 209. At least one conducting wire 211 electrically connects the gate terminal electrode 50 to the corresponding inner end of one lead terminal 209 . At least one conductor 211 electrically connects the source terminal electrode 60 to one corresponding lead terminal 209 .
  • the plurality of conducting wires 211 are each composed of a metal wire (that is, a bonding wire) in this form.
  • the plurality of conductors 211 may include at least one of gold wires, copper wires and aluminum wires.
  • the conducting wire 211 may be made of a metal plate 202 such as a metal clip instead of the metal wire.
  • the semiconductor package 201A includes a substantially rectangular parallelepiped package body 212 .
  • the package body 212 seals the metal plate 202, the plurality of lead terminals 209, the semiconductor device 1A, the conductive adhesive 210, and the plurality of conducting wires 211 so that the plurality of lead terminals 209 are partially exposed.
  • the package body 212 has a first surface 213 on one side, a second surface 214 on the other side, and first to fourth side walls 215A to 215D connecting the first surface 213 and the second surface 214.
  • the first surface 213 is located on the first plate surface 203 side of the metal plate 202 and faces the first plate surface 203 with the plurality of conductors 211 and the semiconductor device 1A interposed therebetween.
  • the second surface 214 is located on the second plate surface 204 side of the metal plate 202 .
  • the first side wall 215A is located on the side of the first plate side surface 205A of the metal plate 202 and extends along the first plate side surface 205A.
  • the second side wall 215B is positioned on the second plate side surface 205B side of the metal plate 202 and extends along the second plate side surface 205B.
  • the third side wall 215C is positioned on the third plate side surface 205C side of the metal plate 202 and extends along the third plate side surface 205C.
  • the fourth side wall 215D is positioned on the fourth plate side surface 205D side of the metal plate 202 and extends along the fourth plate side surface 205D.
  • the sealing thickness of the portion of the package body 212 located between the first surface 213 and the sealing insulator 71 of the semiconductor device 1A preferably exceeds the thickness of the chip 2 . It is particularly preferred that the encapsulation thickness exceeds the thickness of the encapsulation insulator 71 . Most preferably, the encapsulation thickness exceeds the thickness of the chip 2 and the total thickness of the encapsulation insulator 71 (that is, the thickness of the semiconductor device 1A).
  • the package body 212 includes a portion that directly covers the first to fourth side surfaces 5A to 5D of the chip 2, a portion that directly covers the insulating main surface 72 of the sealing insulator 71, and a sealing portion. It has a portion that directly covers the insulating side wall 73 of the insulating insulator 71 .
  • the package body 212 covers the insulating main surface 72 and the insulating side walls 73 by filling the grinding marks of the insulating main surface 72 and the insulating side walls 73 .
  • the package body 212 directly covers the portion of the gate terminal surface 51 of the gate terminal electrode 50 exposed from the conductor 211 and the portion of the source terminal surface 61 of the source terminal electrode 60 exposed from the conductor 211 . It has a part to be directly coated.
  • the package body 212 covers the die pad 206 of the metal plate 202 and exposes the heat spreader 207 (through hole 208) of the metal plate 202 from the side of the first side wall 215A.
  • the package body 212 has a portion that directly covers the first plate surface 203 of the metal plate 202 and a portion that directly covers the first to fourth plate side surfaces 205A to 205D of the metal plate 202 .
  • the package body 212 exposes the second plate surface 204 of the metal plate 202 from the second surface 214 in this form.
  • the second surface 214 forms one flat surface with the second plate surface 204 in this embodiment.
  • the package body 212 may cover part or all of the second plate surface 204 .
  • the package body 212 may cover the entire area of the metal plate 202 .
  • the package body 212 exposes a plurality of lead terminals 209 from the second side wall 215B.
  • the package body 212 covers the inner ends of the plurality of lead terminals 209 and exposes the band portions and outer ends of the plurality of lead terminals 209 .
  • the package body 212 covers the entire area of the multiple conductors 211 .
  • the package body 212 in this form, contains a second matrix resin 216, a plurality of second fillers 217 and a plurality of second flexible particles 218 (flexifying agents).
  • the plurality of second flexible particles 218 are each indicated by a thick circle.
  • the package body 212 is configured such that the mechanical strength is adjusted by the second matrix resin 216 , the plurality of second fillers 217 and the plurality of second flexible particles 218 .
  • the package body 212 may contain a coloring material for coloring the second matrix resin 216 such as carbon black.
  • the second matrix resin 216 is preferably made of a thermosetting resin.
  • the second matrix resin 216 may include at least one of epoxy resin, phenolic resin, and polyimide resin, which are examples of thermosetting resins.
  • the second matrix resin 216 may contain a thermosetting resin that is the same as or different from the first matrix resin 74 of the sealing insulator 71 .
  • the second matrix resin 216 in this form, comprises the same type of thermosetting resin as the first matrix resin 74 (that is, an epoxy resin).
  • the plurality of second fillers 217 are composed of one or both of spherical objects made of an insulator and amorphous objects made of an insulator, and are added to the second matrix resin 216 .
  • Amorphous objects have random shapes other than spheres, such as grains, fragments, and crushed pieces.
  • the amorphous object may have corners.
  • the semiconductor device 1A chip 2, gate terminal electrode 50, source terminal electrode 60, sealing insulator 71, etc.
  • they are each composed of a spherical object.
  • the plurality of first fillers 75 of the sealing insulator 71 may be made of spherical objects
  • the plurality of second fillers 217 may be made of amorphous objects.
  • the plurality of first fillers 75 are made of amorphous objects
  • the plurality of second fillers 217 may be made of spherical objects.
  • the plurality of first fillers 75 may be composed of amorphous materials
  • the second fillers 217 may be composed of amorphous materials.
  • the plurality of second fillers 217 may contain at least one of ceramic, oxide and nitride.
  • the plurality of second fillers 217 may contain an insulator that is the same as or different from that of the plurality of first fillers 75 .
  • the plurality of second fillers 217 are each made of the same insulator as the plurality of first fillers 75 (that is, silicon oxide particles).
  • the plurality of second fillers 217 may each have a particle size of 1 nm or more and 100 ⁇ m or less.
  • the particle size of the plurality of second fillers 217 is preferably 50 ⁇ m or less.
  • the package body 212 preferably contains a plurality of second fillers 217 with different particle sizes.
  • the plurality of second fillers 217 may include a plurality of second small-diameter fillers 217a, a plurality of second medium-diameter fillers 217b, and a plurality of second large-diameter fillers 217c. It is preferable that the plurality of second fillers 217 be added to the second matrix resin 216 at a content rate (density) in the order of the second small-diameter fillers 217a, the second medium-diameter fillers 217b, and the second large-diameter fillers 217c. .
  • the second small-diameter filler 217a may have a thickness less than the thickness of the source electrode 32 (thickness of the gate electrode 30).
  • the particle size of the second small-diameter filler 217a may be 1 nm or more and 1 ⁇ m or less.
  • the second medium-diameter filler 217b may have a thickness exceeding the thickness of the source electrode 32 and equal to or less than the thickness of the upper insulating film 38 .
  • the particle size of the second medium-diameter filler 217b may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the second large-diameter filler 217c may have a thickness exceeding the thickness of the upper insulating film 38.
  • the plurality of second fillers 217 has at least one second large diameter that exceeds any one of the thickness of the first semiconductor region 6 (epitaxial layer), the thickness of the second semiconductor region 7 (substrate) and the thickness of the chip 2.
  • a filler 217c may be included.
  • the particle diameter of the second large-diameter filler 217c may be 20 ⁇ m or more and 100 ⁇ m or less.
  • the particle size of the second large-diameter filler 217c is preferably 50 ⁇ m or less.
  • the plurality of second fillers 217 may include at least one second filler 217 (second large-diameter filler 217c) exceeding the thickness of the chip 2 .
  • the plurality of second fillers 217 may include at least one second filler 217 (second large diameter filler 217c) having a thickness greater than the thickness of the chip 2 and less than the thickness of the encapsulation insulator 71. good.
  • the plurality of second fillers 217 may include at least one second filler 217 (second large diameter filler 217c) exceeding the thickness of the sealing insulator 71 .
  • the plurality of second fillers 217 may include at least one second filler 217 (second large-diameter filler 217c) exceeding the total thickness of the chip 2 and the sealing insulator 71 .
  • the plurality of second fillers 217 includes at least one second filler having a thickness exceeding the thickness of the encapsulation insulator 71 and less than the thickness of the chip 2 .
  • a filler 217 (second large-diameter filler 217c) may be included.
  • the average particle diameter of the plurality of second fillers 217 may be equal to or greater than the average particle diameter of the plurality of first fillers 75, or may be less than the average particle diameter of the plurality of first fillers 75.
  • the average particle size of the plurality of second fillers 217 may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the average particle size of the plurality of second fillers 217 is preferably 4 ⁇ m or more and 16 ⁇ m or less.
  • the plurality of second fillers 217 need not include all of the second small-diameter fillers 217a, the second medium-diameter fillers 217b, and the second large-diameter fillers 217c at the same time. may be configured by either one or both of
  • the maximum particle size of the plurality of second fillers 217 (second medium-diameter fillers 217b) may be 10 ⁇ m or less.
  • the plurality of second fillers 217 are added to the second matrix resin 216 so that the ratio of the second total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the second matrix resin 216 to the unit cross-sectional area. It is That is, the second filler density of the plurality of second fillers 217 within the package body 212 is higher than the second resin density of the second matrix resin 216 within the package body 212 .
  • the plurality of second fillers 217 are added to the second matrix resin 216 so that the ratio of the second total cross-sectional area per unit cross-sectional area is 60% or more and 95% or less.
  • the plurality of second fillers 217 are added to the second matrix resin 216 at a content rate of 60% by weight or more and 95% by weight or less.
  • the second total cross-sectional area (second filler density) of the plurality of second fillers 217 is preferably more than 75% and 95% or less.
  • the ratio of the second total cross-sectional area of the plurality of second fillers 217 is included in the second measurement area when the cross-sectional area of an arbitrary second measurement area extracted from the cross section where the package body 212 is exposed is set to 1. It is the ratio of the total cross-sectional area of the plurality of second fillers 217 .
  • a region containing a plurality of second fillers 217 is selected as the second measurement region. For example, a second measurement region including 10 or more and 100 or less second fillers 217 may be selected.
  • the second measurement region only needs to contain at least one of the second small-diameter filler 217a, the second medium-diameter filler 217b, and the second large-diameter filler 217c. It is not necessary to include all of 217b and second large diameter filler 217c.
  • the total cross-sectional area of the plurality of second fillers 217 may be obtained from the second measurement region including at least two of the second small-diameter fillers 217a, the second medium-diameter fillers 217b, and the second large-diameter fillers 217c. good.
  • the total cross-sectional area of the plurality of second fillers 217 may be obtained from a second measurement region including all of the second small-diameter fillers 217a, the second medium-diameter fillers 217b, and the second large-diameter fillers 217c.
  • the cross-sectional area of the second measurement area is adjusted to any value according to the thickness of the package body 212 .
  • the cross-sectional area of the first measurement region is, for example, 1 ⁇ m square or more and 5 ⁇ m square or less, 5 ⁇ m square or more and 10 ⁇ m square or less, 10 ⁇ m square or more and 20 ⁇ m or less, 20 ⁇ m square or more and 30 ⁇ m square or less, 30 ⁇ m square or more and 40 ⁇ m or less, 40 ⁇ m square or more and 50 ⁇ m.
  • any one of 40 ⁇ m square or more and 50 ⁇ m square or less, 50 ⁇ m square or more and 60 ⁇ m square or less, 60 ⁇ m square or more and 70 ⁇ m or less, 70 ⁇ m square or more and 80 ⁇ m square or less, 80 ⁇ m square or more and 90 ⁇ m square or less, and 90 ⁇ m square or more and 100 ⁇ m square or less may be adjusted in one range.
  • the total cross-sectional area of the plurality of second fillers 217 is 80 ⁇ m 2 or more and 95 ⁇ m 2 or less.
  • the ratio of the total cross-sectional area of the plurality of second fillers 217 calculated in this manner may be converted into a ratio per 1 mm 2 , a ratio per 100 ⁇ m 2 , a ratio per 10 ⁇ m 2 , or the like.
  • the cross-sectional area of the second measurement area is preferably equal to the cross-sectional area of the first measurement area applied to the sealing insulator 71 .
  • the ratio of the second total cross-sectional area of the plurality of second fillers 217 may be calculated from the average value of the ratios of the plurality of total cross-sectional areas obtained from the plurality of second measurement regions.
  • the second matrix resin 216 and the plurality of second flexible particles 218 are exposed in areas other than the area where the plurality of second fillers 217 are exposed in the second measurement area.
  • the plurality of second fillers 217 are added to the second matrix resin 216 so that the unit cross-sectional area has a second total cross-sectional area different from the first total cross-sectional area of the plurality of first fillers 75.
  • the ratio of the second total cross-sectional area (second filler density) is different from the ratio of the first total cross-sectional area (first filler density).
  • the second total cross-sectional area exceeds the first total cross-sectional area. That is, it is preferable that the ratio of the second total cross-sectional area exceeds the ratio of the first total cross-sectional area.
  • the ratio of the second total cross-sectional area may be set higher than the ratio of the first total cross-sectional area within a ratio range of 0.1% or more and 10% or less. Specifically, the ratio of the second total cross-sectional area is 0.1% or more and 1% or less, 1% or more and 2% or less, 2% or more and 3% or less, 3% or more and 4% or less, 4% or more and 5% or less. , 5% to 6%, 6% to 7%, 7% to 8%, 8% to 9%, and 9% to 10% It may be set higher than the ratio of the area.
  • the second The percentage of total cross-sectional area is adjusted in the range of greater than 75% and less than or equal to 95%.
  • the percentage of the second total cross-sectional area is higher than the percentage of the first total cross-sectional area by a percentage in the range of 5% ⁇ 2% (that is, between 3% and 7%).
  • the ratio of the second total cross-sectional area is preferably set in the range of over 78% and 92% or less. .
  • a plurality of second flexible particles 218 are added to the second matrix resin 216 .
  • the plurality of second flexible particles 218 may include at least one of silicone-based flexible particles, acrylic-based flexible particles, and butadiene-based flexible particles.
  • the plurality of second flexible particles 218 may comprise an insulator that is the same as or different from the plurality of first flexible particles 76 of the sealing insulator 71 .
  • the plurality of second flexible particles 218 are composed of the same type of flexible particles as the plurality of first flexible particles 76 (that is, silicon-based flexible particles).
  • the plurality of second flexible particles 218 preferably have an average particle size less than the average particle size of the plurality of second fillers 217 .
  • the average particle size of the plurality of second flexible particles 218 is preferably 1 nm or more and 1 ⁇ m or less.
  • the maximum particle size of the plurality of second flexible particles 218 is preferably 1 ⁇ m or less.
  • the plurality of second flexible particles 218 are added to the second matrix resin 216 so that the ratio of the total cross-sectional area per unit cross-sectional area is 0.1% or more and 10% or less. In other words, the plurality of second flexible particles 218 are added to the second matrix resin 216 at a content rate ranging from 0.1% by weight to 10% by weight.
  • the average particle size and content of the plurality of second flexible particles 218 are appropriately adjusted according to the elastic modulus to be imparted to the package body 212 during and/or after manufacture.
  • the package body 212 is separate from the sealing insulator 71 and forms a boundary 219 with the sealing insulator 71 .
  • the package body 212 is in close contact with the encapsulation insulator 71 but is not integrated with the encapsulation insulator 71 .
  • package body 212 may include a portion integrated with a portion of encapsulation insulator 71 to partially obliterate boundary 219 .
  • both the plurality of first fillers 75 and the plurality of second fillers 217 are made of spherical objects, and the package body 212 does not have filler pieces 75d in the vicinity of the boundary portion 219. Therefore, the boundary portion 219 is observed by a plurality of filler pieces 75 d formed on the surface layer portion of the insulating main surface 72 and the surface layer portion of the insulating side wall 73 among the plurality of first fillers 75 .
  • the boundary portion 219 is also a point where the proportion of the first total cross-sectional area (the plurality of first fillers 75) is switched to the proportion of the second total cross-sectional area (the plurality of second fillers 217).
  • the boundary portion 219 is also a manufacturing process history formed through different manufacturing methods.
  • Boundary 219 may have a plurality of minute voids (voids) between sealing insulator 71 and package body 212 .
  • the plurality of minute voids may be 1 nm or more and 1 ⁇ m or less.
  • the plurality of fine voids may be equal to or less than the particle size of the first small-diameter filler 75a (second small-diameter filler 217a).
  • the package body 212 includes a second matrix resin 216 in contact with the first to fourth side surfaces 5A to 5D of the chip 2, a plurality of second fillers 217 and a plurality of second flexible particles 218.
  • the package body 212 also includes a second matrix resin 216 , a plurality of second fillers 217 and a plurality of second flexible particles 218 abutting on the insulating main surface 72 and the insulating side walls 73 of the sealing insulator 71 .
  • At least the second matrix resin 216 fills the grinding marks of the insulating main surface 72 and the grinding marks of the insulating side wall 73 . At least the second matrix resin 216 is preferably in contact with the plurality of filler pieces 75d of the sealing insulator 71 (specifically, broken portions of the filler pieces 75d).
  • the term "abutting" as used herein includes a form in which the second matrix resin 216 is in direct contact (coating) with the filler piece 75d, and the second matrix resin 216 is in contact with the filler piece 75d with the first matrix resin 74 interposed therebetween. Including the form of indirect contact (covering).
  • one or both of the plurality of second fillers 217 may be left on the insulating main surface 72 and the insulating sidewalls 73. You may fill the grinding marks of.
  • one or both of the plurality of second fillers 217 and the plurality of second flexible particles 218 are in contact with the plurality of filler pieces 75d (specifically, the broken portions of the filler pieces 75d). good too.
  • the term “contact” as used herein includes a form in which the second filler 217 (second flexible particles 218) directly contacts (covers) the filler pieces 75d.
  • a form in which the particles 218) indirectly contact (cover) the filler pieces 75d with the first matrix resin 74 interposed therebetween is included.
  • the second matrix resin 216 contacts the first matrix resin 74 and/or the first filler 75 (including the filler pieces 75d) on the insulating main surface 72 and the insulating sidewall 73, respectively, and enters the first matrix resin 74.
  • the plurality of second fillers 217 are in contact with the first matrix resin 74 and/or the first fillers 75 (including the filler pieces 75d) on the insulating main surface 72 and the insulating sidewalls 73, respectively, and are in contact with the first matrix resin 74.
  • the plurality of second flexible particles 218 are in contact with the first matrix resin 74 and/or the first filler 75 (including the filler pieces 75d) on the insulating main surface 72 and the insulating side wall 73, respectively, and the first matrix It has not entered the resin 74 .
  • the plurality of second fillers 217 and the plurality of second flexible particles 218 are not added inside the sealing insulator 71 (first matrix resin 74).
  • “Not added” here means that the number of the second fillers 217 (second flexible particles 218) in contact with the sealing insulator 71 is less than the number of the second fillers 217 entering the sealing insulator 71. It means a structure in which the number of (second flexible particles 218) exceeds the number of the above-mentioned boundary portions 219 and part of the plurality of second fillers 217 (second flexible particles 218) is formed. .
  • the second filler 217 (second flexible particle 218) that unintentionally entered completely into the sealing insulator 71 during the manufacturing process is one of the first fillers 75 (first flexible particle 76). may be considered.
  • the package body 212 includes a second matrix resin 216 , a plurality of second fillers 217 and a plurality of second flexible particles 218 in contact with the gate terminal surface 51 and the source terminal surface 61 .
  • At least the second matrix resin 216 fills the grinding marks of the gate terminal surface 51 and the grinding marks of the source terminal surface 61 .
  • the plurality of second fillers 217 specifically, the second small-diameter fillers 217a
  • the plurality of second flexible particles 218 may be left on the grinding marks of the gate terminal surface 51 and the source terminal surface. Grinding traces of 61 may be filled.
  • FIG. 10B is an enlarged cross-sectional view showing a second embodiment of the region X shown in FIG.
  • FIG. 10B is an enlarged cross-sectional view showing a second embodiment of the region X shown in FIG.
  • package body 212 includes at least one second filler having a particle size greater than the maximum particle size of plurality of first fillers 75 in any cross section including sealing insulator 71 and package body 212. 217 may be included.
  • the arbitrary cross section may be one cross section including the first measurement area and the second measurement area.
  • the arbitrary cross-section may be one cross-section in which the entire cross-sectional shape of the encapsulation insulator 71 and the entire cross-sectional shape of the package body 212 appear.
  • the plurality of second fillers 217 may contain second fillers 217 having a maximum particle size that exceeds the maximum particle size of the plurality of first fillers 75 .
  • the average particle size of the plurality of second fillers 217 in the second measurement area may exceed the average particle size of the plurality of first fillers 75 in the first measurement area.
  • the particle size ratio of the maximum particle size of the second filler 217 in the second measurement area to the maximum particle size of the first filler 75 in the first measurement area may be 1.5 or more and 20 or less.
  • the particle size ratio is 1.5 to 2, 2 to 4, 4 to 6, 6 to 8, 8 to 10, 10 to 12, 12 to 14, 14 to 16, 16 or more.
  • a value belonging to any range of 18 or less and 18 or more and 20 or less may be used.
  • the particle size ratio is preferably 2 or more and 10 or less. These numerical ranges are examples, and the particle size ratio may be 20 or more (for example, 20 or more and 100 or less).
  • the plurality of first fillers 75 may be composed of first small-diameter fillers 75a, first medium-diameter fillers 75b, and first large-diameter fillers 75c.
  • the maximum particle size of second large-diameter filler 217c related to second filler 217 is adjusted to exceed the maximum particle size of first filler 75 (first large-diameter filler 75c).
  • the plurality of first fillers 75 may be composed of first small-diameter fillers 75a and first medium-diameter fillers 75b.
  • the plurality of first fillers 75 may be composed only of the first small-diameter fillers 75a.
  • the plurality of second fillers 217 may contain either one or both of the second medium-diameter fillers 217b and the second large-diameter fillers 217c.
  • the maximum particle size of the second medium-diameter filler 217b and the second large-diameter filler 217c is adjusted to exceed the maximum particle size of the first small-diameter filler 75a and/or the first medium-diameter filler 75b.
  • FIG. 10C is an enlarged cross-sectional view showing a third embodiment of the region X shown in FIG.
  • FIG. 10C is an enlarged cross-sectional view showing a third embodiment of the region X shown in FIG.
  • the third embodiment may be applied to the second embodiment (see FIG. 10B).
  • the package body 212 may form a gap 219a with the sealing insulator 71 at the boundary 219. As shown in FIG.
  • the gap 219a is a gap where the sealing insulator 71 and the package body 212 do not exist.
  • Gap portion 219 a may be formed along one or both of insulating main surface 72 and insulating side wall 73 .
  • the width of the gap 219a on the side of the insulating side wall 73 is preferably less than the width of the gap 219a on the side of the insulating main surface 72.
  • the contact length per unit length of the package body 212 (second matrix resin 216) with respect to the insulating side wall 73 (first matrix resin 74) is It is preferable that the contact length per unit length of the package body 212 (second matrix resin 216) is exceeded.
  • the gap width is defined by the gap distance between the sealing insulator 71 and the package body 212 in cross section.
  • the gap 219a may be formed on the insulating main surface 72 side and not formed on the insulating side wall 73 side.
  • the gap portion 219a may be formed on the insulating side wall 73 side and may not be formed on the insulating main surface 72 side.
  • the gap width of the gap portion 219a is preferably at least equal to or smaller than the particle size of the first medium-sized filler 75b (second medium-sized filler 217b). That is, the gap width of the gap portion 219a may be 1 ⁇ m or more and 20 ⁇ m or less. It is particularly preferable that the gap width of the gap portion 219a is equal to or smaller than the particle size of the first small-diameter filler 75a (second small-diameter filler 217a). That is, the gap width of the gap portion 219a may be 1 nm or more and 1 ⁇ m or less. Of course, the gap width of the gap portion 219a may be equal to or larger than the particle size of the first small-diameter filler 75a (second small-diameter filler 217a).
  • the package body 212 may form a gap 219 a between the gate terminal surface 51 of the gate terminal electrode 50 and the source terminal surface 61 of the source terminal electrode 60 or both at the boundary 219 . That is, gap 219a formed in the region above insulating main surface 72 may extend to the region above either one or both of gate terminal surface 51 and source terminal surface 61. FIG. In other words, the gap 219a on the gate terminal surface 51 (source terminal surface 61) side may extend to the insulating main surface 72 side.
  • the semiconductor package 201A includes the die pad 206, the semiconductor device 1A and the package body 212.
  • the semiconductor device 1A is arranged on the die pad 206.
  • the semiconductor device 1A includes a chip 2, a gate electrode 30 (source electrode 32: main surface electrode), a gate terminal electrode 50 (source terminal electrode 60) and a sealing insulator 71.
  • FIG. Chip 2 has a first main surface 3 .
  • Gate electrode 30 (source electrode 32 ) is arranged on first main surface 3 .
  • the gate terminal electrode 50 (source terminal electrode 60) is arranged on the gate electrode 30 (source electrode 32).
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 (source terminal electrode 60) on the first main surface 3 so as to partially expose the gate terminal electrode 50 (source terminal electrode 60). .
  • a sealing insulator 71 includes a first matrix resin 74 and a plurality of first fillers 75 .
  • the package body 212 encapsulates the die pad 206 and the semiconductor device 1A so as to cover the encapsulation insulator 71 .
  • Package body 212 includes a second matrix resin 216 and a plurality of second fillers 217 .
  • the mechanical strength of the package body 212 can be adjusted by the second matrix resin 216 and the plurality of second fillers 217 . Further, according to this structure, the package body 212 can protect the semiconductor device 1A from external force and moisture. In other words, the semiconductor device 1A can be protected from damage caused by external force and deterioration caused by moisture. As a result, it is possible to suppress shape defects and variations in electrical characteristics of the semiconductor device 1A and the like.
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture through the package body 212 .
  • the object to be sealed can be protected from damage caused by external force through the package body 212 and deterioration caused by moisture through the package body 212 .
  • a plurality of first fillers 75 are added to the first matrix resin 74 at a first filler density, and a plurality of second fillers 217 are added to the second matrix resin 216 at a second filler density different from the first filler density. is preferred.
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the unit cross-sectional area has a first total cross-sectional area, and the plurality of second fillers 217 differ from the first total cross-sectional area in the unit cross-sectional area. It is preferably added to the second matrix resin 216 so as to provide the second total cross-sectional area.
  • the ratio of the second total cross-sectional area to the unit cross-sectional area is preferably different from the ratio of the first total cross-sectional area to the unit cross-sectional area.
  • the mechanical strength of the package body 212 can be adjusted in consideration of the mechanical strength of the semiconductor device 1A.
  • the ratio of the second total cross-sectional area (second filler density) is preferably higher than the ratio of the first total cross-sectional area (first filler density).
  • the mechanical strength of the package body 212 can be made higher than the mechanical strength of the sealing insulator 71 .
  • the ratio of the second total cross-sectional area may be less than the ratio of the first total cross-sectional area to make the mechanical strength of the package body 212 lower than the mechanical strength of the sealing insulator 71 .
  • deformation of the sealing insulator 71 due to temperature change may cause the sealing insulator 71 to peel off from the package body 212 .
  • the chip 2 may be deformed due to the deformation of the sealing insulator 71 and the chip 2 may be peeled off from the package body 212 .
  • the deformation of the sealing insulator 71 and the chip 2 is one of the factors of the shape defect of the semiconductor device 1A and the fluctuation of the electrical characteristics. Further, when the mechanical strength of the package body 212 is reduced, there is a possibility that the die pad 206 and the like may peel off from the package body 212 due to deformation of the die pad 206 and the like caused by temperature changes.
  • the mechanical strength of the package body 212 is higher than the mechanical strength of the sealing insulator 71 . According to this structure, deformation of the sealing insulator 71 can be suppressed, and peeling of the sealing insulator 71 from the package body 212 can be suppressed. Further, by increasing the strength of the package body 212 , deformation of the die pad 206 and the like can be suppressed, and separation of the die pad 206 and the like from the package body 212 can also be suppressed.
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin 74 to the unit cross-sectional area. preferably.
  • the plurality of second fillers 217 are added to the second matrix resin 216 so that the ratio of the second total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the second matrix resin 216 to the unit cross-sectional area. It is preferably added. In this case, it is preferable that the ratio of the first total cross-sectional area is 60% or more and the ratio of the second total cross-sectional area is 60% or more.
  • the first matrix resin 74 is preferably made of a thermosetting resin.
  • the second matrix resin 216 is preferably made of a thermosetting resin. It is preferable that the plurality of first fillers 75 be composed of either one or both of spherical objects and amorphous objects. It is preferable that the plurality of second fillers 217 be composed of one or both of spherical objects and amorphous objects. It is particularly preferable that the plurality of first fillers 75 are made of spherical objects. Moreover, it is particularly preferable that the plurality of second fillers 217 are configured by spherical objects.
  • the sealing insulator 71 contains a plurality of first fillers 75 having different particle sizes. It is particularly preferable that the package body 212 contains a plurality of second fillers 217 having different particle sizes. It is preferable that each of the plurality of first fillers 75 has a particle size of 1 nm or more and 100 ⁇ m or less. It is preferable that each of the plurality of second fillers 217 has a particle size of 1 nm or more and 100 ⁇ m or less.
  • FIG. 11 is a perspective view showing a wafer structure 80 used when manufacturing the semiconductor device 1A shown in FIG.
  • FIG. 12 is a cross-sectional view showing device region 86 shown in FIG. 11 and 12,
  • wafer structure 80 includes wafer 81 formed in a disc shape.
  • Wafer 81 serves as the base of chip 2 .
  • the wafer 81 has a first wafer main surface 82 on one side, a second wafer main surface 83 on the other side, and a wafer side surface 84 connecting the first wafer main surface 82 and the second wafer main surface 83 . .
  • the wafer 81 has marks 85 indicating the crystal orientation of the SiC single crystal on the wafer side surface 84 .
  • the mark 85 includes an orientation flat cut linearly in plan view.
  • the orientation flat extends in the second direction Y in this configuration.
  • the orientation flat does not necessarily have to extend in the second direction Y and may extend in the first direction X as well.
  • the mark 85 may include a first orientation flat extending in the first direction X and a first orientation flat extending in the second direction Y.
  • the mark 85 may have an orientation notch cut toward the central portion of the wafer 81 instead of the orientation flat.
  • the orientation notch may be a cut-out portion cut in a polygonal shape such as a triangular shape or a square shape in a plan view.
  • the wafer 81 may have a diameter of 50 mm or more and 300 mm or less (that is, 2 inches or more and 12 inches or less) in plan view.
  • the diameter of wafer structure 80 is defined by the length of a chord passing through the center of wafer structure 80 outside of mark 85 .
  • Wafer structure 80 may have a thickness between 100 ⁇ m and 1100 ⁇ m.
  • the wafer structure 80 includes a first semiconductor region 6 formed in a region on the first wafer main surface 82 side inside a wafer 81 and a second semiconductor region 7 formed in a region on the second wafer main surface 83 side.
  • the first semiconductor region 6 is formed by an epitaxial layer and the second semiconductor region 7 is formed by a semiconductor substrate. That is, the first semiconductor region 6 is formed by epitaxially growing a semiconductor single crystal from the second semiconductor region 7 by an epitaxial growth method.
  • the second semiconductor region 7 preferably has a thickness exceeding the thickness of the first semiconductor region 6 .
  • the wafer structure 80 includes a plurality of device regions 86 and a plurality of scheduled cutting lines 87 provided on the first wafer main surface 82 .
  • a plurality of device regions 86 are regions respectively corresponding to the semiconductor devices 1A.
  • the plurality of device regions 86 are each set to have a rectangular shape in plan view. In this form, the plurality of device regions 86 are arranged in a matrix along the first direction X and the second direction Y in plan view.
  • the plurality of planned cutting lines 87 are lines (regions extending in a belt shape) that define locations to be the first to fourth side surfaces 5A to 5D of the chip 2 .
  • the plurality of planned cutting lines 87 are set in a grid pattern extending along the first direction X and the second direction Y so as to partition the plurality of device regions 86 .
  • the plurality of planned cutting lines 87 may be defined by, for example, alignment marks or the like provided inside and/or outside the wafer 81 .
  • the wafer structure 80 includes a mesa portion 11 formed in a plurality of device regions 86, a MISFET structure 12, an outer contact region 19, an outer well region 20, a field region 21, a main surface insulating film 25, and sidewall structures. 26, an interlayer insulating film 27, a gate electrode 30, a source electrode 32, a plurality of gate wirings 36A, 36B, a source wiring 37 and an upper insulating film 38.
  • a wafer structure 80 includes dicing streets 41 defined in regions between a plurality of upper insulating films 38 .
  • the dicing street 41 crosses the planned cutting line 87 and straddles a plurality of device regions 86 so as to expose the planned cutting line 87 .
  • the dicing streets 41 are formed in a lattice shape extending along a plurality of planned cutting lines 87 .
  • the dicing street 41 exposes the interlayer insulating film 27 in this form. Of course, if the interlayer insulating film 27 that exposes the first wafer main surface 82 is formed, the dicing streets 41 may expose the first wafer main surface 82 .
  • FIGS. 13A to 13I are cross-sectional views showing an example of a method for manufacturing the semiconductor device 1A shown in FIG. Descriptions of specific features of each structure formed in each process shown in FIGS. 13A to 13I are omitted or simplified since they are as described above.
  • a wafer structure 80 is prepared (see FIGS. 11 and 12).
  • a first base conductor film 88 serving as a base for the first gate conductor film 55 and the first source conductor film 67 is formed over the wafer structure 80 .
  • the first base conductor film 88 is formed in a film shape along the interlayer insulating film 27 , the gate electrode 30 , the source electrode 32 , the plurality of gate wirings 36A and 36B, the source wiring 37 and the upper insulating film 38 .
  • the first base conductor film 88 includes a Ti-based metal film.
  • the first base conductor film 88 may be formed by sputtering and/or vapor deposition.
  • a second base conductor film 89 serving as the base of the second gate conductor film 56 and the second source conductor film 68 is formed on the first base conductor film 88 .
  • the second base conductor film 89 consists of the interlayer insulating film 27, the gate electrode 30, the source electrode 32, the plurality of gate wirings 36A and 36B, the source wiring 37, and the upper insulating film 38 with the first base conductor film 88 interposed therebetween. cover.
  • the second base conductor film 89 contains a Cu-based metal film.
  • the second base conductor film 89 may be formed by sputtering and/or vapor deposition.
  • Resist mask 90 includes a first opening 90 a exposing gate electrode 30 and a second opening 90 b exposing source electrode 32 .
  • the first opening 90 a exposes the region where the gate terminal electrode 50 is to be formed in the region above the gate electrode 30 .
  • the second opening 90 b exposes the region where the source terminal electrode 60 is to be formed in the region above the source electrode 32 .
  • This step includes a step of reducing the adhesion of the resist mask 90 to the second base conductor film 89 .
  • the adhesion of the resist mask 90 is adjusted by adjusting exposure conditions for the resist mask 90 and post-exposure baking conditions (baking temperature, time, etc.). As a result, the growth starting point of the first protrusion 53 is formed at the lower end of the first opening 90a, and the growth starting point of the second protrusion 63 is formed at the lower end of the second opening 90b.
  • a third base conductor film 91 serving as the base of the second gate conductor film 56 and the second source conductor film 68 is formed on the second base conductor film 89 .
  • the third base conductor film 91 is formed by depositing a conductor (a Cu-based metal in this embodiment) in the first opening 90a and the second opening 90b by plating (for example, electroplating).
  • the third base conductor film 91 is integrated with the second base conductor film 89 in the first opening 90a and the second opening 90b.
  • the gate terminal electrode 50 covering the gate electrode 30 is formed.
  • a source terminal electrode 60 covering the source electrode 32 is also formed.
  • This step includes a step of allowing the plating solution to enter between the second base conductor film 89 and the resist mask 90 at the lower end of the first opening 90a.
  • This step also includes a step of allowing the plating solution to enter between the second base conductor film 89 and the resist mask 90 at the lower end of the second opening 90b.
  • a portion of the third base conductor film 91 (the gate terminal electrode 50) is grown in the shape of a protrusion at the lower end of the first opening 90a to form the first protrusion 53.
  • a portion of the third base conductor film 91 (the source terminal electrode 60) is grown in a projecting shape at the lower end of the second opening 90b to form a second projecting portion 63.
  • resist mask 90 is removed. Thereby, the gate terminal electrode 50 and the source terminal electrode 60 are exposed to the outside.
  • portions of the second base conductor film 89 exposed from the gate terminal electrode 50 and the source terminal electrode 60 are removed.
  • An unnecessary portion of the second base conductor film 89 may be removed by an etching method.
  • the etching method may be a wet etching method and/or a dry etching method.
  • portions of the first base conductor film 88 exposed from the gate terminal electrode 50 and the source terminal electrode 60 are removed.
  • An unnecessary portion of the first base conductor film 88 may be removed by an etching method.
  • the etching method may be a wet etching method and/or a dry etching method.
  • a sealant 92 is supplied onto the first wafer main surface 82 so as to cover the gate terminal electrode 50 and the source terminal electrode 60 .
  • the encapsulant 92 forms the base of the encapsulation insulator 71 .
  • the sealant 92 covers the periphery of the gate terminal electrode 50 and the periphery of the source terminal electrode 60 , and covers the entire upper insulating film 38 , the gate terminal electrode 50 and the source terminal electrode 60 .
  • the encapsulant 92 in this form, contains a first matrix resin 74, a plurality of first fillers 75 and a plurality of first flexible particles 76 (flexible agents).
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the ratio of the total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin 74 to the unit cross-sectional area. there is That is, the viscosity of the sealant 92 is increased by the multiple first fillers 75 .
  • the plurality of first fillers 75 are preferably added to the first matrix resin 74 so that the ratio of the first total cross-sectional area to the unit cross-sectional area is 60% or more.
  • the sealing agent 92 is cured by heating to form the sealing insulator 71.
  • FIG. The encapsulating insulator 71 has an insulating main surface 72 that covers the entire gate terminal electrode 50 and the source terminal electrode 60 .
  • the sealing insulator 71 is partially removed.
  • the sealing insulator 71 is ground from the insulating main surface 72 side by a grinding method.
  • the grinding method may be a mechanical polishing method or a chemical mechanical polishing method.
  • the insulating main surface 72 is ground until the gate terminal electrode 50 and the source terminal electrode 60 are exposed.
  • This step includes grinding the gate terminal electrode 50 and the source terminal electrode 60 .
  • insulating main surface 72 forming one ground surface between gate terminal electrode 50 (gate terminal surface 51) and source terminal electrode 60 (source terminal surface 61) is formed.
  • the wafer 81 is partially removed from the second wafer main surface 83 side and thinned to a desired thickness.
  • the thinning process of the wafer 81 may be performed by an etching method or a grinding method.
  • the etching method may be a wet etching method or a dry etching method.
  • the grinding method may be a mechanical polishing method or a chemical mechanical polishing method.
  • This process includes thinning the wafer 81 using the sealing insulator 71 as a support member for supporting the wafer 81 .
  • the wafer 81 can be handled appropriately.
  • the deformation of the wafer 81 warping due to thinning
  • the sealing insulator 71 can suppress the deformation of the wafer 81 (warping due to thinning) to be suppressed by the sealing insulator 71, the wafer 81 can be thinned appropriately.
  • wafer 81 is further thinned. As another example, if the thickness of wafer 81 is greater than or equal to the thickness of encapsulation insulator 71 , wafer 81 is thinned to a thickness less than the thickness of encapsulation insulator 71 . In these cases, the wafer 81 is preferably thinned until the thickness of the second semiconductor region 7 (semiconductor substrate) is less than the thickness of the first semiconductor region 6 (epitaxial layer).
  • the thickness of the second semiconductor region 7 may be greater than or equal to the thickness of the first semiconductor region 6 (epitaxial layer).
  • the wafer 81 may be thinned until the first semiconductor region 6 is exposed from the second wafer main surface 83 . That is, the entire second semiconductor region 7 may be removed.
  • a drain electrode 77 covering the second wafer main surface 83 is formed.
  • the drain electrode 77 may be formed by sputtering and/or vapor deposition.
  • the wafer structure 80 and encapsulation insulator 71 are then cut along the planned cutting lines 87 .
  • Wafer structure 80 and encapsulation insulator 71 may be cut by a dicing blade (not shown).
  • a plurality of semiconductor devices 1A are manufactured from one wafer structure 80 through the steps including the above.
  • the manufacturing method of the semiconductor device 1A includes the preparation process of the wafer structure 80, the formation process of the gate terminal electrode 50 (source terminal electrode 60), and the formation process of the sealing insulator 71.
  • a wafer structure 80 includes a wafer 81 and a gate electrode 30 (source electrode 32: main surface electrode). Wafer 81 has a first wafer main surface 82 .
  • the gate electrode 30 (source electrode 32 ) is arranged on the first wafer main surface 82 .
  • the gate terminal electrode 50 (source terminal electrode 60) is formed on the gate electrode 30 (source electrode 32).
  • the periphery of the gate terminal electrode 50 (source terminal electrode 60) is formed on the first wafer main surface 82 so as to partially expose the gate terminal electrode 50 (source terminal electrode 60).
  • a covering gate terminal electrode 50 (source terminal electrode 60) is formed.
  • a sealing insulator 71 includes a first matrix resin 74 and a plurality of first fillers 75 .
  • the strength of the sealing insulator 71 can be adjusted by the first matrix resin 74 and the plurality of first fillers 75 .
  • the sealing insulator 71 can protect the object to be sealed from external forces and moisture. In other words, the object to be sealed can be protected from damage caused by external force and deterioration caused by moisture. This can suppress shape defects and variations in electrical characteristics. Therefore, the semiconductor device 1A with improved reliability can be manufactured.
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin 74 to the unit cross-sectional area. It is preferable that According to this manufacturing method, the mechanical strength of the sealing insulator 71 can be improved, and the stress of the sealing insulator 71 due to temperature rise can be suppressed. As a result, deformation of the wafer 81 and variations in electrical characteristics due to the stress of the sealing insulator 71 can be suppressed.
  • the ratio of the first total cross-sectional area is preferably 60% or more.
  • This structure can appropriately improve the mechanical strength of the sealing insulator 71 .
  • the ratio of the first total cross-sectional area is preferably 95% or less.
  • the plurality of first fillers 75 may be composed of either one or both of spherical objects and amorphous objects. It is preferable that the plurality of first fillers 75 be configured by spherical objects.
  • the sealing insulator 71 preferably contains a plurality of first fillers 75 with different particle sizes.
  • the process of forming the sealing insulator 71 preferably includes a process of supplying the sealing material 92 and a process of thermally curing the sealing material 92 .
  • the sealant 92 containing the first matrix resin 74 made of thermosetting resin and the plurality of first fillers 75 is supplied onto the first wafer main surface 82 .
  • the encapsulant insulator 71 is formed by thermosetting the encapsulant 92 .
  • the sealant 92 is preferably supplied onto the first wafer main surface 82 so as to cover the entire area of the gate terminal electrode 50 (source terminal electrode 60).
  • the step of forming the sealing insulator 71 partially removes the sealing insulator 71 until a part of the gate terminal electrode 50 (source terminal electrode 60) is exposed after the heat curing step of the sealing agent 92. It is preferable to include steps.
  • the step of forming the gate terminal electrode 50 preferably includes a step of forming the gate terminal electrode 50 (source terminal electrode 60) thicker than the gate electrode 30 (source electrode 32).
  • the step of forming encapsulation insulator 71 preferably includes a step of forming encapsulation insulator 71 thicker than gate electrode 30 (source electrode 32).
  • the method of manufacturing the semiconductor device 1A preferably includes a step of thinning the wafer 81 after the step of forming the sealing insulator 71 .
  • the stress from the sealing insulator 71 to the wafer 81 can be reduced, so the wafer 81 can be appropriately thinned.
  • the wafer 81 may be thinned using the sealing insulator 71 as a support member.
  • the thinning step of the wafer 81 preferably includes thinning the wafer 81 to less than the thickness of the sealing insulator 71 .
  • the thinning step of the wafer 81 preferably includes a step of thinning the wafer 81 until it becomes thinner than the gate terminal electrode 50 (source terminal electrode 60).
  • the thinning step of the wafer 81 preferably includes a step of thinning the wafer 81 by a grinding method.
  • the wafer 81 preferably has a laminated structure including a substrate and an epitaxial layer, and has a first wafer main surface 82 formed by the epitaxial layer.
  • the step of thinning the wafer 81 may include a step of removing at least part of the substrate.
  • thinning wafer 81 may include thinning the substrate until it is thinner than the epitaxial layer.
  • the wafer 81 preferably contains a single crystal of wide bandgap semiconductor.
  • the step of forming the gate terminal electrode 50 is a step of forming a second base conductor film 89 (conductor film) covering the gate electrode 30 (source electrode 32). forming a resist mask 90 on the second base conductor film 89 to expose a portion covering the electrode 30 (source electrode 32); It is preferable to include a step of depositing the third base conductor film 91 (conductor) and a step of removing the resist mask 90 after the step of depositing the third base conductor film 91 .
  • the method of manufacturing the semiconductor device 1A preferably includes the step of forming the upper insulating film 38 partially covering the gate electrode 30 (source electrode 32) before the step of forming the gate terminal electrode 50 (source terminal electrode 60).
  • the step of supplying the sealant 92 preferably includes a step of supplying the sealant 92 into the opening 95 so as to cover the gate terminal electrode 50 (source terminal electrode 60) and the upper insulating film 38.
  • the step of forming the gate terminal electrode 50 preferably includes a step of forming the gate terminal electrode 50 (source terminal electrode 60) having a portion directly covering the upper insulating film 38.
  • the process of forming the upper insulating film 38 preferably includes a process of forming the upper insulating film 38 including at least one of the inorganic insulating film 42 and the organic insulating film 43 .
  • the wafer structure 80 including the wafer 81, device regions 86, planned cutting lines 87, and gate electrodes 30 (source electrodes 32).
  • a device region 86 is set on the wafer 81 (first wafer main surface 82).
  • the planned cutting lines 87 are set on the wafer 81 (first wafer main surface 82 ) so as to partition the device regions 86 .
  • the gate electrode 30 is arranged on the first wafer main surface 82 in the device region 86 .
  • the manufacturing method of the semiconductor device 1A is such that after the step of forming the sealing insulator 71 (specifically, after the step of removing the sealing insulator 71), the wafer 81 and the sealing insulator 71 are cut along the planned cutting line 87.
  • the step of cutting along is included.
  • FIGS. 14A to 14C are cross-sectional views showing an example of a method of manufacturing the semiconductor package 201A shown in FIG. Descriptions of specific features of each structure formed in each process shown in FIGS. 14A to 14C are omitted or simplified since they are as described above.
  • the manufacturing method of semiconductor package 201A is performed after the manufacturing process of semiconductor device 1A.
  • the lead frame 220 is prepared.
  • the lead frame 220 includes a metal plate 202, a plurality of lead terminals 209, and a frame portion 221 that supports the metal plate 202 and the plurality of lead terminals 209, and is formed into a predetermined shape by press molding or the like.
  • semiconductor device 1A is bonded to metal plate 202 (die pad 206) with conductive adhesive 210 interposed. At least one conducting wire 211 is then connected to the lead terminal 209 and the gate terminal electrode 50 , and at least one conducting wire 211 is connected to the lead terminal 209 and the source terminal electrode 60 .
  • FIG. 14C shows an example in which a transfer molding method is employed as an example of the molding method.
  • the mold 222 includes a first mold 223 (lower mold) on one side and a second mold 224 (upper mold) on the other side.
  • the second mold 224 defines a mold space 225 with the first mold 223 .
  • the lead frame 220 is placed inside the mold 222 so that at least the semiconductor device 1A is positioned inside the mold space 225.
  • a mold resin 226 including a second matrix resin 216 , a plurality of second fillers 217 and a plurality of second flexible particles 218 is provided into the mold space 225 .
  • the plurality of second fillers 217 are added to the second matrix resin 216 so that the ratio of the second total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the second matrix resin 216 to the unit cross-sectional area. It is
  • the viscosity of the mold resin 226 is increased by the multiple second fillers 217 .
  • the ratio of the second total cross-sectional area is preferably 60% or more.
  • the second total cross-sectional area is preferably different from the first total cross-sectional area of the plurality of first fillers 75 . That is, the ratio of the second total cross-sectional area (second filler density) is preferably different from the first total cross-sectional area (first filler density). It is particularly preferred that the second total cross-sectional area exceeds the first total cross-sectional area.
  • the mold resin 226 seals the metal plate 202 , the plurality of lead terminals 209 , the semiconductor device 1A, the conductive adhesive 210 and the plurality of conducting wires 211 within the mold space 225 .
  • the mold resin 226 is cured by heating to form the package body 212.
  • the lead frame 220 is removed from the mold 222 and the metal plate 202 and the plurality of lead terminals 209 are separated from the frame portion 221 together with the package body 212 .
  • the semiconductor package 201A is manufactured through the steps including the above.
  • a transfer molding method is adopted as an example of the molding method is shown.
  • a compression molding method may be employed instead of the transfer molding method.
  • the method of manufacturing the semiconductor package 201A includes the step of preparing the semiconductor device 1A and the step of forming the package body 212.
  • the semiconductor device 1A includes a chip 2, a gate electrode 30 (source electrode 32: main surface electrode), a gate terminal electrode 50 (source terminal electrode 60) and a sealing insulator 71.
  • FIG. 1 A gate electrode 30 (source electrode 32: main surface electrode), a gate terminal electrode 50 (source terminal electrode 60) and a sealing insulator 71.
  • the sealing insulator 71 covers the periphery of the gate terminal electrode 50 (source terminal electrode 60) on the first main surface 3 so as to partially expose the gate terminal electrode 50 (source terminal electrode 60). .
  • a sealing insulator 71 includes a first matrix resin 74 and a plurality of first fillers 75 .
  • the die pad 206 and the semiconductor device 1A are sealed with the mold resin 226 containing the second matrix resin 216 and the plurality of second fillers 217, and the package body 212 is formed.
  • the mechanical strength of the package body 212 can be adjusted by the second matrix resin 216 and the plurality of second fillers 217 . Further, according to this manufacturing method, the package body 212 can protect the semiconductor device 1A from external force and moisture. In other words, the semiconductor device 1A can be protected from damage caused by external force and deterioration caused by moisture. As a result, it is possible to suppress shape defects and variations in electrical characteristics of the semiconductor device 1A and the like.
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture through the package body 212 .
  • the object to be sealed can be protected from damage caused by external force through the package body 212 and deterioration caused by moisture through the package body 212 .
  • a plurality of first fillers 75 are added to the first matrix resin 74 at a first filler density, and a plurality of second fillers 217 are added to the second matrix resin 216 at a second filler density different from the first filler density. is preferred.
  • the plurality of first fillers 75 are added to the first matrix resin 74 so that the unit cross-sectional area has a first total cross-sectional area, and the plurality of second fillers 217 are added to the first matrix resin 74 so that the unit cross-sectional area is different from the first total cross-sectional area. It is preferably added to the second matrix resin 216 so as to have a total cross-sectional area of 2.
  • the ratio of the second total cross-sectional area to the unit cross-sectional area is preferably different from the ratio of the first total cross-sectional area to the unit cross-sectional area.
  • the mechanical strength of the package body 212 can be adjusted in consideration of the mechanical strength of the semiconductor device 1A.
  • the ratio of the second total cross-sectional area (second filler density) is preferably higher than the ratio of the first total cross-sectional area (first filler density).
  • the mechanical strength of the package body 212 can be made higher than the mechanical strength of the sealing insulator 71 . Thereby, deformation of the semiconductor device 1A can be suppressed, and peeling of the semiconductor device 1A from the package main body 212 can be suppressed. In addition, by increasing the strength of the package body 212, deformation of the lead frame 220 (die pad 206, etc.) can be suppressed, and peeling of the lead frame 220 (die pad 206, etc.) from the package body 212 can also be suppressed.
  • FIG. 15 is a plan view showing a semiconductor device 1B according to the second embodiment.
  • semiconductor device 1B has a modified form of semiconductor device 1A.
  • the semiconductor device 1B specifically includes a source terminal electrode 60 having at least one (in this embodiment, a plurality of) lead terminal portions 100 .
  • the plurality of lead terminal portions 100 are led out above the plurality of lead electrode portions 34A and 34B of the source electrode 32 so as to face the gate terminal electrode 50 in the second direction Y, respectively. That is, the plurality of lead terminal portions 100 sandwich the gate terminal electrode 50 from both sides in the second direction Y in plan view.
  • the semiconductor device 1B has the same effect as the semiconductor device 1A. Moreover, the semiconductor device 1B is manufactured through a manufacturing method similar to the manufacturing method of the semiconductor device 1A. Therefore, the method for manufacturing the semiconductor device 1B also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the semiconductor device 1B can be mounted on the semiconductor package 201A. Therefore, the semiconductor package 201A including the semiconductor device 1B also has the same effect as the semiconductor package 201A including the semiconductor device 1A.
  • FIG. 16 is a plan view showing a semiconductor device 1C according to the third embodiment. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG. 16.
  • FIG. 18 is a circuit diagram showing an electrical configuration of semiconductor device 1C shown in FIG. 16 to 18, semiconductor device 1C has a modified form of semiconductor device 1A.
  • the semiconductor device 1C specifically includes a plurality of source terminal electrodes 60 spaced apart from each other on the source electrode 32 .
  • the semiconductor device 1C includes at least one (one in this embodiment) source terminal electrode 60 arranged on the body electrode portion 33 of the source electrode 32, a lead-out electrode portion 34A of the source electrode 32, It includes at least one (in this form a plurality) source terminal electrode 60 disposed over 34B.
  • the source terminal electrode 60 on the body electrode portion 33 side is formed as a main terminal electrode 102 that conducts the drain-source current IDS in this embodiment.
  • the plurality of source terminal electrodes 60 on the side of the plurality of lead-out electrode portions 34A and 34B are formed as sense terminal electrodes 103 in this embodiment for conducting a monitor current IM for monitoring the drain-source current IDS.
  • Each sense terminal electrode 103 has an area smaller than that of the main terminal electrode 102 in plan view.
  • One sense terminal electrode 103 is arranged on the first extraction electrode portion 34A and faces the gate terminal electrode 50 in the second direction Y in plan view.
  • the other sense terminal electrode 103 is arranged on the second extraction electrode portion 34B and faces the gate terminal electrode 50 in the second direction Y in plan view.
  • the plurality of sense terminal electrodes 103 sandwich the gate terminal electrode 50 from both sides in the second direction Y in plan view.
  • gate drive circuit 106 is electrically connected to gate terminal electrode 50, at least one first resistor R1 is electrically connected to main terminal electrode 102, and a plurality of sense resistors are connected. At least one second resistor R2 is connected to the terminal electrode 103 .
  • the first resistor R1 is configured to conduct the drain-source current IDS generated in the semiconductor device 1C.
  • the second resistor R2 is configured to conduct a monitor current IM having a value less than the drain-source current IDS.
  • the first resistor R1 may be a resistor or a conductive joint member having a first resistance value.
  • the second resistor R2 may be a resistor or a conductive joint member having a second resistance value greater than the first resistance value.
  • the conductive joining member may be a conductive plate or a conductive wire (eg, bonding wire). That is, at least one first bonding wire having a first resistance value may be connected to the main terminal electrode 102 .
  • At least one second bonding wire having a second resistance value exceeding the first resistance value may be connected to at least one sense terminal electrode 103 .
  • the second bonding wire may have a line thickness less than the line thickness of the first bonding wire.
  • the bonding area of the second bonding wire to the sense terminal electrode 103 may be less than the bonding area of the first bonding wire to the main terminal electrode 102 .
  • the semiconductor device 1C has the same effect as the semiconductor device 1A.
  • a resist mask 90 having a plurality of second openings 90b for exposing regions where the source terminal electrode 60 and the sense terminal electrode 103 are to be formed is formed in the method for manufacturing the semiconductor device 1A.
  • the same steps as in the manufacturing method of 1A are carried out. Therefore, the method for manufacturing the semiconductor device 1C also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the sense terminal electrodes 103 are arranged on the lead electrode portions 34A and 34B, but the arrangement location of the sense terminal electrodes 103 is arbitrary. Therefore, the sense terminal electrode 103 may be arranged on the body electrode portion 33 .
  • This form shows an example in which the sense terminal electrode 103 is applied to the semiconductor device 1A.
  • the sense terminal electrode 103 may be applied to the second embodiment.
  • the semiconductor device 1C can be mounted on the semiconductor package 201A.
  • the semiconductor package 201A further includes lead terminals 209 corresponding to the sense terminal electrodes 103 and lead wires 211 connected to the sense terminal electrodes 103 and the lead terminals 209 .
  • the semiconductor package 201A including the semiconductor device 1C also has the same effect as the semiconductor package 201A including the semiconductor device 1A.
  • FIG. 19 is a plan view showing a semiconductor device 1D according to the fourth embodiment. 20 is a cross-sectional view taken along line XX-XX shown in FIG. 19. FIG. Referring to FIGS. 19 and 20, semiconductor device 1D has a modified form of semiconductor device 1A. Semiconductor device 1D specifically includes a gap 107 formed in source electrode 32 .
  • the gap portion 107 is formed in the body electrode portion 33 of the source electrode 32 .
  • the gap 107 penetrates the source electrode 32 and exposes a portion of the interlayer insulating film 27 in a cross-sectional view.
  • the gap portion 107 extends in a strip shape from a portion of the wall portion of the source electrode 32 facing the gate electrode 30 in the first direction X toward the inner portion of the source electrode 32 .
  • the gap part 107 is formed in a strip shape extending in the first direction X in this embodiment.
  • the gap portion 107 crosses the central portion of the source electrode 32 in the first direction X in plan view.
  • the gap portion 107 has an end portion at a position spaced inward (gate electrode 30 side) from the wall portion of the source electrode 32 on the fourth side surface 5D side in plan view.
  • the gap 107 may divide the source electrode 32 in the second direction Y.
  • the semiconductor device 1D includes a gate intermediate wiring 109 pulled out from the gate electrode 30 into the gap portion 107 .
  • the gate intermediate wiring 109 has a laminated structure including the first gate conductor film 55 and the second gate conductor film 56, like the gate electrode 30 (the plurality of gate wirings 36A and 36B).
  • the gate intermediate wiring 109 is formed spaced apart from the source electrode 32 in a plan view and extends along the gap 107 in a strip shape.
  • the gate intermediate wiring 109 is electrically connected to the plurality of gate structures 15 through the interlayer insulating film 27 in the inner portion of the active surface 8 (first main surface 3).
  • the gate intermediate wiring 109 may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the above-described upper insulating film 38 includes a gap covering portion 110 covering the gap portion 107 in this embodiment.
  • the gap covering portion 110 covers the entire area of the gate intermediate wiring 109 in the gap portion 107 .
  • Gap covering portion 110 may be pulled out from inside gap portion 107 onto source electrode 32 so as to cover the peripheral portion of source electrode 32 .
  • the semiconductor device 1D in this embodiment includes a plurality of source terminal electrodes 60 spaced apart from each other on the source electrode 32 .
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 with a gap from the gap 107 in plan view, and are opposed to each other in the second direction Y. As shown in FIG.
  • the plurality of source terminal electrodes 60 are arranged so as to expose the gap covering portion 110 in this embodiment.
  • each of the plurality of source terminal electrodes 60 is formed in a quadrangular shape (specifically, a rectangular shape extending in the first direction X) in plan view.
  • the planar shape of the plurality of source terminal electrodes 60 is arbitrary, and may be formed in a polygonal shape other than a rectangular shape, a circular shape, or an elliptical shape.
  • the plurality of source terminal electrodes 60 may include second projecting portions 63 formed on the gap covering portion 110 of the upper insulating film 38 .
  • the aforementioned sealing insulator 71 covers the gap 107 in the region between the plurality of source terminal electrodes 60 in this embodiment.
  • the sealing insulator 71 covers the gap covering portion 110 of the upper insulating film 38 in the region between the plurality of source terminal electrodes 60 . That is, the sealing insulator 71 covers the gate intermediate wiring 109 with the upper insulating film 38 interposed therebetween.
  • the upper insulating film 38 has the gap covering portion 110 .
  • the presence or absence of the gap covering portion 110 is arbitrary, and the upper insulating film 38 without the gap covering portion 110 may be formed.
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 so as to expose the gate intermediate wiring 109 .
  • the encapsulation insulator 71 directly covers the gate intermediate wire 109 and electrically isolates the gate intermediate wire 109 from the source electrode 32 .
  • Sealing insulator 71 directly covers part of interlayer insulating film 27 exposed from the region between source electrode 32 and gate intermediate wiring 109 in gap 107 .
  • the semiconductor device 1D has the same effect as the semiconductor device 1A.
  • a wafer structure 80 in which structures corresponding to the semiconductor device 1D are formed in the device regions 86 is prepared, and the same steps as in the method for manufacturing the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1D also has the same effect as the method for manufacturing the semiconductor device 1A.
  • the gap portion 107, the gate intermediate wiring 109, the gap covering portion 110, etc. are applied to the semiconductor device 1A.
  • the gap portion 107, the gate intermediate wiring 109, the gap covering portion 110, etc. may be applied to the second and third embodiments.
  • the semiconductor device 1D can be mounted on the semiconductor package 201A. Therefore, the semiconductor package 201A including the semiconductor device 1D also has the same effects as the semiconductor package 201A including the semiconductor device 1A.
  • FIG. 21 is a plan view showing a semiconductor device 1E according to the fifth embodiment.
  • semiconductor device 1E has the feature (structure having gate intermediate wiring 109) of semiconductor device 1D according to the fourth embodiment, and the feature (sense terminal electrode 103) of semiconductor device 1C according to the third embodiment. It has a form combined with a structure having
  • the semiconductor device 1E having such a form also provides the same effects as those of the semiconductor device 1A. Also, the semiconductor device 1E can be mounted on the semiconductor package 201A. Therefore, the semiconductor package 201A including the semiconductor device 1E also has the same effects as the semiconductor package 201A including the semiconductor device 1A.
  • FIG. 22 is a plan view showing a semiconductor device 1F according to the sixth embodiment.
  • semiconductor device 1F has a configuration obtained by modifying semiconductor device 1A.
  • the semiconductor device 1 ⁇ /b>F specifically has a gate electrode 30 arranged in a region along an arbitrary corner of the chip 2 .
  • the gate electrode 30 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a straight line L1 that crosses the central portion of the first main surface 3 in the second direction Y.
  • the crossing second straight line L2 (see the two-dot chain line portion) is set, it is arranged at a position shifted from both the first straight line L1 and the second straight line L2.
  • gate electrode 30 is arranged in a region along a corner connecting second side surface 5B and third side surface 5C in plan view.
  • the plurality of extraction electrode portions 34A and 34B related to the source electrode 32 described above sandwich the gate electrode 30 from both sides in the second direction Y in plan view, as in the first embodiment.
  • the first extraction electrode portion 34A is extracted from the body electrode portion 33 with a first plane area.
  • the second extraction electrode portion 34B is extracted from the body electrode portion 33 with a second plane area smaller than the first plane area.
  • the source electrode 32 may include only the body electrode portion 33 and the first lead electrode portion 34A without the second lead electrode portion 34B.
  • the gate terminal electrode 50 described above is arranged on the gate electrode 30 as in the case of the first embodiment.
  • the gate terminal electrode 50 is arranged in a region along an arbitrary corner of the chip 2 in this embodiment. That is, the gate terminal electrode 50 is arranged at a position shifted from both the first straight line L1 and the second straight line L2 in plan view. In this embodiment, the gate terminal electrode 50 is arranged in a region along the corner connecting the second side surface 5B and the third side surface 5C in plan view.
  • the aforementioned source terminal electrode 60 in this form, has a lead terminal portion 100 that is led out above the first lead electrode portion 34A.
  • the source terminal electrode 60 does not have the extraction terminal portion 100 extracted above the second extraction electrode portion 34B. Therefore, the lead terminal portion 100 faces the gate terminal electrode 50 from one side in the second direction Y.
  • the source terminal electrode 60 has a portion facing the gate terminal electrode 50 from two directions, the first direction X and the second direction Y, by having the lead terminal portion 100 .
  • the semiconductor device 1F has the same effect as the semiconductor device 1A.
  • a wafer structure 80 in which a structure corresponding to the semiconductor device 1F is formed in each device region 86 is prepared, and the same steps as in the manufacturing method of the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1F also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the structure in which the gate electrode 30 and the gate terminal electrode 50 are arranged along the corners of the chip 2 may be applied to the second to fifth embodiments.
  • the semiconductor device 1F can be mounted on the semiconductor package 201A. Therefore, the semiconductor package 201A including the semiconductor device 1F also has the same effect as the semiconductor package 201A including the semiconductor device 1A.
  • FIG. 23 is a plan view showing a semiconductor device 1G according to the seventh embodiment.
  • a semiconductor device 1G has a modified form of semiconductor device 1A.
  • the semiconductor device 1G has a gate electrode 30 arranged in the central portion of the first main surface 3 (active surface 8) in plan view.
  • the gate electrode 30 has a first straight line L1 (see two-dot chain line) that crosses the central portion of the first main surface 3 in the first direction X, and a straight line L1 that crosses the central portion of the first main surface 3 in the second direction Y.
  • the crossing second straight line L2 (see two-dot chain line) is set, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the source electrode 32 described above is formed in a ring shape (specifically, a square ring shape) surrounding the gate electrode 30 in plan view.
  • the semiconductor device 1G includes a plurality of gaps 107A and 107B formed in the source electrode 32.
  • the plurality of gaps 107A, 107B includes a first gap 107A and a second gap 107B.
  • the first gap portion 107A crosses in the second direction Y a portion extending in the first direction X in the region on one side (first side surface 5A side) of the source electrode 32 .
  • the first gap portion 107A faces the gate electrode 30 in the second direction Y in plan view.
  • the second gap portion 107B crosses in the second direction Y the portion extending in the first direction X in the region on the other side (second side surface 5B side) of the source electrode 32 .
  • the second gap portion 107B faces the gate electrode 30 in the second direction Y in plan view.
  • the second gap 107B faces the first gap 107A across the gate electrode 30 in plan view.
  • the aforementioned first gate wiring 36A is drawn from the gate electrode 30 into the first gap 107A.
  • the first gate line 36A has a portion extending in the second direction Y in a band shape in the first gap portion 107A, and a portion extending in the first direction X along the first side surface 5A (first connection surface 10A). It has a strip-like portion.
  • the aforementioned second gate wiring 36B is led out from the gate electrode 30 into the second gap portion 107B.
  • the second gate wiring 36B has a portion extending in the second direction Y in a strip shape in the second gap 107B and a portion extending in the first direction X along the second side surface 5B (second connection surface 10B). It has a strip-like portion.
  • the plurality of gate wirings 36A and 36B intersect (specifically, orthogonally) the both ends of the plurality of gate structures 15, as in the first embodiment.
  • the multiple gate wirings 36A and 36B are electrically connected to the multiple gate structures 15 through the interlayer insulating film 27 .
  • the plurality of gate wirings 36A and 36B may be directly connected to the plurality of gate structures 15, or may be electrically connected to the plurality of gate structures 15 via a conductor film.
  • the source wiring 37 described above, in this embodiment, is drawn out from the source electrode 32 at multiple locations and surrounds the gate electrode 30, the source electrode 32, and the gate wirings 36A and 36B.
  • the source wiring 37 may be led out from a single portion of the source electrode 32 as in the first embodiment.
  • the aforementioned upper insulating film 38 includes a plurality of gap covering portions 110A and 110B covering the plurality of gap portions 107A and 107B respectively in this embodiment.
  • the plurality of gap covering portions 110A, 110B includes a first gap covering portion 110A and a second gap covering portion 110B.
  • the first gap covering portion 110A covers the entire first gate wiring 36A within the first gap portion 107A.
  • the second gap covering portion 110B covers the entire area of the second gate wiring 36B within the second gap portion 107B.
  • the plurality of gap covering portions 110A and 110B are pulled out from the plurality of gap portions 107A and 107B onto the source electrode 32 so as to cover the peripheral portion of the source electrode 32 .
  • the gate terminal electrode 50 described above is arranged on the gate electrode 30 as in the case of the first embodiment.
  • the gate terminal electrode 50 is arranged in the central portion of the first main surface 3 (active surface 8) in this embodiment. That is, the gate terminal electrode 50 has a first straight line L1 (see two-dot chain line) crossing the central portion of the first main surface 3 in the first direction X, and a central portion of the first main surface 3 extending in the second direction Y.
  • a second straight line L2 (see the two-dot chain line) is set to cross the two straight lines L1 and L2, it is arranged so as to cover the intersection Cr of the first straight line L1 and the second straight line L2.
  • the semiconductor device 1G in this embodiment includes a plurality of source terminal electrodes 60 spaced apart from each other on the source electrode 32 .
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 at intervals from the plurality of gaps 107A and 107B in plan view, and face each other in the first direction X. As shown in FIG.
  • the plurality of source terminal electrodes 60 are arranged in this form so as to expose the plurality of gaps 107A and 107B.
  • each of the plurality of source terminal electrodes 60 is formed in a strip shape extending along the source electrode 32 in plan view (specifically, in a C shape curved along the gate terminal electrode 50).
  • the planar shape of the plurality of source terminal electrodes 60 is arbitrary, and may be rectangular, polygonal other than rectangular, circular, or elliptical.
  • the plurality of source terminal electrodes 60 may include second projecting portions 63 formed on the gap covering portions 110A and 110B of the upper insulating film 38 .
  • the aforementioned sealing insulator 71 covers the plurality of gaps 107A and 107B in the region between the plurality of source terminal electrodes 60 in this embodiment.
  • the encapsulating insulator 71 covers the plurality of gap covering portions 110A, 110B in the regions between the plurality of source terminal electrodes 60 in this embodiment. That is, the sealing insulator 71 covers the plurality of gate wirings 36A and 36B with the plurality of gap covering portions 110A and 110B interposed therebetween.
  • This embodiment shows an example in which the upper insulating film 38 has the gap covering portions 110A and 110B.
  • the presence or absence of the plurality of gap covering portions 110A and 110B is optional, and the upper insulating film 38 may be formed without the plurality of gap covering portions 110A and 110B.
  • the plurality of source terminal electrodes 60 are arranged on the source electrode 32 so as to expose the gate wirings 36A and 36B.
  • the encapsulating insulator 71 directly covers the gate wirings 36A, 36B and electrically insulates the gate wirings 36A, 36B from the source electrode 32 .
  • Sealing insulator 71 directly covers portions of interlayer insulating film 27 exposed from regions between source electrode 32 and gate wirings 36A and 36B within a plurality of gaps 107A and 107B.
  • the semiconductor device 1G has the same effect as the semiconductor device 1A.
  • a wafer structure 80 in which structures corresponding to the semiconductor device 1G are formed in the device regions 86 is prepared, and the same steps as in the method for manufacturing the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1G also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • the structure in which the gate electrode 30 and the gate terminal electrode 50 are arranged in the center of the chip 2 may be applied to the second to sixth embodiments.
  • the semiconductor device 1G can be mounted on the semiconductor package 201A. Therefore, the semiconductor package 201A including the semiconductor device 1G has the same effects as the semiconductor package 201A including the semiconductor device 1A.
  • FIG. 24 is a plan view showing a semiconductor device 1H according to the eighth embodiment.
  • 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. The semiconductor device 1H includes the chip 2 described above.
  • the chip 2 does not have a mesa portion 11 in this form and includes a flat first principal surface 3 .
  • the semiconductor device 1H includes an SBD (Schottky Barrier Diode) structure 120 as an example of a diode formed on the chip 2 .
  • SBD Schottky Barrier Diode
  • the semiconductor device 1H includes an n-type diode region 121 formed inside the first main surface 3 .
  • the diode region 121 is formed using part of the first semiconductor region 6 in this embodiment.
  • the semiconductor device 1H includes a p-type guard region 122 that partitions the diode region 121 from other regions on the first main surface 3 .
  • the guard region 122 is formed in the surface layer portion of the first semiconductor region 6 with an inward space from the peripheral edge of the first main surface 3 .
  • the guard region 122 is formed in a ring shape (in this form, a square ring shape) surrounding the diode region 121 in plan view.
  • Guard region 122 has an inner edge portion on the diode region 121 side and an outer edge portion on the peripheral edge side of first main surface 3 .
  • the semiconductor device 1H includes the main surface insulating film 25 that selectively covers the first main surface 3 .
  • Main surface insulating film 25 has diode opening 123 exposing the inner edge of diode region 121 and guard region 122 .
  • the main surface insulating film 25 is formed spaced inward from the peripheral edge of the first main surface 3 , exposing the first main surface 3 (first semiconductor region 6 ) from the peripheral edge of the first main surface 3 .
  • the main surface insulating film 25 may cover the peripheral portion of the first main surface 3 . In this case, the peripheral portion of the main surface insulating film 25 may continue to the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1H includes a first polarity electrode 124 (main surface electrode) arranged on the first main surface 3 .
  • the first polarity electrode 124 is the "anode electrode” in this form.
  • the first polar electrode 124 is spaced inwardly from the periphery of the first major surface 3 .
  • the first polar electrode 124 is formed in a square shape along the periphery of the first main surface 3 in plan view.
  • the first polar electrode 124 enters the diode opening 123 from above the main surface insulating film 25 and is electrically connected to the first main surface 3 and the inner edge of the guard region 122 .
  • the first polar electrode 124 forms a Schottky junction with the diode region 121 (first semiconductor region 6). Thus, an SBD structure 120 is formed.
  • the plane area of the first polar electrode 124 is preferably 50% or more of the first major surface 3 . It is particularly preferable that the plane area of the first polar electrode 124 is 75% or more of the first major surface 3 .
  • the first polar electrode 124 may have a thickness of 0.5 ⁇ m to 15 ⁇ m.
  • the first polar electrode 124 may have a laminated structure including a Ti-based metal film and an Al-based metal film.
  • the Ti-based metal film may have a single layer structure consisting of a Ti film or a TiN film.
  • the Ti-based metal film may have a laminated structure including a Ti film and a TiN film in any order.
  • the Al-based metal film is preferably thicker than the Ti-based metal film.
  • the Al-based metal film may include at least one of a pure Al film (an Al film with a purity of 99% or higher), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the semiconductor device 1H includes the aforementioned upper insulating film 38 selectively covering the main surface insulating film 25 and the first polarity electrode 124 .
  • the upper insulating film 38 has a laminated structure including an inorganic insulating film 42 and an organic insulating film 43 laminated in this order from the chip 2 side, as in the case of the first embodiment.
  • the upper insulating film 38 has a contact opening 125 that exposes the inner portion of the first polarity electrode 124 in plan view, and covers the peripheral edge portion of the first polarity electrode 124 over the entire circumference. .
  • the contact opening 125 is formed in a square shape in plan view.
  • the upper insulating film 38 is formed spaced inwardly from the peripheral edge of the first main surface 3 (first to fourth side surfaces 5A to 5D), and forms a dicing street 41 between the peripheral edge of the first main surface 3 and the upper insulating film 38 . are partitioned.
  • the dicing street 41 is formed in a strip shape extending along the periphery of the first main surface 3 in plan view.
  • the dicing street 41 is formed in a ring shape (specifically, a square ring shape) surrounding the inner portion of the first main surface 3 in plan view.
  • the dicing street 41 exposes the first main surface 3 (first semiconductor region 6) in this form.
  • the dicing streets 41 may expose the main surface insulating film 25 .
  • the upper insulating film 38 preferably has a thickness exceeding the thickness of the first polarity electrode 124 .
  • the thickness of the upper insulating film 38 may be less than the thickness of the chip 2 .
  • the semiconductor device 1H includes a terminal electrode 126 arranged on the first polar electrode 124 .
  • the terminal electrode 126 is erected in a columnar shape on a portion of the first polarity electrode 124 exposed from the contact opening 125 .
  • the terminal electrode 126 has an area less than the area of the first polar electrode 124 in plan view, and is spaced apart from the periphery of the first polar electrode 124 and disposed above the inner portion of the first polar electrode 124 . good too.
  • the terminal electrode 126 is formed in a polygonal shape (quadrangular shape in this form) having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the terminal electrode 126 has a terminal surface 127 and terminal sidewalls 128 .
  • Terminal surface 127 extends flat along first main surface 3 .
  • the terminal surface 127 may consist of a ground surface with grinding marks.
  • the terminal sidewall 128 is located on the upper insulating film 38 (specifically, the organic insulating film 43) in this embodiment.
  • the terminal electrode 126 includes portions in contact with the inorganic insulating film 42 and the organic insulating film 43 .
  • the terminal side wall 128 extends substantially vertically in the normal direction Z. As shown in FIG. "Substantially vertical" also includes a form extending in the stacking direction while curving (meandering). Terminal sidewall 128 includes a portion facing first polarity electrode 124 with upper insulating film 38 interposed therebetween.
  • the terminal side wall 128 preferably has a smooth surface without grinding marks.
  • the terminal electrode 126 has a projecting portion 129 projecting outward from the lower end portion of the terminal side wall 128 in this embodiment.
  • the projecting portion 129 is formed in a region closer to the upper insulating film 38 (organic insulating film 43 ) than the intermediate portion of the terminal side wall 128 .
  • the protruding portion 129 extends along the outer surface of the upper insulating film 38 and is formed in a tapered shape in which the thickness gradually decreases from the terminal side wall 128 toward the distal end in a cross-sectional view. As a result, the protruding portion 129 has a sharp tip that forms an acute angle.
  • the terminal electrode 126 without the projecting portion 129 may be formed.
  • the terminal electrode 126 preferably has a thickness exceeding the thickness of the first polarity electrode 124 . It is particularly preferable that the thickness of the terminal electrode 126 exceeds the thickness of the upper insulating film 38 . The thickness of the terminal electrode 126 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the terminal electrode 126 may be less than the thickness of the chip 2 .
  • the thickness of the terminal electrode 126 may be 10 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the terminal electrode 126 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the terminal electrode 126 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the terminal electrode 126 preferably has a planar area of 50% or more of the first main surface 3 . It is particularly preferable that the plane area of the terminal electrode 126 is 75% or more of the first main surface 3 .
  • the terminal electrode 126 has a laminated structure including a first conductor film 133 and a second conductor film 134 laminated in this order from the first polarity electrode 124 side.
  • the first conductor film 133 may contain a Ti-based metal film.
  • the first conductor film 133 may have a single layer structure made of a Ti film or a TiN film.
  • the first conductor film 133 may have a laminated structure including a Ti film and a TiN film laminated in any order.
  • the first conductor film 133 has a thickness less than the thickness of the first polarity electrode 124 .
  • the first conductor film 133 covers the first polarity electrode 124 in the form of a film in the contact opening 125 and is pulled out on the upper insulating film 38 in the form of a film.
  • the first conductor film 133 forms part of the projecting portion 129 .
  • the first conductor film 133 does not necessarily have to be formed, and may be removed.
  • the second conductor film 134 forms the main body of the terminal electrode 126 .
  • the second conductor film 134 may contain a Cu-based metal film.
  • the Cu-based metal film may be a pure Cu film (a Cu film with a purity of 99% or more) or a Cu alloy film.
  • the second conductor film 134 includes a pure Cu plating film in this embodiment.
  • the second conductor film 134 preferably has a thickness exceeding the thickness of the first polar electrode 124 . It is particularly preferable that the thickness of the second conductor film 134 exceeds the thickness of the upper insulating film 38 . The thickness of the second conductor film 134 exceeds the thickness of the chip 2 in this embodiment.
  • the second conductor film 134 covers the first polarity electrode 124 in the contact opening 125 with the first conductor film 133 interposed therebetween, and is pulled out in the form of a film onto the upper insulating film 38 with the first conductor film 133 interposed therebetween. there is
  • the second conductor film 134 forms part of the projecting portion 129 . That is, the projecting portion 129 has a laminated structure including the first conductor film 133 and the second conductor film 134 .
  • the second conductor film 134 has a thickness exceeding the thickness of the first conductor film 133 within the projecting portion 129 .
  • the semiconductor device 1H includes the aforementioned sealing insulator 71 covering the first main surface 3 .
  • the encapsulating insulator 71 includes a first matrix resin 74, a plurality of first fillers 75 and a plurality of first flexible particles 76 (flexifying agents), as in the first embodiment.
  • the sealing insulator 71 covers the periphery of the terminal electrode 126 so as to partially expose the terminal electrode 126 on the first main surface 3 .
  • the sealing insulator 71 exposes the terminal surface 127 and covers the terminal side walls 128 .
  • the sealing insulator 71 covers the projecting portion 129 and faces the upper insulating film 38 with the projecting portion 129 interposed therebetween. The sealing insulator 71 prevents the terminal electrode 126 from coming off.
  • the sealing insulator 71 has a portion that directly covers the upper insulating film 38 .
  • the sealing insulator 71 covers the first polarity electrode 124 with the upper insulating film 38 interposed therebetween.
  • the encapsulating insulator 71 covers the dicing streets 41 defined by the upper insulating film 38 at the periphery of the first main surface 3 .
  • the encapsulating insulator 71 directly covers the first major surface 3 (first semiconductor region 6 ) at the dicing street 41 in this embodiment.
  • the sealing insulator 71 may directly cover the main surface insulating film 25 at the dicing streets 41 .
  • the sealing insulator 71 preferably has a thickness exceeding the thickness of the first polar electrode 124 . It is particularly preferable that the thickness of the sealing insulator 71 exceeds the thickness of the upper insulating film 38 . The thickness of the encapsulation insulator 71 exceeds the thickness of the chip 2 in this embodiment. Of course, the thickness of the encapsulating insulator 71 may be less than the thickness of the chip 2 . The thickness of the sealing insulator 71 may be 10 ⁇ m or more and 300 ⁇ m or less. The thickness of the sealing insulator 71 is preferably 30 ⁇ m or more. It is particularly preferable that the thickness of the sealing insulator 71 is 80 ⁇ m or more and 200 ⁇ m or less.
  • the sealing insulator 71 has an insulating main surface 72 and insulating side walls 73 .
  • the insulating main surface 72 extends flat along the first main surface 3 .
  • the insulating main surface 72 forms one flat surface with the terminal surface 127 .
  • the insulating main surface 72 may be a ground surface having grinding marks. In this case, the insulating main surface 72 preferably forms one ground surface with the terminal surface 127 .
  • the insulating side wall 73 extends from the peripheral edge of the insulating main surface 72 toward the chip 2 and continues to the first to fourth side surfaces 5A to 5D.
  • the insulating side wall 73 is formed substantially perpendicular to the insulating main surface 72 .
  • the angle formed between insulating side wall 73 and insulating main surface 72 may be 88° or more and 92° or less.
  • the insulating side wall 73 may consist of a ground surface with grinding marks.
  • the insulating sidewall 73 may form one grinding surface with the first to fourth side surfaces 5A to 5D.
  • the semiconductor device 1H includes a second polarity electrode 136 (second main surface electrode) that covers the second main surface 4 .
  • the second polar electrode 136 is the "cathode electrode” in this form.
  • the second polar electrode 136 is electrically connected to the second major surface 4 .
  • the second polar electrode 136 forms an ohmic contact with the second semiconductor region 7 exposed from the second major surface 4 .
  • the second polar electrode 136 may cover the entire second main surface 4 so as to be connected to the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the second polar electrode 136 may cover the second main surface 4 with a space inward from the periphery of the chip 2 .
  • the second polarity electrode 136 is configured such that a voltage of 500 V or more and 3000 V or less is applied between the terminal electrode 126 and the terminal electrode 126 . That is, the chip 2 is formed so that a voltage of 500 V or more and 3000 V or less is applied between the first principal surface 3 and the second principal surface 4 .
  • the semiconductor device 1H includes the chip 2, the first polarity electrode 124 (main surface electrode), the terminal electrode 126, and the sealing insulator 71.
  • Chip 2 has a first main surface 3 .
  • the first polar electrode 124 is arranged on the first major surface 3 .
  • a terminal electrode 126 is disposed on the first polarity electrode 124 .
  • the sealing insulator 71 covers the periphery of the terminal electrode 126 on the first main surface 3 so as to partially expose the terminal electrode 126 .
  • a sealing insulator 71 includes a first matrix resin 74 and a plurality of first fillers 75 .
  • the strength of the sealing insulator 71 can be adjusted by the first matrix resin 74 and the plurality of first fillers 75 .
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture. In other words, the object to be sealed can be protected from damage caused by external force and deterioration caused by moisture. This can suppress shape defects and variations in electrical characteristics. Therefore, it is possible to provide a semiconductor device 1H with improved reliability.
  • the same effects as those of the semiconductor device 1A can be obtained.
  • a wafer structure 80 in which structures corresponding to the semiconductor device 1H are formed in the device regions 86 is prepared, and the same steps as in the method for manufacturing the semiconductor device 1A are performed. Therefore, the method for manufacturing the semiconductor device 1H also produces the same effect as the method for manufacturing the semiconductor device 1A.
  • FIG. 27 is a plan view showing a semiconductor package 201B on which a semiconductor device 1H according to the eighth embodiment is mounted.
  • the semiconductor package 201B may be called a "semiconductor module".
  • a semiconductor package 201B includes a metal plate 202, a plurality of (two in this embodiment) lead terminals 209, a conductive adhesive 210, a plurality of conductors 211 (conductive connecting members) and A package body 212 is included.
  • the semiconductor package 201B includes a semiconductor device 1H instead of the semiconductor device 1A. Differences from the semiconductor package 201A will be described below.
  • One lead terminal 209 of the plurality of lead terminals 209 is spaced apart from the metal plate 202 , and the other lead terminal 209 is integrally formed with the die pad 206 .
  • the semiconductor device 1H is arranged on the die pad 206 inside the package body 212 .
  • the semiconductor device 1 ⁇ /b>H is placed on the die pad 206 with the second polarity electrode 136 facing the die pad 206 and electrically connected to the die pad 206 .
  • a conductive adhesive 210 is interposed between the second polar electrode 136 and the die pad 206 to bond the semiconductor device 1H to the die pad 206 .
  • At least one (four in this embodiment) conducting wire 211 is electrically connected to the terminal electrode 126 and the lead terminal 209 .
  • the package body 212 includes a second matrix resin 216, a plurality of second fillers 217 and a plurality of second flexible particles 218, as in the first embodiment.
  • the description made in the first embodiment is applied.
  • the specific configuration of the package body 212 and the manner in which the package body 212 covers the semiconductor device 1H are the same as the configuration of the package body 212 according to the first embodiment and the manner in which the package body 212 covers the semiconductor device 1A. Since they are similar, their description is omitted.
  • the semiconductor package 201B includes the die pad 206, the semiconductor device 1H and the package body 212.
  • the semiconductor device 1H is arranged on the die pad 206 .
  • the semiconductor device 1 ⁇ /b>H includes a chip 2 , a first polarity electrode 124 (main surface electrode), a terminal electrode 126 and a sealing insulator 71 .
  • Chip 2 has a first main surface 3 .
  • the first polar electrode 124 is arranged on the first major surface 3 .
  • a terminal electrode 126 is disposed on the first polarity electrode 124 .
  • the sealing insulator 71 covers the periphery of the terminal electrode 126 on the first main surface 3 so as to partially expose the terminal electrode 126 .
  • a sealing insulator 71 includes a first matrix resin 74 and a plurality of first fillers 75 .
  • the package body 212 encapsulates the die pad 206 and the semiconductor device 1H so as to cover the encapsulation insulator 71 .
  • Package body 212 includes a second matrix resin 216 and a plurality of second fillers 217 .
  • the mechanical strength of the package body 212 can be adjusted by the second matrix resin 216 and the plurality of second fillers 217 . Further, according to this structure, the package body 212 can protect the semiconductor device 1H from external forces and moisture. In other words, the semiconductor device 1H can be protected from damage caused by external force and deterioration caused by moisture. As a result, it is possible to suppress shape defects and variations in electrical characteristics of the semiconductor device 1H and the like.
  • the sealing insulator 71 can protect the object to be sealed from external force and moisture via the package body 212 .
  • the object to be sealed can be protected from damage caused by external force through the package body 212 and deterioration caused by moisture through the package body 212 .
  • FIG. 27 is a perspective view showing a semiconductor package 201C on which the semiconductor device 1A shown in FIG. 1 and the semiconductor device 1H shown in FIG. 24 are mounted.
  • 28 is an exploded perspective view of the semiconductor package 201C shown in FIG. 27.
  • FIG. 29 is a cross-sectional view taken along line XXIX-XXIX shown in FIG. 27.
  • the semiconductor package 201C may also be called a "semiconductor module".
  • a semiconductor package 201C includes a first metal plate 230.
  • the first metal plate 230 integrally includes a first die pad 231 and first lead terminals 232 .
  • the first die pad 231 is formed in a rectangular shape in plan view.
  • the first die pad 231 includes a first plate surface 233 on one side, a second plate surface 234 on the other side, and first to fourth plate side surfaces 235A to 235D connecting the first plate surface 233 and the second plate surface 234. have.
  • the first plate surface 233 is the surface on which the semiconductor device 1A and the semiconductor device 1H are arranged.
  • the first plate side surface 235A and the second plate side surface 235B extend in the first direction X and face the second direction Y.
  • the third plate side surface 235C and the fourth plate side surface 235D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the first lead terminal 232 is pulled out in a band shape extending in the second direction Y from the first plate side surface 235A of the first die pad 231. As shown in FIG. The first lead terminal 232 is located on the side of the first plate side surface 235A in plan view. The first lead terminal 232 is drawn out so as to be positioned above the first plate surface 233 of the first die pad 231 (opposite to the second plate surface 234).
  • the semiconductor package 201C includes a second metal plate 240 spaced from the first metal plate 230 in the normal direction Z of the first metal plate 230 (first plate surface 233).
  • a second metal plate 240 includes a second die pad 241 and second lead terminals 242 .
  • the second die pad 241 is spaced from the first die pad 231 in the normal direction Z so as to face the first die pad 231 .
  • the second die pad 241 is formed in a rectangular shape in plan view.
  • the second die pad 241 includes a first plate surface 243 on one side, a second plate surface 244 on the other side, and first to fourth plate side surfaces 245A to 245D connecting the first plate surface 243 and the second plate surface 244. have.
  • the first plate surface 243 is a connection surface that faces the first die pad 231 and is electrically connected to the semiconductor device 1A and the semiconductor device 1H.
  • the first plate side surface 245A and the second plate side surface 245B extend in the first direction X and face the second direction Y.
  • the third plate side surface 245C and the fourth plate side surface 245D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the second lead terminal 242 is pulled out in a strip shape extending in the second direction Y from the first plate side surface 245A of the second die pad 241. As shown in FIG. The second lead terminal 242 is formed at a position shifted in the first direction X from the first lead terminal 232 . In this form, the second lead terminal 242 is positioned on the second plate side surface 245B side in plan view and does not face the first lead terminal 232 in the normal direction Z. As shown in FIG. The second lead terminal 242 is drawn out so as to be positioned below the first plate surface 243 of the second die pad 241 (on the first die pad 231 side). The second lead terminal 242 has a length in the second direction Y different from that of the first lead terminal 232 .
  • the semiconductor package 201C includes a plurality of (five in this embodiment) third lead terminals 250 spaced apart from the first metal plate 230 and the second metal plate 240 .
  • the plurality of third lead terminals 250 are arranged on the first metal plate 230 (first die pad 231) and the second metal plate 240 (second die pad 241).
  • the plurality of third lead terminals 250 are formed in strips extending in the second direction Y, respectively.
  • the plurality of third lead terminals 250 may have curved portions that are recessed toward one side or the other side of the normal direction Z. As shown in FIG. Arrangement of the plurality of third lead terminals 250 is arbitrary. In this embodiment, the multiple third lead terminals 250 are arranged on the same straight line as the first lead terminals 232 in plan view.
  • the semiconductor package 201C includes a semiconductor device 1A (first semiconductor device) arranged on the first metal plate 230 in a region between the first metal plate 230 and the second metal plate 240 .
  • the semiconductor device 1A is arranged on the first plate surface 233 of the first die pad 231 .
  • the semiconductor device 1A is arranged on the side of the third plate side surface 235C of the first die pad 231 in plan view.
  • the semiconductor device 1 ⁇ /b>A is arranged on the first die pad 231 with the drain electrode 77 facing the first die pad 231 and is electrically connected to the first die pad 231 .
  • the semiconductor package 201C includes a semiconductor device 1H (second semiconductor device) arranged on the first metal plate 230 in a region between the first metal plate 230 and the second metal plate 240 and spaced apart from the semiconductor device 1A.
  • a semiconductor device 1H second semiconductor device
  • the semiconductor device 1H is arranged on the first plate surface 233 of the first die pad 231 .
  • the semiconductor device 1H is arranged on the side of the fourth plate side surface 235D of the first die pad 231 in plan view.
  • the semiconductor device 1 ⁇ /b>H is arranged on the first die pad 231 with the second polarity electrode 136 facing the first die pad 231 and electrically connected to the first die pad 231 .
  • the semiconductor package 201C includes a first conductor spacer 261 (first conductive connection member) interposed between the semiconductor device 1A and the second metal plate 240, and interposed between the semiconductor device 1H and the second metal plate 240.
  • a second conductor spacer 262 (second conductive connecting member) is included.
  • the first conductor spacer 261 is electrically connected to the source terminal electrode 60 and the second die pad 241 of the semiconductor device 1A.
  • a second conductor spacer 262 is interposed between the semiconductor device 1H and the second die pad 241 and electrically connected to the semiconductor device 1H and the second die pad 241 .
  • the first conductor spacer 261 and the second conductor spacer 262 may each contain a metal plate (for example, a Cu-based metal plate).
  • the second conductor spacer 262 is separate from the first conductor spacer 261 in this embodiment, but may be formed integrally with the first conductor spacer 261 .
  • the semiconductor package 201C includes first to sixth conductive adhesives 271-276.
  • the first to sixth conductive adhesives 271-276 may contain solder or metal paste.
  • the solder may be lead-free solder.
  • the metal paste may contain at least one of Au, Ag and Cu.
  • the Ag paste may consist of Ag sintered paste.
  • the Ag sintering paste consists of a paste in which nano-sized or micro-sized Ag particles are added to an organic solvent.
  • a first conductive adhesive 271 is interposed between the drain electrode 77 and the first die pad 231 and electrically and mechanically joins the semiconductor device 1A to the first die pad 231 .
  • a second conductive adhesive 272 is interposed between the second polar electrode 136 and the second die pad 241 to electrically and mechanically bond the semiconductor device 1H to the first die pad 231 .
  • a third conductive adhesive 273 is interposed between the source terminal electrode 60 and the first conductor spacer 261 to electrically and mechanically join the first conductor spacer 261 to the source terminal electrode 60 .
  • a fourth conductive adhesive 274 is interposed between the terminal electrode 126 and the second conductor spacer 262 to electrically and mechanically join the second conductor spacer 262 to the terminal electrode 126 .
  • a fifth conductive adhesive 275 is interposed between the second die pad 241 and the first conductor spacer 261 to electrically and mechanically join the first conductor spacer 261 to the second die pad 241 .
  • a sixth conductive adhesive 276 is interposed between the second die pad 241 and the second conductive spacer 262 to electrically and mechanically bond the second conductive spacer 262 to the second die pad 241 .
  • the semiconductor package 201C includes at least one (in this embodiment, a plurality of) conducting wires 211 for electrically connecting the gate terminal electrode 50 of the semiconductor device 1A to at least one (in this embodiment, a plurality of) third lead terminals 250. include.
  • the semiconductor package 201C includes the above-described package body 212 having a substantially rectangular parallelepiped shape.
  • the package main body 212 is configured such that the first metal plate 230 (the first metal plate 230) exposes a portion of the first lead terminal 232, a portion of the second lead terminal 242, and a portion of the plurality of third lead terminals 250.
  • the package body 212 has a first surface 213, a second surface 214 and first to fourth side walls 215A to 215D, as in the first embodiment.
  • the first surface 213 is positioned on the first plate surface 233 side of the first metal plate 230 .
  • the second surface 214 is positioned on the second plate surface 244 side of the second metal plate 240 .
  • the first side wall 215A is located on the side of the first plate side surface 235A of the first metal plate 230 and extends along the first plate side surface 235A.
  • the second side wall 215B is positioned on the second plate side surface 235B side of the first metal plate 230 and extends along the second plate side surface 235B.
  • the third side wall 215C is located on the third plate side surface 235C side of the first metal plate 230 and extends along the third plate side surface 235C.
  • the fourth side wall 215D is positioned on the fourth plate side surface 235D side of the first metal plate 230 and extends along the fourth plate side surface 235D.
  • the package body 212 includes a portion that directly covers the first to fourth side surfaces 5A to 5D of the chip 2, a portion that directly covers the insulating main surface 72 of the sealing insulator 71, and a sealing portion. It has a portion that directly covers the stop insulator 71 .
  • the package body 212 covers the insulating main surface 72 and the insulating side walls 73 by filling the grinding marks of the insulating main surface 72 and the insulating side walls 73 .
  • the package body 212 directly covers the portion of the gate terminal surface 51 of the gate terminal electrode 50 exposed from the conductor 211 and the portion of the source terminal surface 61 of the source terminal electrode 60 exposed from the conductor 211 . It has a part to be directly coated.
  • the package body 212 has a portion that directly covers the first to fourth side surfaces 5A to 5D of the chip 2, a portion that directly covers the insulating main surface 72 of the sealing insulator 71, and , which directly cover the encapsulation insulator 71 .
  • the package body 212 covers the insulating main surface 72 and the insulating side walls 73 by filling the grinding marks of the insulating main surface 72 and the insulating side walls 73 .
  • the package body 212 also has a portion that directly covers the portion of the terminal surface 127 of the terminal electrode 126 that is exposed from the conductor 211 .
  • the package body 212 covers the first die pad 231 of the first metal plate 230 and exposes the first lead terminal 232 with respect to the structure outside the semiconductor devices 1A and 1H.
  • the package body 212 has a portion that directly covers the first plate surface 233 of the first die pad 231 and a portion that directly covers the first to fourth plate side surfaces 235A to 235D of the first die pad 231. As shown in FIG.
  • the package body 212 exposes the second plate surface 234 of the first die pad 231 from the first surface 213 in this form.
  • the first surface 213 forms one flat surface with the second plate surface 234 of the first die pad 231 in this embodiment.
  • the package body 212 may cover part or all of the second plate surface 234 of the first die pad 231 .
  • the package body 212 may cover the entire first die pad 231 .
  • the package body 212 covers the second die pad 241 of the second metal plate 240 and exposes the second lead terminals 242 .
  • the package body 212 has a portion that directly covers the first plate surface 243 of the second die pad 241 and a portion that directly covers the first to fourth plate side surfaces 245A to 245D of the second die pad 241. As shown in FIG.
  • the package body 212 exposes the second plate surface 244 of the second die pad 241 from the second surface 214 in this form.
  • the second surface 214 forms one flat surface with the second plate surface 244 of the second die pad 241 in this embodiment.
  • the package body 212 may partially or entirely cover the second plate surface 244 of the second die pad 241 .
  • the package body 212 may cover the entire area of the second die pad 241 .
  • the package body 212 includes a second matrix resin 216, a plurality of second fillers 217 and a plurality of second flexible particles 218, as in the first embodiment.
  • the specific configuration of the package body 212, the manner in which the package body 212 covers the semiconductor device 1A, and the manner in which the package body 212 covers the semiconductor device 1H are the same as described above, and therefore are omitted.
  • the semiconductor package 201C As described above, according to the semiconductor package 201C, the same effects as those of the semiconductor package 201A and the semiconductor package 201B can be obtained.
  • the semiconductor package 201C including the semiconductor device 1A has been described.
  • the semiconductor package 201C may include any one of the semiconductor devices 1B to 1G according to the second to seventh embodiments instead of the semiconductor device 1A.
  • the source terminal electrode 60 is connected to the first die pad 231 via the first conductor spacer 261 .
  • the source terminal electrode 60 may be connected to the first die pad 231 by the third conductive adhesive 273 without the first conductor spacer 261 .
  • the terminal electrode 126 is connected to the first die pad 231 via the second conductor spacer 262 .
  • the terminal electrode 126 may be connected to the first die pad 231 by the fourth conductive adhesive 274 without the second conductor spacer 262 .
  • FIG. 30 is a cross-sectional view showing a modification of the chip 2 applied to each embodiment.
  • FIG. 30 shows, as an example, a mode in which a chip 2 according to a modification is applied to a semiconductor device 1A.
  • the chip 2 according to the modification may be applied to the second to eighth embodiments.
  • semiconductor device 1A may include only first semiconductor region 6 without second semiconductor region 7 inside chip 2 .
  • the first semiconductor region 6 is exposed from the first main surface 3, the second main surface 4 and the first to fourth side surfaces 5A to 5D of the chip 2.
  • the chip 2 in this form does not have a semiconductor substrate and has a single-layer structure consisting of an epitaxial layer.
  • Such a chip 2 is formed by completely removing the second semiconductor region 7 (semiconductor substrate) in the process of FIG. 13H described above.
  • FIG. 31 is a cross-sectional view showing a modification of the sealing insulator 71 applied to each embodiment.
  • FIG. 31 shows, as an example, a mode in which a sealing insulator 71 according to a modification is applied to a semiconductor device 1A.
  • the sealing insulator 71 according to the modification may be applied to the second to tenth embodiments.
  • semiconductor device 1A may include a sealing insulator 71 covering the entire upper insulating film 38 .
  • the gate terminal electrode 50 not in contact with the upper insulating film 38 and the source terminal electrode 60 not in contact with the upper insulating film 38 are formed.
  • encapsulating insulator 71 may have portions that directly cover gate electrode 30 and source electrode 32 .
  • the terminal electrode 126 that does not contact the upper insulating film 38 is formed.
  • the encapsulating insulator 71 may have a portion that directly covers the first polarity electrode 124 .
  • the chip 2 having the mesa portion 11 was shown. However, a chip 2 that does not have the mesa portion 11 and has the flatly extending first main surface 3 may be employed. In this case the sidewall structure 26 is removed.
  • the form having the source wiring 37 was shown. However, a form without the source wiring 37 may be adopted.
  • the trench gate type gate structure 15 controlling the channel inside the chip 2 was shown. However, a planar gate type gate structure 15 that controls the channel from above the first main surface 3 may be employed.
  • the MISFET structure 12 and the SBD structure 120 were formed on different chips 2 .
  • the MISFET structure 12 and the SBD structure 120 may be formed in different regions of the first main surface 3 in the same chip 2 .
  • SBD structure 120 may be formed as a freewheeling diode of MISFET structure 12 .
  • the "first conductivity type” is “n-type” and the “second conductivity type” is “p-type”.
  • a form in which the "first conductivity type” is the “p-type” and the “second conductivity type” is the “n-type” may be adopted.
  • a specific configuration in this case can be obtained by replacing “n-type” with “p-type” and "p-type” with “n-type” in the above description and accompanying drawings.
  • the "n-type” second semiconductor region 7 was shown.
  • the second semiconductor region 7 may be "p-type".
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure 12.
  • the "source” of the MISFET structure 12 is replaced with the “emitter” of the IGBT structure and the "drain” of the MISFET structure 12 is replaced with the "collector" of the IGBT structure in the preceding description.
  • the "p-type" second semiconductor region 7 is formed on the surface layer of the second main surface 4 of the chip 2 (epitaxial layer) by ion implantation. It may have p-type impurities introduced.
  • the first direction X and the second direction Y are defined by the extending directions of the first to fourth side surfaces 5A to 5D.
  • the first direction X and the second direction Y may be arbitrary directions as long as they maintain a relationship of crossing each other (specifically, orthogonally).
  • the first direction X may be a direction intersecting the first to fourth side surfaces 5A-5D
  • the second direction Y may be a direction intersecting the first to fourth side surfaces 5A-5D.
  • semiconductor device in the following items may be replaced with "wide bandgap semiconductor device”, “SiC semiconductor device”, “semiconductor switching device”, or “semiconductor rectifier” as necessary.
  • a chip (2) having a main surface (3), main surface electrodes (30, 32, 124) arranged on the main surface (3), and the main surface electrodes (30, 32, 124) ), a first matrix resin (74) and a plurality of first fillers (75), a portion of the terminal electrode (50, 60, 126) a sealing insulator (71) covering the periphery of the terminal electrodes (50, 60, 126) on the main surface (3) so as to expose the semiconductor device (1A-1H).
  • the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin (74) to the unit cross-sectional area.
  • the terminal electrodes (50, 60, 126) are thicker than the main surface electrodes (30, 32, 124), and the sealing insulator (71) is thicker than the main surface electrodes (30, 32, 124). ), the semiconductor device (1A-1H) according to any one of A1-A3.
  • A5 Any one of A1 to A4, wherein the terminal electrodes (50, 60, 126) are thicker than the chip (2), and the sealing insulator (71) is thicker than the chip (2) 1.
  • each of the plurality of first fillers (75) has a particle size of 1 nm or more and 100 ⁇ m or less.
  • the plurality of first fillers (75) are thinner than the principal surface electrodes (30, 32, 124) and the plurality of fillers (75a) thinner than the principal surface electrodes (30, 32, 124).
  • the terminal electrodes (50, 60, 126) have terminal surfaces (51, 61, 127) and terminal side walls (52, 62, 128), and the sealing insulator (71)
  • the semiconductor device (1A-1H) according to any one of A1-A12, wherein the surface (51, 61, 127) is exposed and the terminal sidewall (52, 62, 128) is covered.
  • the chip (2) has side surfaces (5A-5D), and the encapsulation insulator (71) has an insulating side wall (73) forming one flat surface with the side surfaces (5A-5D).
  • the semiconductor device (1A-1H) according to any one of A1-A14, comprising:
  • A16 Further including an insulating film (38) partially covering the main surface electrodes (30, 32, 124), the sealing insulator (71) directly covering the insulating film (38)
  • the insulating film (38) is thicker than the main surface electrodes (30, 32, 124), and the sealing insulator (71) is thicker than the insulating film (38),
  • the semiconductor device (1A to 1H) according to any one.
  • a semiconductor module ( 201A, 201B, 201C).
  • a plurality of the first fillers (75) are added to the first matrix resin (74) at a first density, and a plurality of the second fillers (217) are different from the first density.
  • the plurality of first fillers (75) are added to the first matrix resin (74) so as to have a first total cross-sectional area per unit cross-sectional area, and the plurality of second fillers (217) is added to the second matrix resin (216) so that the unit cross-sectional area has a second total cross-sectional area different from the first total cross-sectional area, according to any one of B1 to B3.
  • the plurality of second fillers (217) are added to the second matrix resin (216) so that the second total cross-sectional area exceeds the first total cross-sectional area.
  • the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin (74) to the unit cross-sectional area.
  • the plurality of second fillers (217) are added to the first matrix resin (74) so as to increase the ratio of the second total cross-sectional area to the unit cross-sectional area to the unit cross-sectional area.
  • the plurality of first fillers (75) are composed of either or both of spherical objects and amorphous objects, and the plurality of second fillers (217) are composed of spherical objects and amorphous objects.
  • the plurality of first fillers (75) includes at least one of ceramics, oxides and nitrides, and the plurality of second fillers (217) includes ceramics, oxides and nitrides.
  • the semiconductor package (201A, 201B, 201C) according to any one of B1 to B10, comprising at least one of
  • the sealing insulator (71) includes a plurality of the first fillers (75) having different particle sizes, and the package body (212) includes a plurality of the second fillers (217) having different particle sizes.
  • the semiconductor package (201A, 201B, 201C) according to any one of B1 to B11, comprising:
  • the plurality of first fillers (75) each have a particle size of 1 nm or more and 100 ⁇ m or less
  • the plurality of second fillers (217) each have a particle size of 1 nm or more and 100 ⁇ m or less.
  • the semiconductor package (201A, 201B, 201C) according to any one of B1 to B12.
  • the second matrix resin (216) includes a portion that indirectly covers the filler pieces (75d) on the outer surface of the sealing insulator (71) with the first matrix resin (74) sandwiched therebetween. , B16.
  • the plurality of second fillers (217) have a maximum particle diameter of the plurality of first fillers (75) in any cross section including the sealing insulator (71) and the package body (212).
  • the package body (212) forms a gap (219a) extending along the outer surface of the sealing insulator (71) between the package body (212) and the sealing insulator (71).
  • the semiconductor package (201A, 201B, 201C) according to any one of B21.
  • the package body (212) forms a gap (219a) extending along the outer surface of the terminal electrode (50, 60, 126) with the terminal electrode (50, 60, 126).
  • the semiconductor package (201A, 201B, 201C) according to any one of B1 to B21, wherein
  • a chip (2) having a die pad (206, 231) and a main surface (3), main surface electrodes (30, 32, 124) arranged on the main surface (3), and the main surface electrodes including terminal electrodes (50, 60, 126) disposed on (30, 32, 124), and a first matrix resin (74) and a plurality of first fillers (75), the terminal electrodes (50, a sealing insulator (71) covering the periphery of the terminal electrodes (50, 60, 126) on the main surface (3) so as to expose a part of the die pad (60, 126); 206, 231), a second matrix resin (216) and a plurality of second fillers (217) so as to cover the sealing insulator (71). a package body (212) for encapsulating the die pads (206, 231) and the semiconductor devices (1A to 1H).
  • the chip (2) has a laminated structure including a substrate (7) and an epitaxial layer (6), and has the main surface (3) formed by the epitaxial layer (6).
  • the above [C1] is an item that expresses the above [B1] that quotes the above [A1] in an independent format, and the above [C2] to [C12] quote the above [C1]. Therefore, the above-mentioned [A2] to [A22] and the above-mentioned [B2] to [B24] may be configured to quote the above-mentioned [C1] to [C12] by appropriately adjusting the citation form and expression. good.
  • [D1] providing a wafer structure (80) comprising a wafer (81) having a major surface (82) and major surface electrodes (30, 32, 124) disposed on said major surface (82); forming terminal electrodes (50, 60, 126) on the principal surface electrodes (30, 32, 124); a first matrix resin (74) and a plurality of first fillers (75); a sealing insulator (71) covering the periphery of the terminal electrodes (50, 60, 126) on the main surface (82) so as to expose a portion of the terminal electrodes (50, 60, 126); A method for manufacturing a semiconductor device (1A to 1H), comprising a step of forming.
  • the plurality of first fillers (75) are arranged such that the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin (74) to the unit cross-sectional area.
  • the step of forming the encapsulating insulator (71) includes forming a sealant (92) containing the first matrix resin (74) made of a thermosetting resin and a plurality of the first fillers (75). onto said major surface (82); and forming said encapsulating insulator (71) by thermally curing said encapsulant (92). 1.
  • the step of forming the sealing insulator (71) includes applying the sealing agent (92) on the main surface (82) so as to cover the entire area of the terminal electrodes (50, 60, 126). partially removing the encapsulating insulator (71) until a portion of the terminal electrode (50, 60, 126) is exposed after the steps of applying and thermal curing of the encapsulant (92); A method for manufacturing a semiconductor device (1A to 1H) according to D4, including steps.
  • the step of forming the terminal electrodes (50, 60, 126) includes forming the terminal electrodes (50, 60, 126) thicker than the main surface electrodes (30, 32, 124), forming the encapsulating insulator (71) includes forming the encapsulating insulator (71) thicker than the main surface electrodes (30, 32, 124) according to any one of D1 to D5 A method for manufacturing the semiconductor device (1A to 1H) described.
  • thinning the wafer (81) comprises thinning the wafer (81) to a thickness less than the thickness of the encapsulation insulator (71). Manufacturing method of the device (1A-1H).
  • the plurality of first fillers (75) are thinner than the principal surface electrodes (30, 32, 124) and the plurality of fillers (75a) are thinner than the principal surface electrodes (30, 32, 124).
  • the step of forming the terminal electrodes (50, 60, 126) includes forming a conductor film (89) covering the main surface electrodes (30, 32, 124); a step of forming on the conductor film (89) a mask (90) exposing a portion of the conductor film (89) covering the principal surface electrodes (30, 32, 124); depositing a conductor (91) on portions exposed from ); and removing said mask (90) after depositing said conductor (91).
  • a method for manufacturing a semiconductor device (1A to 1H) according to any one of the above.
  • [D17] further comprising the step of forming an insulating film (38) partially covering the main surface electrodes (30, 32, 124) before the step of forming the terminal electrodes (50, 60, 126);
  • the step of forming the sealing insulator (71) includes the step of forming the sealing insulator (71) covering the terminal electrodes (50, 60, 126) and the insulating film (38).
  • the step of forming the terminal electrodes (50, 60, 126) includes the step of forming the terminal electrodes (50, 60, 126) having a portion directly covering the insulating film (38). A method for manufacturing the semiconductor device (1A to 1H) described.
  • the step of forming the insulating film (38) includes forming the insulating film (38) including one or both of an inorganic insulating film (42) and an organic insulating film (43), D17 or A method for manufacturing a semiconductor device (1A to 1H) according to D18.
  • the wafer (81) has a laminated structure including a substrate (7) and an epitaxial layer (6), and has the main surface (82) formed by the epitaxial layer (6).
  • the plurality of first fillers (75) are added to the first matrix resin (74) at a first density, and the plurality of second fillers (217) are different from the first density.
  • the plurality of first fillers (75) are added to the first matrix resin (74) so as to have a first total cross-sectional area per unit cross-sectional area, and the plurality of second fillers (217) is added to the second matrix resin (216) so that the unit cross-sectional area has a second total cross-sectional area different from the first total cross-sectional area, according to any one of E1 to E3.
  • a method of manufacturing a semiconductor package (201A, 201B, 201C).
  • the ratio of the first total cross-sectional area to the unit cross-sectional area is higher than the ratio of the cross-sectional area of the first matrix resin (74) to the unit cross-sectional area.
  • the plurality of second fillers (217) are added to the first matrix resin (74) so as to increase the ratio of the second total cross-sectional area to the unit cross-sectional area to the unit cross-sectional area.
  • the plurality of first fillers (75) are composed of either or both of spherical objects and amorphous objects
  • the plurality of second fillers (217) are composed of spherical objects and amorphous objects.
  • the plurality of first fillers (75) includes at least one of ceramics, oxides and nitrides, and the plurality of second fillers (217) includes ceramics, oxides and nitrides.
  • the sealing insulator (71) includes a plurality of the first fillers (75) having different particle sizes, and the package body (212) includes a plurality of the second fillers (217) having different particle sizes.
  • the plurality of first fillers (75) each have a particle size of 1 nm or more and 100 ⁇ m or less
  • the plurality of second fillers (217) each have a particle size of 1 nm or more and 100 ⁇ m or less.
  • [F1] is an item with the expression of [E1] above changed. Therefore, [E2] to [E13] described above may be configured to quote [F1] described above by appropriately adjusting the citation format and expressions.

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Abstract

半導体パッケージは、ダイパッドと、主面を有するチップ、前記主面の上に配置された主面電極、前記主面電極の上に配置された端子電極、ならびに、第１マトリクス樹脂および複数の第１フィラーを含み、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体を有し、前記ダイパッドの上に配置された半導体装置と、第２マトリクス樹脂および複数の第２フィラーを含み、前記封止絶縁体を被覆するように前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、を含む。

Description

半導体パッケージ
　この出願は、２０２１年１１月５日に日本国特許庁に提出された特願２０２１－１８１３２１号に基づく優先権を主張しており、この出願の全開示はここに引用により組み込まれる。本開示は、半導体パッケージに関する。
　特許文献１は、半導体基板、電極および保護層を含む半導体装置を開示している。電極は、半導体基板の上に配置されている。保護層は、無機保護層および有機保護層を含む積層構造を有し、電極を被覆している。
米国特許出願公開第２０１９／００８０９７６号明細書
　一実施形態は、信頼性を向上できる半導体パッケージを提供する。
　一実施形態は、ダイパッドと、主面を有するチップ、前記主面の上に配置された主面電極、前記主面電極の上に配置された端子電極、ならびに、第１マトリクス樹脂および複数の第１フィラーを含み、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体を有し、前記ダイパッドの上に配置された半導体装置と、第２マトリクス樹脂および複数の第２フィラーを含み、前記封止絶縁体を被覆するように前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、を含む、半導体パッケージを提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップの内方部の要部を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、チップの周縁部の要部を示す拡大断面図である。 図６は、ゲート電極およびソース電極のレイアウト例を示す平面図である。 図７は、アッパー絶縁膜のレイアウト例を示す平面図である。 図８は、図１に示す半導体装置が搭載される半導体パッケージを示す平面図である。 図９は、図８に示すIX-IX線に沿う断面図である。 図１０Ａは、図９に示す領域Xの第１形態例を示す拡大断面図である。 図１０Ｂは、図９に示す領域Xの第２形態例を示す拡大断面図である。 図１０Ｃは、図９に示す領域Xの第３形態例を示す拡大断面図である。 図１１は、製造時に使用されるウエハ構造を示す斜視図である。 図１２は、図１１に示すデバイス領域を示す断面図である。 図１３Ａは、図１に示す半導体装置の製法例を示す断面図である。 図１３Ｂは、図１３Ａの後の工程を示す断面図である。 図１３Ｃは、図１３Ｂの後の工程を示す断面図である。 図１３Ｄは、図１３Ｃの後の工程を示す断面図である。 図１３Ｅは、図１３Ｄの後の工程を示す断面図である。 図１３Ｆは、図１３Ｅの後の工程を示す断面図である。 図１３Ｇは、図１３Ｆの後の工程を示す断面図である。 図１３Ｈは、図１３Ｇの後の工程を示す断面図である。 図１３Ｉは、図１３Ｈの後の工程を示す断面図である。 図１４Ａは、図８に示す半導体パッケージの製法例を示す断面図である。 図１４Ｂは、図１４Ａの後の工程を示す断面図である。 図１４Ｃは、図１４Ｂの後の工程を示す断面図である。 図１５は、第２実施形態に係る半導体装置を示す平面図である。 図１６は、第３実施形態に係る半導体装置を示す平面図である。 図１７は、図１６に示すXVII-XVII線に沿う断面図である。 図１８は、図１６に示す半導体装置の電気的構成を示す回路図である。 図１９は、第４実施形態に係る半導体装置を示す平面図である。 図２０は、図１９に示すXX-XX線に沿う断面図である。 図２１は、第５実施形態に係る半導体装置を示す平面図である。 図２２は、第６実施形態に係る半導体装置を示す平面図である。 図２３は、第７実施形態に係る半導体装置を示す平面図である。 図２４は、第８実施形態に係る半導体装置を示す平面図である。 図２５は、図２４に示すXXV-XXV線に沿う断面図である。 図２６は、図２４に示す半導体装置が搭載される半導体パッケージを示す平面図である。 図２７は、図１に示す半導体装置および図２４に示す半導体装置が搭載される半導体パッケージを示す斜視図である。 図２８は、図２７に示すパッケージの分解斜視図である。 図２９は、図２７に示すXXIX-XXIX線に沿う断面図である。 図３０は、各実施形態に適用されるチップの変形例を示す断面図である。 図３１は、各実施形態に適用される封止絶縁体の変形例を示す断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２の内方部の要部を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、チップ２の周縁部の要部を示す拡大断面図である。図６は、ゲート電極３０およびソース電極３２のレイアウト例を示す平面図である。図７は、アッパー絶縁膜３８のレイアウト例を示す平面図である。
　図１～図７を参照して、半導体装置１Ａは、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、他のポリタイプの選択を除外するものではない。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面によって形成され、第２主面４はＳｉＣ単結晶のカーボン面によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。第２主面４は、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。第１～第４側面５Ａ～５Ｄは、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
　チップ２は、法線方向Ｚに関して、５μｍ以上２５０μｍ以下の厚さを有していてもよい。チップ２の厚さは、１００μｍ以下であってもよい。チップ２の厚さは、５０μｍ以下であることが好ましい。チップ２の厚さは、４０μｍ以下であることが特に好ましい。第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上１０ｍｍ以下の長さを有していてもよい。
　第１～第４側面５Ａ～５Ｄの長さは、１ｍｍ以上であることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、２ｍｍ以上であることが特に好ましい。つまり、チップ２は、１ｍｍ角以上（好ましくは２ｍｍ角以上）の平面積を有し、断面視において１００μｍ以下（好ましくは５０μｍ以下）の厚さを有していることが好ましい。第１～第４側面５Ａ～５Ｄの長さは、この形態では、４ｍｍ以上６ｍｍ以下の範囲に設定されている。
　半導体装置１Ａは、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、法線方向Ｚに関して、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１Ａは、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。
　第２半導体領域７は、法線方向Ｚに関して、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、５μｍ以上５０μｍ以下であることが好ましい。第２半導体領域７の厚さは、５μｍ以上２０μｍ以下であることが特に好ましい。第１半導体領域６に生じる誤差を考慮すると、第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７の厚さは、第１半導体領域６の厚さ未満であることが最も好ましい。比較的小さい厚さを有する第２半導体領域７によれば、第２半導体領域７に起因する抵抗値（たとえばオン抵抗）を削減できる。むろん、第２半導体領域７の厚さは、第１半導体領域６の厚さを超えていてもよい。
　半導体装置１Ａは、第１主面３に形成された活性面８（active surface）、外側面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３においてメサ部１１（台地）を区画している。活性面８が「第１面部」と称され、外側面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄ（つまりメサ部１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。外側面９は、具体的には、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外側面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。外側面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外側面９は、第１～第４側面５Ａ～５Ｄに連なっている。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外側面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状のメサ部１１が区画されるように活性面８および外側面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状のメサ部１１が区画されるように活性面８から外側面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１Ａは、第１主面３において第１半導体領域６に形成されたメサ部１１を含む。メサ部１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　半導体装置１Ａは、活性面８（第１主面３）に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造１２を含む。図２では、ＭＩＳＦＥＴ構造１２が破線によって簡略化して示されている。以下、図３および図４を参照して、ＭＩＳＦＥＴ構造１２の具体的な構造が説明される。
　ＭＩＳＦＥＴ構造１２は、活性面８の表層部に形成されたｐ型（第２導電型）のボディ領域１３を含む。ボディ領域１３は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１３は、活性面８に沿って延びる層状に形成されている。ボディ領域１３は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。
　ＭＩＳＦＥＴ構造１２は、ボディ領域１３の表層部に形成されたｎ型のソース領域１４を含む。ソース領域１４は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域１４は、ボディ領域１３の底部から活性面８側に間隔を空けて形成されている。ソース領域１４は、活性面８に沿って延びる層状に形成されている。ソース領域１４は、活性面８の全域から露出していてもよい。ソース領域１４は、第１～第４接続面１０Ａ～１０Ｄの一部から露出していてもよい。ソース領域１４は、第１半導体領域６との間でボディ領域１３内にチャネルを形成する。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のゲート構造１５を含む。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のゲート構造１５は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のゲート構造１５は、ボディ領域１３内におけるチャネルの反転および非反転を制御する。
　各ゲート構造１５は、この形態では、ゲートトレンチ１５ａ、ゲート絶縁膜１５ｂおよびゲート埋設電極１５ｃを含む。ゲートトレンチ１５ａは、活性面８に形成され、ゲート構造１５の壁面を区画している。ゲート絶縁膜１５ｂは、ゲートトレンチ１５ａの壁面を被覆している。ゲート埋設電極１５ｃは、ゲート絶縁膜１５ｂを挟んでゲートトレンチ１５ａに埋設され、ゲート絶縁膜１５ｂを挟んでチャネルに対向している。
　ＭＩＳＦＥＴ構造１２は、活性面８に形成された複数のソース構造１６を含む。複数のソース構造１６は、活性面８において隣り合う一対のゲート構造１５の間の領域にそれぞれ配置されている。複数のソース構造１６は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース構造１６は、ボディ領域１３およびソース領域１４を貫通して第１半導体領域６に至っている。複数のソース構造１６は、ゲート構造１５の深さを超える深さを有している。複数のソース構造１６は、具体的には、外側面９の深さとほぼ等しい深さを有している。
　各ソース構造１６は、ソーストレンチ１６ａ、ソース絶縁膜１６ｂおよびソース埋設電極１６ｃを含む。ソーストレンチ１６ａは、活性面８に形成され、ソース構造１６の壁面を区画している。ソース絶縁膜１６ｂは、ソーストレンチ１６ａの壁面を被覆している。ソース埋設電極１６ｃは、ソース絶縁膜１６ｂを挟んでソーストレンチ１６ａに埋設されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域１７を含む。複数のコンタクト領域１７は、ボディ領域１３よりも高いｐ型不純物濃度を有している。各コンタクト領域１７は、各ソース構造１６の側壁および底壁を被覆し、ボディ領域１３に電気的に接続されている。
　ＭＩＳＦＥＴ構造１２は、チップ２内において複数のソース構造１６に沿う領域にそれぞれ形成された複数のｐ型のウェル領域１８を含む。各ウェル領域１８は、ボディ領域１３よりも高く、コンタクト領域１７よりも低いｐ型不純物濃度を有していてもよい。各ウェル領域１８は、対応するコンタクト領域１７を挟んで対応するソース構造１６を被覆している。各ウェル領域１８は、対応するソース構造１６の側壁および底壁を被覆し、ボディ領域１３およびコンタクト領域１７に電気的に接続されている。
　図５を参照して、半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターコンタクト領域１９を含む。アウターコンタクト領域１９は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。アウターコンタクト領域１９は、平面視において活性面８の周縁および外側面９の周縁から間隔を空けて形成され、活性面８に沿って延びる帯状に形成されている。
　アウターコンタクト領域１９は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターコンタクト領域１９は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターコンタクト領域１９は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　半導体装置１Ａは、外側面９の表層部に形成されたｐ型のアウターウェル領域２０を含む。アウターウェル領域２０は、アウターコンタクト領域１９のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域２０のｐ型不純物濃度は、ウェル領域１８のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域２０は、平面視において活性面８の周縁およびアウターコンタクト領域１９の間の領域に形成され、活性面８に沿って延びる帯状に形成されている。
　アウターウェル領域２０は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域２０は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。アウターウェル領域２０は、アウターコンタクト領域１９よりも深く形成されていてもよい。アウターウェル領域２０は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。
　アウターウェル領域２０は、アウターコンタクト領域１９に電気的に接続されている。アウターウェル領域２０は、この形態では、アウターコンタクト領域１９側から第１～第４接続面１０Ａ～１０Ｄに向けて延び、第１～第４接続面１０Ａ～１０Ｄを被覆している。アウターウェル領域２０は、活性面８の表層部においてボディ領域１３に電気的に接続されている。
　半導体装置１Ａは、外側面９の表層部において外側面９の周縁およびアウターコンタクト領域１９の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域２１を含む。半導体装置１Ａは、この形態では、５個のフィールド領域２１を含む。複数のフィールド領域２１は、外側面９においてチップ２内の電界を緩和する。フィールド領域２１の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。
　複数のフィールド領域２１は、アウターコンタクト領域１９側から外側面９の周縁側に間隔を空けて配列されている。複数のフィールド領域２１は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域２１は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。これにより、複数のフィールド領域２１は、ＦＬＲ（Field Limiting Ring）領域としてそれぞれ形成されている。
　複数のフィールド領域２１は、第１半導体領域６の底部から外側面９に間隔を空けて形成されている。複数のフィールド領域２１は、複数のゲート構造１５（ソース構造１６）の底壁に対して第１半導体領域６の底部側に位置している。複数のフィールド領域２１は、アウターコンタクト領域１９よりも深く形成されていてもよい。最内のフィールド領域２１は、アウターコンタクト領域１９に接続されていてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜２５を含む。主面絶縁膜２５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜２５は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜２５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜２５は、活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。主面絶縁膜２５は、ゲート絶縁膜１５ｂおよびソース絶縁膜１６ｂに連なり、ゲート埋設電極１５ｃおよびソース埋設電極１６ｃを露出させるように活性面８を被覆している。主面絶縁膜２５は、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆するように外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　主面絶縁膜２５は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。この場合、主面絶縁膜２５の外壁は、研削痕を有する研削面からなっていてもよい。主面絶縁膜２５の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、主面絶縁膜２５の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、外側面９において第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように主面絶縁膜２５の上に形成されたサイドウォール構造２６を含む。サイドウォール構造２６は、この形態では、平面視において活性面８を取り囲む環状（四角環状）に形成されている。サイドウォール構造２６は、活性面８の上に乗り上げた部分を有していてもよい。サイドウォール構造２６は、無機絶縁体またはポリシリコンを含んでいてもよい。サイドウォール構造２６は、ソース構造１６に電気的に接続されたサイドウォール配線であってもよい。
　半導体装置１Ａは、主面絶縁膜２５の上に形成された層間絶縁膜２７を含む。層間絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜２７は、この形態では、酸化シリコン膜からなる単層構造を有している。
　層間絶縁膜２７は、主面絶縁膜２５を挟んで活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、具体的には、サイドウォール構造２６を介して活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜２７は、活性面８側においてＭＩＳＦＥＴ構造１２を被覆し、外側面９側においてアウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。
　層間絶縁膜２７は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。層間絶縁膜２７の外壁は、研削痕を有する研削面からなっていてもよい。層間絶縁膜２７の外壁は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。むろん、層間絶縁膜２７の外壁は、外側面９の周縁から内方に間隔を空けて形成され、外側面９の周縁部から第１半導体領域６を露出させていてもよい。
　半導体装置１Ａは、第１主面３（層間絶縁膜２７）の上に配置されたゲート電極３０を含む。ゲート電極３０は、「ゲート主面電極」と称されてもよい。ゲート電極３０は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ゲート電極３０は、この形態では、活性面８の上に配置されている。ゲート電極３０は、具体的には、活性面８の周縁部において第３接続面１０Ｃ（第３側面５Ｃ）の中央部に近接する領域に配置されている。ゲート電極３０は、この形態では、平面視において四角形状に形成されている。むろん、ゲート電極３０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート電極３０は、第１主面３の２５％以下の平面積を有していることが好ましい。ゲート電極３０の平面積は、第１主面３の１０％以下であってもよい。ゲート電極３０は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ゲート電極３０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート電極３０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極３０は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。
　半導体装置１Ａは、ゲート電極３０から間隔を空けて第１主面３（層間絶縁膜２７）の上に配置されたソース電極３２を含む。ソース電極３２は、「ソース主面電極」と称されてもよい。ソース電極３２は、第１主面３の周縁から間隔を空けて第１主面３の内方部に配置されている。ソース電極３２は、この形態では、活性面８の上に配置されている。ソース電極３２は、この形態では、本体電極部３３、および、少なくとも１つ（この形態では複数）の引き出し電極部３４Ａ、３４Ｂを有している。
　本体電極部３３は、平面視においてゲート電極３０から間隔を空けて第４側面５Ｄ（第４接続面１０Ｄ）側の領域に配置され、第１方向Ｘにゲート電極３０に対向している。本体電極部３３は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（具体的には四角形状）に形成されている。
　複数の引き出し電極部３４Ａ、３４Ｂは、一方側（第１側面５Ａ側）の第１引き出し電極部３４Ａ、および、他方側（第２側面５Ｂ側）の第２引き出し電極部３４Ｂを含む。第１引き出し電極部３４Ａは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。
　第２引き出し電極部３４Ｂは、平面視において本体電極部３３からゲート電極３０に対して第２方向Ｙの他方側（第２側面５Ｂ側）に位置する領域に引き出され、第２方向Ｙにゲート電極３０に対向している。つまり、複数の引き出し電極部３４Ａ、３４Ｂは、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。
　ソース電極３２（本体電極部３３および引き出し電極部３４Ａ、３４Ｂ）は、層間絶縁膜２７および主面絶縁膜２５を貫通し、複数のソース構造１６、ソース領域１４および複数のウェル領域１８に電気的に接続されている。むろん、ソース電極３２は、引き出し電極部３４Ａ、３４Ｂを有さず、本体電極部３３のみからなっていてもよい。
　ソース電極３２は、ゲート電極３０の平面積を超える平面積を有している。ソース電極３２の平面積は、第１主面３の５０％以上であることが好ましい。ソース電極３２の平面積は、第１主面３の７５％以上であることが特に好ましい。ソース電極３２は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。ソース電極３２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ソース電極３２は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含むことが好ましい。ソース電極３２は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極３２は、ゲート電極３０と同一の導電材料を含むことが好ましい。
　半導体装置１Ａは、ゲート電極３０から第１主面３（層間絶縁膜２７）の上に引き出された少なくとも１つ（この形態では複数）のゲート配線３６Ａ、３６Ｂを含む。複数のゲート配線３６Ａ、３６Ｂは、ゲート電極３０と同一の導電材料を含むことが好ましい。複数のゲート配線３６Ａ、３６Ｂは、この形態では、活性面８を被覆し、外側面９を被覆していない。複数のゲート配線３６Ａ、３６Ｂは、平面視において活性面８の周縁およびソース電極３２の間の領域に引き出され、ソース電極３２に沿って帯状に延びている。
　複数のゲート配線３６Ａ、３６Ｂは、具体的には、第１ゲート配線３６Ａおよび第２ゲート配線３６Ｂを含む。第１ゲート配線３６Ａは、平面視においてゲート電極３０から第１側面５Ａ側の領域に引き出されている。第１ゲート配線３６Ａは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第１側面５Ａに沿って第１方向Ｘに帯状に延びる部分を有している。第２ゲート配線３６Ｂは、平面視においてゲート電極３０から第２側面５Ｂ側の領域に引き出されている。第２ゲート配線３６Ｂは、第３側面５Ｃに沿って第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂに沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、活性面８（第１主面３）の周縁部において複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　半導体装置１Ａは、ソース電極３２から第１主面３（層間絶縁膜２７）の上に引き出されたソース配線３７を含む。ソース配線３７は、ソース電極３２と同一の導電材料を含むことが好ましい。ソース配線３７は、複数のゲート配線３６Ａ、３６Ｂよりも外側面９側の領域において活性面８の周縁に沿って延びる帯状に形成されている。ソース配線３７は、この形態では、平面視においてゲート電極３０、ソース電極３２および複数のゲート配線３６Ａ、３６Ｂを取り囲む環状（具体的には四角環状）に形成されている。
　ソース配線３７は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。ソース配線３７は、全周に亘ってサイドウォール構造２６の全域を被覆していることが好ましい。ソース配線３７は、外側面９側において層間絶縁膜２７および主面絶縁膜２５を貫通して、外側面９（具体的にはアウターコンタクト領域１９）に接続された部分を有している。ソース配線３７は、層間絶縁膜２７を貫通してサイドウォール構造２６に電気的に接続されていてもよい。
　半導体装置１Ａは、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆するアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、ゲート電極３０の内方部を露出させるゲート開口３９を有し、全周に亘ってゲート電極３０の周縁部を被覆している。ゲート開口３９は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、平面視においてソース電極３２の内方部を露出させるソース開口４０を有し、全周に亘ってソース電極３２の周縁部を被覆している。ソース開口４０は、この形態では、平面視においてソース電極３２に沿う多角形状に形成されている。アッパー絶縁膜３８は、複数のゲート配線３６Ａ、３６Ｂの全域およびソース配線３７の全域を被覆している。
　アッパー絶縁膜３８は、層間絶縁膜２７を挟んでサイドウォール構造２６を被覆し、活性面８側から外側面９側に引き出されている。アッパー絶縁膜３８は、外側面９の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、アウターコンタクト領域１９、アウターウェル領域２０および複数のフィールド領域２１を被覆している。アッパー絶縁膜３８は、外側面９の周縁との間でダイシングストリート４１を区画している。
　ダイシングストリート４１は、平面視において外側面９の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部（活性面８）を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。
　むろん、主面絶縁膜２５および層間絶縁膜２７が外側面９を露出させている場合、ダイシングストリート４１は、外側面９を露出させていてもよい。ダイシングストリート４１は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート４１の幅は、ダイシングストリート４１の延在方向に直交する方向の幅である。ダイシングストリート４１の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜３８の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜３８の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜３８は、この形態では、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜４２および有機絶縁膜４３を同時に含む必要はない。無機絶縁膜４２は、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂおよびソース配線３７を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。
　無機絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜４２は、層間絶縁膜２７とは異なる絶縁材料を含むことが好ましい。無機絶縁膜４２は、窒化シリコン膜を含むことが好ましい。無機絶縁膜４２は、層間絶縁膜２７の厚さ未満の厚さを有していることが好ましい。無機絶縁膜４２の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜４３は、無機絶縁膜４２を選択的に被覆し、ゲート開口３９の一部、ソース開口４０の一部およびダイシングストリート４１の一部を区画している。有機絶縁膜４３は、具体的には、ゲート開口３９の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ソース開口４０の壁面において無機絶縁膜４２を部分的に露出させている。また、有機絶縁膜４３は、ダイシングストリート４１の壁面において無機絶縁膜４２を部分的に露出させている。
　むろん、有機絶縁膜４３は、ゲート開口３９の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ソース開口４０の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。有機絶縁膜４３は、ダイシングストリート４１の壁面から無機絶縁膜４２が露出しないように無機絶縁膜４２を被覆していてもよい。これらの場合、有機絶縁膜４３は、無機絶縁膜４２の全域を被覆していてもよい。
　有機絶縁膜４３は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜４３は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜４３は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜４３は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜４３は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機絶縁膜４３は、無機絶縁膜４２の厚さを超える厚さを有していることが好ましい。有機絶縁膜４３の厚さは、層間絶縁膜２７の厚さを超えていることが好ましい。有機絶縁膜４３の厚さは、ゲート電極３０の厚さおよびソース電極３２の厚さを超えていることが特に好ましい。有機絶縁膜４３の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜４３の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１Ａは、ゲート電極３０の上に配置されたゲート端子電極５０を含む。ゲート端子電極５０は、ゲート電極３０においてゲート開口３９から露出した部分の上に柱状に立設されている。ゲート端子電極５０は、平面視においてゲート電極３０の面積未満の面積を有し、ゲート電極３０の周縁から間隔を空けてゲート電極３０の内方部の上に配置されている。
　ゲート端子電極５０は、ゲート端子面５１およびゲート端子側壁５２を有している。ゲート端子面５１は、第１主面３に沿って平坦に延びている。ゲート端子面５１は、研削痕を有する研削面からなっていてもよい。ゲート端子側壁５２は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、ゲート端子電極５０は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。ゲート端子側壁５２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ゲート端子側壁５２は、アッパー絶縁膜３８を挟んでゲート電極３０に対向する部分を含む。ゲート端子側壁５２は、研削痕を有さない平滑面からなることが好ましい。
　ゲート端子電極５０は、この形態では、ゲート端子側壁５２の下端部において外方に向けて突出した第１突出部５３を有している。第１突出部５３は、ゲート端子側壁５２の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。第１突出部５３は、断面視においてアッパー絶縁膜３８の外面に沿って延び、ゲート端子側壁５２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第１突出部５３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第１突出部５３を有さないゲート端子電極５０が形成されてもよい。
　ゲート端子電極５０は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。ゲート端子電極５０の厚さは、ゲート電極３０およびゲート端子面５１の間の距離によって定義される。ゲート端子電極５０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ゲート端子電極５０の厚さは、この形態では、チップ２の厚さを超えている。むろん、ゲート端子電極５０の厚さは、チップ２の厚さ未満であってもよい。ゲート端子電極５０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ゲート端子電極５０の厚さは、３０μｍ以上であることが好ましい。ゲート端子電極５０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。
　ゲート端子電極５０の平面積は、第１主面３の平面積に応じて調整される。ゲート端子電極５０の平面積は、ゲート端子面５１の平面積によって定義される。ゲート端子電極５０の平面積は、第１主面３の２５％以下であることが好ましい。ゲート端子電極５０の平面積は、第１主面３の１０％以下であってもよい。
　第１主面３が１ｍｍ角以上の平面積を有する場合、ゲート端子電極５０の平面積は０．４ｍｍ角以上であってもよい。ゲート端子電極５０は、０．４ｍｍ×０．７ｍｍ以上の平面積を有する多角形状（たとえば長方形状）に形成されていてもよい。ゲート端子電極５０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（矩形状に切り欠かれた四隅を有する四角形状）に形成されている。むろん、ゲート端子電極５０は、平面視において四角形状、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ゲート端子電極５０は、この形態では、ゲート電極３０側からこの順に積層された第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第１ゲート導体膜５５は、Ｔｉ系金属膜を含んでいてもよい。第１ゲート導体膜５５は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ゲート導体膜５５は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。
　第１ゲート導体膜５５は、ゲート電極３０の厚さ未満の厚さを有している。第１ゲート導体膜５５は、ゲート開口３９内においてゲート電極３０を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１ゲート導体膜５５は、第１突出部５３の一部を形成している。第１ゲート導体膜５５は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ゲート導体膜５６は、ゲート端子電極５０の本体を形成している。第２ゲート導体膜５６は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ゲート導体膜５６は、この形態では、純Ｃｕめっき膜を含む。第２ゲート導体膜５６は、ゲート電極３０の厚さを超える厚さを有していることが好ましい。第２ゲート導体膜５６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ゲート導体膜５６の厚さは、この形態では、チップ２の厚さを超えている。
　第２ゲート導体膜５６は、ゲート開口３９内において第１ゲート導体膜５５を挟んでゲート電極３０を被覆し、第１ゲート導体膜５５を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２ゲート導体膜５６は、第１突出部５３の一部を形成している。つまり、第１突出部５３は、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。第２ゲート導体膜５６は、第１突出部５３内において第１ゲート導体膜５５の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、ソース電極３２の上に配置されたソース端子電極６０を含む。ソース端子電極６０は、ソース電極３２においてソース開口４０から露出した部分の上に柱状に立設されている。ソース端子電極６０は、平面視においてソース電極３２の面積未満の面積を有し、ソース電極３２の周縁から間隔を空けてソース電極３２の内方部の上に配置されている。
　ソース端子電極６０は、この形態では、ソース電極３２の本体電極部３３の上に配置され、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上には配置されていない。これにより、ゲート端子電極５０およびソース端子電極６０の間の対向面積が削減されている。このような構造は、半田や金属ペースト等の導電接着剤がゲート端子電極５０およびソース端子電極６０に付着される場合において、ゲート端子電極５０およびソース端子電極６０の間の短絡リスクを低減する上で有効である。むろん、導体板や導線（たとえばボンディングワイヤ）等の導電接合部材がゲート端子電極５０およびソース端子電極６０に接続されてもよい。この場合、ゲート端子電極５０側の導電接合部材およびソース端子電極６０側の導電接合部材の間の短絡リスクを低減できる。
　ソース端子電極６０は、ソース端子面６１およびソース端子側壁６２を有している。ソース端子面６１は、第１主面３に沿って平坦に延びている。ソース端子面６１は、研削痕を有する研削面からなっていてもよい。ソース端子側壁６２は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、ソース端子電極６０は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。ソース端子側壁６２は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。ソース端子側壁６２は、アッパー絶縁膜３８を挟んでソース電極３２に対向する部分を含む。ソース端子側壁６２は、研削痕を有さない平滑面からなることが好ましい。
　ソース端子電極６０は、この形態では、ソース端子側壁６２の下端部において外方に向けて突出した第２突出部６３を有している。第２突出部６３は、ソース端子側壁６２の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。第２突出部６３は、断面視においてアッパー絶縁膜３８の外面に沿って延び、ソース端子側壁６２から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、第２突出部６３は、鋭角を成す尖鋭形状の先端部を有している。むろん、第２突出部６３を有さないソース端子電極６０が形成されてもよい。
　ソース端子電極６０は、ソース電極３２の厚さを超える厚さを有していることが好ましい。ソース端子電極６０の厚さは、ソース電極３２およびソース端子面６１の間の距離によって定義される。ソース端子電極６０の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。ソース端子電極６０の厚さは、この形態では、チップ２の厚さを超えている。
　むろん、ソース端子電極６０の厚さは、チップ２の厚さ未満であってもよい。ソース端子電極６０の厚さは、１０μｍ以上３００μｍ以下であってもよい。ソース端子電極６０の厚さは、３０μｍ以上であることが好ましい。ソース端子電極６０の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。ソース端子電極６０の厚さは、ゲート端子電極５０の厚さとほぼ等しい。
　ソース端子電極６０の平面積は、第１主面３の平面積に応じて調整される。ソース端子電極６０の平面積は、ソース端子面６１の平面積によって定義される。ソース端子電極６０の平面積は、ゲート端子電極５０の平面積を超えていることが好ましい。ソース端子電極６０の平面積は、第１主面３の５０％以上であることが好ましい。ソース端子電極６０の平面積は、第１主面３の７５％以上であることが特に好ましい。
　第１主面３が１ｍｍ角以上の平面積を有している場合、ソース端子電極６０の平面積は０．８ｍｍ角以上であることが好ましい。この場合、ソース端子電極６０の平面積は、１ｍｍ角以上であることが特に好ましい。ソース端子電極６０は、１ｍｍ×１．４ｍｍ以上の平面積を有する多角形状に形成されていてもよい。ソース端子電極６０は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。むろん、ソース端子電極６０は、平面視において四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。
　ソース端子電極６０は、この形態では、ソース電極３２側からこの順に積層された第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第１ソース導体膜６７は、Ｔｉ系金属膜を含んでいてもよい。第１ソース導体膜６７は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。第１ソース導体膜６７は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１ソース導体膜６７は、第１ゲート導体膜５５と同一の導電材料からなることが好ましい。
　第１ソース導体膜６７は、ソース電極３２の厚さ未満の厚さを有している。第１ソース導体膜６７は、ソース開口４０内においてソース電極３２を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１ソース導体膜６７は、第２突出部６３の一部を形成している。第１ソース導体膜６７の厚さは、第１ゲート導体膜５５の厚さとほぼ等しい。第１ソース導体膜６７は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２ソース導体膜６８は、ソース端子電極６０の本体を形成している。第２ソース導体膜６８は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２ソース導体膜６８は、この形態では、純Ｃｕめっき膜を含む。第２ソース導体膜６８は、第２ゲート導体膜５６と同一の導電材料からなることが好ましい。
　第２ソース導体膜６８は、ソース電極３２の厚さを超える厚さを有していることが好ましい。第２ソース導体膜６８の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２ソース導体膜６８の厚さは、この形態では、チップ２の厚さを超えている。第２ソース導体膜６８の厚さは、第２ゲート導体膜５６の厚さとほぼ等しい。
　第２ソース導体膜６８は、ソース開口４０内において第１ソース導体膜６７を挟んでソース電極３２を被覆し、第１ソース導体膜６７を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２ソース導体膜６８は、第２突出部６３の一部を形成している。つまり、第２突出部６３は、第１ソース導体膜６７および第２ソース導体膜６８を含む積層構造を有している。第２ソース導体膜６８は、第２突出部６３内において第１ソース導体膜６７の厚さを超える厚さを有していることが好ましい。
　半導体装置１Ａは、第１主面３を被覆する封止絶縁体７１（a sealing insulator）を含む。封止絶縁体７１は、第１主面３の上においてゲート端子電極５０の一部およびソース端子電極６０の一部を露出させるようにゲート端子電極５０の周囲およびソース端子電極６０の周囲を被覆している。封止絶縁体７１は、具体的には、ゲート端子電極５０およびソース端子電極６０を露出させるように活性面８、外側面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。
　封止絶縁体７１は、ゲート端子面５１およびソース端子面６１を露出させ、ゲート端子側壁５２およびソース端子側壁６２を被覆している。封止絶縁体７１は、この形態では、ゲート端子電極５０の第１突出部５３を被覆し、第１突出部５３を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、ゲート端子電極５０の抜け落ちを抑制する。また、封止絶縁体７１は、ソース端子電極６０の第２突出部６３を被覆し、第２突出部６３を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、ソース端子電極６０の抜け落ちを抑制する。
　封止絶縁体７１は、外側面９の周縁部においてダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において層間絶縁膜２７を直接被覆している。むろん、ダイシングストリート４１からチップ２（外側面９）や主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１においてチップ２や主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、ゲート端子面５１およびソース端子面６１と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、ゲート端子面５１およびソース端子面６１と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄと１つの平坦面を形成している。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　封止絶縁体７１は、ゲート電極３０の厚さおよびソース電極３２の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。封止絶縁体７１の厚さは、ゲート端子電極５０の厚さおよびソース端子電極６０の厚さとほぼ等しい。
　図２および図５を参照して、封止絶縁体７１は、第１マトリクス樹脂７４、複数の第１フィラー７５および複数の第１可撓化粒子７６（可撓化剤）を含む。図５では、複数の第１可撓化粒子７６が太丸によってそれぞれ示されている。封止絶縁体７１は、第１マトリクス樹脂７４、複数の第１フィラー７５および複数の第１可撓化粒子７６によって機械的強度が調節されるように構成されている。
　封止絶縁体７１は、カーボンブラック等の第１マトリクス樹脂７４を着色する色材を含んでいてもよい。第１マトリクス樹脂７４は、熱硬化性樹脂からなることが好ましい。第１マトリクス樹脂７４は、熱硬化性樹脂の一例としてのエポキシ樹脂、フェノール樹脂およびポリイミド樹脂のうちの少なくとも１つを含んでいてもよい。第１マトリクス樹脂７４は、この形態では、エポキシ樹脂を含む。
　複数の第１フィラー７５は、絶縁体からなる球体物および絶縁体からなる不定形物のうちのいずれか一方または双方によって構成され、第１マトリクス樹脂７４に添加されている。不定形物は、粒状、欠片状、破砕片状等の球体以外のランダム形状を有している。不定形物は、角張りを有していてもよい。複数の第１フィラー７５は、この形態では、フィラーアタックによるダメージを抑制する観点から、球体物によってそれぞれ構成されている。
　複数の第１フィラー７５は、セラミック、酸化物および窒化物のうちの少なくとも１つを含んでいてもよい。複数の第１フィラー７５は、この形態では、酸化シリコン粒子（シリカ粒子）からそれぞれなる。複数の第１フィラー７５は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していてもよい。複数の第１フィラー７５の粒径は、５０μｍ以下であることが好ましい。
　封止絶縁体７１は、粒径（particle sizes）の異なる複数の第１フィラー７５を含むことが好ましい。複数の第１フィラー７５は、複数の第１小径フィラー７５ａ、複数の第１中径フィラー７５ｂ、および、複数の第１大径フィラー７５ｃを含んでいてもよい。複数の第１フィラー７５は、第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃの順となる含有率（密度）で第１マトリクス樹脂７４に添加されていることが好ましい。
　第１小径フィラー７５ａは、ソース電極３２の厚さ（ゲート電極３０の厚さ）未満の厚さを有していてもよい。第１小径フィラー７５ａの粒径は、１ｎｍ以上１μｍ以下であってもよい。第１中径フィラー７５ｂは、ソース電極３２の厚さを超えてアッパー絶縁膜３８の厚さ以下の厚さを有していてもよい。第１中径フィラー７５ｂの粒径は、１μｍ以上２０μｍ以下であってもよい。
　第１大径フィラー７５ｃは、アッパー絶縁膜３８の厚さを超える厚さを有していてもよい。複数の第１フィラー７５は、第１半導体領域６（エピタキシャル層）の厚さ、第２半導体領域７（基板）の厚さおよびチップ２の厚さのいずれかを超える少なくとも１つの第１大径フィラー７５ｃを含んでいてもよい。第１大径フィラー７５ｃの粒径は、２０μｍ以上１００μｍ以下であってもよい。第１大径フィラー７５ｃの粒径は、５０μｍ以下であることが好ましい。
　複数の第１フィラー７５の平均粒径は、１μｍ以上１０μｍ以下であってもよい。複数の第１フィラー７５の平均粒径は、４μｍ以上８μｍ以下であることが好ましい。むろん、複数の第１フィラー７５は、第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃの全てを同時に含む必要はなく、第１小径フィラー７５ａおよび第１中径フィラー７５ｂのいずれか一方または双方によって構成されていてもよい。たとえば、この場合、複数の第１フィラー７５（第１中径フィラー７５ｂ）の最大粒径は、１０μｍ以下であってもよい。
　封止絶縁体７１は、絶縁主面７２の表層部および絶縁側壁７３の表層部において破断された粒形（particle shapes）を有する複数のフィラー欠片７５ｄ（a plurality of filler fragments）を含んでいてもよい。複数のフィラー欠片７５ｄは、第１小径フィラー７５ａの一部、第１中径フィラー７５ｂの一部および第１大径フィラー７５ｃの一部のうちのいずれかによってそれぞれ形成されていてもよい。
　絶縁主面７２側に位置する複数のフィラー欠片７５ｄは、絶縁主面７２に面するように絶縁主面７２に沿って形成された破断部を有している。絶縁側壁７３側に位置する複数のフィラー欠片７５ｄは、絶縁側壁７３に面するように絶縁側壁７３に沿って形成された破断部を有している。複数のフィラー欠片７５ｄの破断部は、絶縁主面７２および絶縁側壁７３から露出していてもよいし、第１マトリクス樹脂７４によって部分的にまたは全体的に被覆されてもよい。複数のフィラー欠片７５ｄは、絶縁主面７２および絶縁側壁７３の表層部に位置するため、チップ２側の構造物に影響しない。
　複数の第１フィラー７５は、単位断面積に占める第１総断面積の割合が当該単位断面積に占める第１マトリクス樹脂７４の断面積の割合よりも高くなるように第１マトリクス樹脂７４に添加されている。つまり、封止絶縁体７１内に占める複数の第１フィラー７５の第１フィラー密度は、封止絶縁体７１内に占める第１マトリクス樹脂７４の第１樹脂密度よりも高い。
　複数の第１フィラー７５は、具体的には、単位断面積当たりに占める第１総断面積の割合が６０％以上９５％以下になるように第１マトリクス樹脂７４に添加されている。換言すると、複数の第１フィラー７５は、６０重量％以上９５重量％以下の含有率で第１マトリクス樹脂７４に添加されている。複数の第１フィラー７５の第１総断面積（第１フィラー密度）は、７５％以上９０％以下であることが好ましい。第１総断面積（フィラー密度）は、８０％以上であることが特に好ましい。
　複数の第１フィラー７５の第１総断面積の割合は、封止絶縁体７１が露出した断面から抽出された任意の第１測定領域の断面積を１とした時、当該第１測定領域に含まれる複数の第１フィラー７５の第１総断面積の割合である。第１測定領域としては、複数の第１フィラー７５が含まれる領域が選択される。たとえば、１０個以上１００個以下の第１フィラー７５を含む第１測定領域が選択されてもよい。
　第１測定領域は、第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃのうちの少なくとも１種を含んでいればよく、必ずしも第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃの全てを含む必要はない。むろん、複数の第１フィラー７５の第１総断面積は、第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃのうちの少なくとも２種を含む第１測定領域から求められてもよい。また、複数の第１フィラー７５の第１総断面積は、第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃの全てを含む第１測定領域から求められてもよい。
　第１測定領域の断面積は、封止絶縁体７１の厚さに応じて任意の値に調整される。第１測定領域の断面積は、たとえば、１μｍ四方以上１００μｍ四方以下（＝１μｍ２以上１００００μｍ２以下）の範囲で調整されてもよい。第１測定領域の断面積は、たとえば、１μｍ四方以上５μｍ四方以下、５μｍ四方以上１０μｍ四方以下、１０μｍ四方以上２０μｍ四方以下、２０μｍ四方以上３０μｍ四方以下、３０μｍ四方以上４０μｍ四方以下、４０μｍ四方以上５０μｍ四方以下、４０μｍ四方以上５０μｍ四方以下、５０μｍ四方以上６０μｍ四方以下、６０μｍ四方以上７０μｍ四方以下、７０μｍ四方以上８０μｍ四方以下、８０μｍ四方以上９０μｍ四方以下、および、９０μｍ四方以上１００μｍ四方以下のいずれか１つの範囲で調整されてもよい。
　たとえば、１０μｍ四方（＝１００μｍ２）の第１測定領域が抽出された場合、複数の第１フィラー７５の第１総断面積は６０μｍ２以上９５μｍ２以下となる。このように算出された複数の第１フィラー７５の第１総断面積の割合は、１ｍｍ２当たりの割合、１００μｍ２当たりの割合、１０μｍ２当たりの割合等に換算されてもよい。
　むろん、複数の第１フィラー７５の第１総断面積の割合は、複数の第１測定領域から求められた複数の第１総断面積の割合の平均値から算出されてもよい。第１測定領域において複数の第１フィラー７５が露出した領域以外の領域では、第１マトリクス樹脂７４および複数の第１可撓化粒子７６が露出している。
　複数の第１可撓化粒子７６は、第１マトリクス樹脂７４に添加されている。複数の第１可撓化粒子７６は、シリコン系可撓化粒子、アクリル系可撓化粒子およびブタジエン系可撓化粒子のうちの少なくとも１種を含んでいてもよい。封止絶縁体７１は、シリコン系可撓化粒子を含むことが好ましい。複数の第１可撓化粒子７６は、複数の第１フィラー７５の平均粒径未満の平均粒径を有していることが好ましい。複数の第１可撓化粒子７６の平均粒径は、１ｎｍ以上１μｍ以下であることが好ましい。複数の第１可撓化粒子７６の最大粒径は、１μｍ以下であることが好ましい。
　複数の第１可撓化粒子７６は、この形態では、単位断面積当たりに占める総断面積の割合が０．１％以上１０％以下となるように第１マトリクス樹脂７４に添加されている。換言すると、複数の第１可撓化粒子７６は、０．１重量％以上１０重量％以下の範囲の含有率で第１マトリクス樹脂７４に添加されている。複数の第１可撓化粒子７６の平均粒径や含有率は、製造時および／または製造後に封止絶縁体７１に付与すべき弾性率に応じて適宜調節される。たとえば、サブミクロンオーダ（＝１μｍ以下）の平均粒径を有する複数の第１可撓化粒子７６によれば、封止絶縁体７１の低弾性率や低硬化収縮率に寄与させることができる。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極７７（第２主面電極）を含む。ドレイン電極７７は、第２主面４に電気的に接続されている。ドレイン電極７７は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極７７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　ドレイン電極７７は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。ドレイン電極７７は、ソース端子電極６０との間に５００Ｖ以上３０００Ｖ以下のドレインソース電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ａは、チップ２、ゲート電極３０（ソース電極３２：主面電極）、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１を含む。チップ２は、第１主面３を有している。ゲート電極３０（ソース電極３２）は、第１主面３の上に配置されている。ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）の上に配置されている。封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１主面３の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆している。封止絶縁体７１は、第１マトリクス樹脂７４および複数の第１フィラー７５を含む。
　この構造によれば、第１マトリクス樹脂７４および複数の第１フィラー７５によって封止絶縁体７１の強度を調節できる。また、この構造によれば、封止絶縁体７１によって外力や湿気（水分）から封止対象物を保護できる。つまり、外力に起因するダメージ（剥離を含む）や湿気に起因する劣化（腐蝕を含む）から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを提供できる。
　複数の第１フィラー７５は、単位断面積に占める第１総断面積の割合が当該単位断面積に占める第１マトリクス樹脂７４の断面積の割合よりも高くなるように第１マトリクス樹脂７４に添加されていることが好ましい。この構造によれば、封止絶縁体７１の機械的強度を向上し、封止絶縁体７１の応力に起因するチップ２の変形や電気的特性の変動を抑制できる。また、このような構造によれば、封止絶縁体７１の応力を抑制できるため、比較的厚い封止絶縁体７１を形成できる。つまり、封止絶縁体７１の応力に起因するチップ２の変形や電気的特性の変動を抑制しながら、封止対象物を保護できる。
　複数の第１フィラー７５は、単位断面積に占める第１総断面積の割合が６０％以上となるように第１マトリクス樹脂７４に添加されていることが好ましい。この構造によれば、封止絶縁体７１の機械的強度を適切に向上できる。第１総断面積は、９５％以下であることが好ましい。複数の第１フィラー７５は、球体物および不定形物のうちのいずれか一方または双方によって構成されていてもよい。複数の第１フィラー７５は、球体物によって構成されていることが好ましい。封止絶縁体７１は、粒径の異なる複数の第１フィラー７５を含むことが好ましい。
　半導体装置１Ａは、ゲート電極３０（ソース電極３２）を部分的に被覆するアッパー絶縁膜３８を含むことが好ましい。この構造によれば、アッパー絶縁膜３８によって外力や湿気から被覆対象物を保護できる。つまり、この構造によれば、アッパー絶縁膜３８および封止絶縁体７１の双方によって封止対象物を保護できる。
　このような構造において、封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート電極３０（ソース電極３２）を被覆する部分を有していることが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８を直接被覆する部分を有していることが好ましい。アッパー絶縁膜３８は、無機絶縁膜４２および有機絶縁膜４３のいずれか一方または双方を含むことが好ましい。有機絶縁膜４３は、感光性樹脂膜からなることが好ましい。
　アッパー絶縁膜３８は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。アッパー絶縁膜３８は、チップ２よりも薄いことが好ましい。封止絶縁体７１は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。封止絶縁体７１は、アッパー絶縁膜３８よりも厚いことが好ましい。封止絶縁体７１は、チップ２よりも厚いことが特に好ましい。
　封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）のゲート端子面５１（ソース端子面６１）を露出させ、ゲート端子側壁５２（ソース端子側壁６２）を被覆していることが好ましい。つまり、封止絶縁体７１は、ゲート端子側壁５２（ソース端子側壁６２）側からゲート端子電極５０（ソース端子電極６０）を保護していることが好ましい。
　この場合、封止絶縁体７１は、ゲート端子面５１（ソース端子面６１）と１つの平坦面を形成する絶縁主面７２を有していることが好ましい。封止絶縁体７１は、チップ２の第１～第４側面５Ａ～５Ｄ（側面）と１つの平坦面を形成する絶縁側壁７３を有していることが好ましい。この構造によれば、封止絶縁体７１によって第１主面３側に位置する封止対象物を適切に保護できる。
　上記構成は、比較的大きい平面積および／または比較的小さい厚さを有するチップ２に対して、比較的大きい平面積および／または比較的大きい厚さを有するゲート端子電極５０（ソース端子電極６０）を適用する場合において有効である。比較的大きい平面積および／または比較的大きい厚さを有するゲート端子電極５０（ソース端子電極６０）は、チップ２側で生じた熱を吸収し、外部に放散させる上でも有効である。
　たとえば、ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、アッパー絶縁膜３８よりも厚いことが好ましい。ゲート端子電極５０（ソース端子電極６０）は、チップ２よりも厚いことが特に好ましい。たとえば、ゲート端子電極５０は平面視において第１主面３の２５％以下の領域を被覆し、ソース端子電極６０は平面視において第１主面３の５０％以上の領域を被覆していてもよい。
　たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。チップ２は、断面視において１００μｍ以下の厚さを有していてもよい。チップ２は、断面視において５０μｍ以下の厚さを有していることが好ましい。チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有していてもよい。この場合、エピタキシャル層は、半導体基板よりも厚いことが好ましい。
　上記構成において、チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。
　封止絶縁体７１を有する構成は、チップ２の第２主面４を被覆するドレイン電極７７を含む構造においても有効である。ドレイン電極７７は、ソース電極３２との間でチップ２を介する電位差（たとえば５００Ｖ以上３０００Ｖ以下）を形成する。比較的薄いチップ２の場合、ソース電極３２およびドレイン電極７７の間の距離が短縮されるため、第１主面３の周縁およびソース電極３２の間の放電現象のリスクが高まる。この点、封止絶縁体７１を有する構造では、第１主面３の周縁およびソース電極３２の間の絶縁性を向上でき、放電現象を抑制できる。
　図８は、図１に示す半導体装置１Ａが搭載される半導体パッケージ２０１Ａを示す平面図である。図９は、図８に示すIX-IX線に沿う断面図である。図１０Ａは、図９に示す領域Xの第１形態例を示す拡大断面図である。半導体パッケージ２０１Ａは、「半導体モジュール」と称されてもよい。
　図８～図１０Ａを参照して、半導体パッケージ２０１Ａは、金属板２０２を含む。金属板２０２は、一方側の第１板面２０３、他方側の第２板面２０４、ならびに、第１板面２０３および第２板面２０４を接続する第１～第４板側面２０５Ａ～２０５Ｄを有している。第１板側面２０５Ａおよび第２板側面２０５Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３板側面２０５Ｃおよび第４板側面２０５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　金属板２０２は、この形態では、ダイパッド２０６およびヒートスプレッダ２０７を一体的に含む。ダイパッド２０６は、第１方向Ｘの一方側（第２板側面２０５Ｂ側）に位置し、ヒートスプレッダ２０７は、第１方向Ｘの他方側（第１板側面２０５Ａ側）に位置している。ダイパッド２０６は、平面視において四角形状に形成されている。第１板面２０３のうちダイパッド２０６によって形成された部分は、半導体装置１Ａの配置面として形成されている。
　ヒートスプレッダ２０７は、ダイパッド２０６から引き出された引き出し部として形成されている。ヒートスプレッダ２０７は、平面視においてダイパッド２０６から四角形状（具体的には角部が切り欠かれた多角形状）に引き出されている。ヒートスプレッダ２０７は、平面視において円形状の貫通孔２０８を有している。
　金属板２０２の厚さは、チップ２の厚さを超えていることが好ましい。金属板２０２の厚さは、封止絶縁体７１の厚さを超えていることが特に好ましい。金属板２０２の厚さは、チップ２の厚さおよび封止絶縁体７１の総厚さ（つまり半導体装置１Ａの厚さ）を超えていることが最も好ましい。
　半導体パッケージ２０１Ａは、複数（この形態では３個）のリード端子２０９を含む。複数のリード端子２０９は、第２板側面２０５Ｂ側に配置されている。複数のリード端子２０９は、第２板側面２０５Ｂの直交方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されている。複数のリード端子２０９のうちの両サイドのリード端子２０９は、ダイパッド２０６から間隔を空けて配置され、中央のリード端子２０９はダイパッド２０６と一体的に形成されている。金属板２０２に接続されるリード端子２０９の配置は任意である。
　半導体パッケージ２０１Ａは、ダイパッド２０６の第１板面２０３の上に配置された半導体装置１Ａを含む。半導体装置１Ａは、ドレイン電極７７をダイパッド２０６に対向させた姿勢でダイパッド２０６の上に配置され、ダイパッド２０６に電気的に接続されている。
　半導体パッケージ２０１Ａは、ドレイン電極７７およびダイパッド２０６の間に介在され、半導体装置１Ａをダイパッド２０６に電気的および機械的に接合させる導電接着剤２１０を含む。導電接着剤２１０は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。Ａｇ焼結ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子が有機溶剤に添加されたペーストからなる。
　半導体パッケージ２０１Ａは、半導体装置１Ａを対応するリード端子２０９に電気的に接続させる複数の導線２１１（導電接続部材）を含む。少なくとも１つの導線２１１は、ゲート端子電極５０を対応する１つのリード端子２０９の内端部に電気的に接続している。少なくとも１つの導線２１１は、ソース端子電極６０を対応する１つのリード端子２０９に電気的に接続している。
　複数の導線２１１は、この形態では、金属ワイヤ（つまりボンディングワイヤ）からそれぞれなる。複数の導線２１１は、金ワイヤ、銅ワイヤおよびアルミニウムワイヤのうちの少なくとも１つを含んでいてもよい。むろん、導線２１１は、金属ワイヤに代えて金属クリップ等の金属板２０２からなっていてもよい。
　半導体パッケージ２０１Ａは、略直方体形状のパッケージ本体２１２を含む。パッケージ本体２１２は、複数のリード端子２０９を部分的に露出させるように、金属板２０２、複数のリード端子２０９、半導体装置１Ａ、導電接着剤２１０および複数の導線２１１を封止している。
　パッケージ本体２１２は、一方側の第１面２１３、他方側の第２面２１４、ならびに、第１面２１３および第２面２１４を接続する第１～第４側壁２１５Ａ～２１５Ｄを有している。第１面２１３は、金属板２０２の第１板面２０３側に位置し、複数の導線２１１および半導体装置１Ａを挟んで第１板面２０３に対向している。第２面２１４は、金属板２０２の第２板面２０４側に位置している。
　第１側壁２１５Ａは、金属板２０２の第１板側面２０５Ａ側に位置し、第１板側面２０５Ａに沿って延びている。第２側壁２１５Ｂは、金属板２０２の第２板側面２０５Ｂ側に位置し、第２板側面２０５Ｂに沿って延びている。第３側壁２１５Ｃは、金属板２０２の第３板側面２０５Ｃ側に位置し、第３板側面２０５Ｃに沿って延びている。第４側壁２１５Ｄは、金属板２０２の第４板側面２０５Ｄ側に位置し、第４板側面２０５Ｄに沿って延びている。
　パッケージ本体２１２のうち第１面２１３および半導体装置１Ａの封止絶縁体７１の間に位置する部分の封止厚さは、チップ２の厚さを超えていることが好ましい。封止厚さは、封止絶縁体７１の厚さを超えていることが特に好ましい。封止厚さは、チップ２の厚さおよび封止絶縁体７１の総厚さ（つまり半導体装置１Ａの厚さ）を超えていることが最も好ましい。
　パッケージ本体２１２は、半導体装置１Ａ側の構造に関して、チップ２の第１～第４側面５Ａ～５Ｄを直接被覆する部分、封止絶縁体７１の絶縁主面７２を直接被覆する部分、および、封止絶縁体７１の絶縁側壁７３を直接被覆する部分を有している。パッケージ本体２１２は、絶縁主面７２の研削痕および絶縁側壁７３の研削痕を埋めて絶縁主面７２および絶縁側壁７３を被覆している。また、パッケージ本体２１２は、ゲート端子電極５０のゲート端子面５１のうち導線２１１から露出した部分を直接被覆する部分、および、ソース端子電極６０のソース端子面６１のうち導線２１１から露出した部分を直接被覆する部分を有している。
　パッケージ本体２１２は、半導体装置１Ａ外の構造に関して、金属板２０２のダイパッド２０６を被覆し、第１側壁２１５Ａ側から金属板２０２のヒートスプレッダ２０７（貫通孔２０８）を露出させている。パッケージ本体２１２は、金属板２０２の第１板面２０３を直接被覆する部分、および、金属板２０２の第１～第４板側面２０５Ａ～２０５Ｄを直接被覆する部分を有している。
　パッケージ本体２１２は、この形態では、第２面２１４から金属板２０２の第２板面２０４を露出させている。第２面２１４は、この形態では、第２板面２０４と１つの平坦面を形成している。むろん、パッケージ本体２１２は、第２板面２０４の一部または全部を被覆していてもよい。また、パッケージ本体２１２は、金属板２０２の全域を被覆していてもよい。
　パッケージ本体２１２は、第２側壁２１５Ｂから複数のリード端子２０９を露出させている。パッケージ本体２１２は、複数のリード端子２０９の内端部を被覆し、複数のリード端子２０９の帯部および外端部を露出させている。パッケージ本体２１２は、複数の導線２１１の全域を被覆している。
　パッケージ本体２１２は、この形態では、第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８（可撓化剤）を含む。図１０Ａでは、複数の第２可撓化粒子２１８が太丸によってそれぞれ示されている。パッケージ本体２１２は、第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８によって機械的強度が調節されるように構成されている。
　パッケージ本体２１２は、カーボンブラック等の第２マトリクス樹脂２１６を着色する色材を含んでいてもよい。第２マトリクス樹脂２１６は、熱硬化性樹脂からなることが好ましい。第２マトリクス樹脂２１６は、熱硬化性樹脂の一例としてのエポキシ樹脂、フェノール樹脂およびポリイミド樹脂のうちの少なくとも１つを含んでいてもよい。第２マトリクス樹脂２１６は、封止絶縁体７１の第１マトリクス樹脂７４と同種または異種からなる熱硬化性樹脂を含んでいてもよい。第２マトリクス樹脂２１６は、この形態では、第１マトリクス樹脂７４と同種の熱硬化性樹脂（つまりエポキシ樹脂）を含む。
　複数の第２フィラー２１７は、絶縁体からなる球体物および絶縁体からなる不定形物のうちのいずれか一方または双方によって構成され、第２マトリクス樹脂２１６に添加されている。不定形物は、粒状、欠片状、破砕片状等の球体以外のランダム形状を有している。不定形物は、角張りを有していてもよい。複数の第２フィラー２１７は、この形態では、フィラーアタックに起因する半導体装置１Ａ（チップ２、ゲート端子電極５０、ソース端子電極６０、封止絶縁体７１等）へのダメージを抑制する観点から、複数の第１フィラー７５と同様、球体物によってそれぞれ構成されている。
　むろん、封止絶縁体７１の複数の第１フィラー７５が球体物によって構成されている一方で、複数の第２フィラー２１７が不定形物によって構成されていてもよい。また、複数の第１フィラー７５が不定形物によって構成されている一方で、複数の第２フィラー２１７が球体物によって構成されていてもよい。また、複数の第１フィラー７５が不定形物によって構成され、第２フィラー２１７が不定形物によって構成されていてもよい。
　複数の第２フィラー２１７は、セラミック、酸化物および窒化物のうちの少なくとも１つを含んでいてもよい。複数の第２フィラー２１７は、複数の第１フィラー７５と同種または異種からなる絶縁体を含んでいてもよい。複数の第２フィラー２１７は、この形態では、複数の第１フィラー７５と同種の絶縁体（つまり酸化シリコン粒子）からそれぞれなる。複数の第２フィラー２１７は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していてもよい。複数の第２フィラー２１７の粒径は、５０μｍ以下であることが好ましい。
　パッケージ本体２１２は、粒径の異なる複数の第２フィラー２１７を含むことが好ましい。複数の第２フィラー２１７は、複数の第２小径フィラー２１７ａ、複数の第２中径フィラー２１７ｂ、および、複数の第２大径フィラー２１７ｃを含んでいてもよい。複数の第２フィラー２１７は、第２小径フィラー２１７ａ、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃの順となる含有率（密度）で第２マトリクス樹脂２１６に添加されていることが好ましい。
　第２小径フィラー２１７ａは、ソース電極３２の厚さ（ゲート電極３０の厚さ）未満の厚さを有していてもよい。第２小径フィラー２１７ａの粒径は、１ｎｍ以上１μｍ以下であってもよい。第２中径フィラー２１７ｂは、ソース電極３２の厚さを超えてアッパー絶縁膜３８の厚さ以下の厚さを有していてもよい。第２中径フィラー２１７ｂの粒径は、１μｍ以上２０μｍ以下であってもよい。
　第２大径フィラー２１７ｃは、アッパー絶縁膜３８の厚さを超える厚さを有していてもよい。複数の第２フィラー２１７は、第１半導体領域６（エピタキシャル層）の厚さ、第２半導体領域７（基板）の厚さおよびチップ２の厚さのいずれかを超える少なくとも１つの第２大径フィラー２１７ｃを含んでいてもよい。第２大径フィラー２１７ｃの粒径は、２０μｍ以上１００μｍ以下であってもよい。第２大径フィラー２１７ｃの粒径は、５０μｍ以下であることが好ましい。
　複数の第２フィラー２１７は、チップ２の厚さを超える少なくとも１つの第２フィラー２１７（第２大径フィラー２１７ｃ）を含んでいてもよい。複数の第２フィラー２１７は、チップ２の厚さを超えて封止絶縁体７１の厚さ未満の厚さを有する少なくとも１つの第２フィラー２１７（第２大径フィラー２１７ｃ）を含んでいてもよい。複数の第２フィラー２１７は、封止絶縁体７１の厚さを超える少なくとも１つの第２フィラー２１７（第２大径フィラー２１７ｃ）を含んでいてもよい。
　複数の第２フィラー２１７は、チップ２の厚さおよび封止絶縁体７１の厚さの総厚さを超える少なくとも１つの第２フィラー２１７（第２大径フィラー２１７ｃ）を含んでいてもよい。むろん、封止絶縁体７１がチップ２よりも薄い場合、複数の第２フィラー２１７は、封止絶縁体７１の厚さを超えてチップ２の厚さ未満の厚さを有する少なくとも１つの第２フィラー２１７（第２大径フィラー２１７ｃ）を含んでいてもよい。
　複数の第２フィラー２１７の平均粒径は、複数の第１フィラー７５の平均粒径以上であってもよいし、複数の第１フィラー７５の平均粒径未満であってもよい。複数の第２フィラー２１７の平均粒径は、１μｍ以上２０μｍ以下であってもよい。複数の第２フィラー２１７の平均粒径は、４μｍ以上１６μｍ以下であることが好ましい。むろん、複数の第２フィラー２１７は、第２小径フィラー２１７ａ、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃの全てを同時に含む必要はなく、第２小径フィラー２１７ａおよび第２中径フィラー２１７ｂのいずれか一方または双方によって構成されていてもよい。たとえば、この場合、複数の第２フィラー２１７（第２中径フィラー２１７ｂ）の最大粒径は、１０μｍ以下であってもよい。
　複数の第２フィラー２１７は、単位断面積に占める第２総断面積の割合が当該単位断面積に占める第２マトリクス樹脂２１６の断面積の割合よりも高くなるように第２マトリクス樹脂２１６に添加されている。つまり、パッケージ本体２１２内に占める複数の第２フィラー２１７の第２フィラー密度は、パッケージ本体２１２内に占める第２マトリクス樹脂２１６の第２樹脂密度よりも高い。
　複数の第２フィラー２１７は、具体的には、単位断面積当たりに占める第２総断面積の割合が６０％以上９５％以下になるように第２マトリクス樹脂２１６に添加されている。換言すると、複数の第２フィラー２１７は、６０重量％以上９５重量％以下の含有率で第２マトリクス樹脂２１６に添加されている。複数の第２フィラー２１７の第２総断面積（第２フィラー密度）は、７５％を超えて９５％以下であることが好ましい。
　複数の第２フィラー２１７の第２総断面積の割合は、パッケージ本体２１２が露出した断面から抽出された任意の第２測定領域の断面積を１とした時、当該第２測定領域に含まれる複数の第２フィラー２１７の総断面積の割合である。第２測定領域としては、複数の第２フィラー２１７が含まれる領域が選択される。たとえば、１０個以上１００個以下の第２フィラー２１７を含む第２測定領域が選択されてもよい。
　第２測定領域は、第２小径フィラー２１７ａ、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃのうちの少なくとも１種を含んでいればよく、必ずしも第２小径フィラー２１７ａ、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃの全てを含む必要はない。むろん、複数の第２フィラー２１７の総断面積は、第２小径フィラー２１７ａ、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃのうちの少なくとも２種を含む第２測定領域から求められてもよい。また、複数の第２フィラー２１７の総断面積は、第２小径フィラー２１７ａ、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃの全てを含む第２測定領域から求められてもよい。
　第２測定領域の断面積は、パッケージ本体２１２の厚さに応じて任意の値に調整される。第２測定領域の断面積は、たとえば、１μｍ四方以上１００μｍ四方以下（＝１μｍ２以上１００００μｍ２以下）の範囲で調整されてもよい。第１測定領域の断面積は、たとえば、１μｍ四方以上５μｍ四方以下、５μｍ四方以上１０μｍ四方以下、１０μｍ四方以上２０μｍ四方以下、２０μｍ四方以上３０μｍ四方以下、３０μｍ四方以上４０μｍ四方以下、４０μｍ四方以上５０μｍ四方以下、４０μｍ四方以上５０μｍ四方以下、５０μｍ四方以上６０μｍ四方以下、６０μｍ四方以上７０μｍ四方以下、７０μｍ四方以上８０μｍ四方以下、８０μｍ四方以上９０μｍ四方以下、および、９０μｍ四方以上１００μｍ四方以下のいずれか１つの範囲で調整されてもよい。
　たとえば、１０μｍ四方（＝１００μｍ２）の第２測定領域が抽出された場合、複数の第２フィラー２１７の総断面積は８０μｍ２以上９５μｍ２以下となる。このように算出された複数の第２フィラー２１７の総断面積の割合は、１ｍｍ２当たりの割合、１００μｍ２当たりの割合、１０μｍ２当たりの割合等に換算されてもよい。
　第２測定領域の断面積は、封止絶縁体７１に適用された第１測定領域の断面積と等しいことが好ましい。むろん、複数の第２フィラー２１７の第２総断面積の割合は、複数の第２測定領域から求められた複数の総断面積の割合の平均値から算出されてもよい。第２測定領域において複数の第２フィラー２１７が露出した領域以外の領域では、第２マトリクス樹脂２１６および複数の第２可撓化粒子２１８が露出している。
　複数の前記第２フィラー２１７は、この形態では、単位断面積において複数の第１フィラー７５の第１総断面積とは異なる第２総断面積となるように第２マトリクス樹脂２１６に添加されている。つまり、第２総断面積の割合（第２フィラー密度）は、第１総断面積の割合（第１フィラー密度）とは異なっている。第２総断面積は、第１総断面積を超えていることが好ましい。つまり、第２総断面積の割合は、第１総断面積の割合を超えていることが好ましい。
　第２総断面積の割合は、０．１％以上１０％以下の割合範囲で第１総断面積の割合よりも高く設定されてもよい。具体的には、第２総断面積の割合は、０．１％以上１％以下、１％以上２％以下、２％以上３％以下、３％以上４％以下、４％以上５％以下、５％以上６％以下、６％以上７％以下、７％以上８％以下、８％以上９％以下、および、９％以上１０％以下のいずれかの範囲に属する割合だけ第１総断面積の割合よりも高く設定されてもよい。
　たとえば、第１総断面積の割合が７５％以上８５％以下の範囲に設定されている場合、第２総断面積の割合が第１総断面積の割合よりも高いという条件の下、第２総断面積の割合は７５％を超えて９５％以下の範囲で調節される。第２総断面積の割合は、５％±２％の範囲（つまり３％以上７％以下）の割合だけ第１総断面積の割合よりも高いことが好ましい。たとえば、第１総断面積の割合が７５％以上８５％以下の範囲に設定されている場合、第２総断面積の割合は７８％を超えて９２％以下の範囲で設定されることが好ましい。
　複数の第２可撓化粒子２１８は、第２マトリクス樹脂２１６に添加されている。複数の第２可撓化粒子２１８は、シリコン系可撓化粒子、アクリル系可撓化粒子およびブタジエン系可撓化粒子のうちの少なくとも１種を含んでいてもよい。複数の第２可撓化粒子２１８は、封止絶縁体７１の複数の第１可撓化粒子７６と同種または異種からなる絶縁体を含んでいてもよい。
　複数の第２可撓化粒子２１８は、この形態では、複数の第１可撓化粒子７６と同種の可撓化粒子（つまりシリコン系可撓化粒子）によって構成されている。複数の第２可撓化粒子２１８は、複数の第２フィラー２１７の平均粒径未満の平均粒径を有していることが好ましい。複数の第２可撓化粒子２１８の平均粒径は、１ｎｍ以上１μｍ以下であることが好ましい。複数の第２可撓化粒子２１８の最大粒径は、１μｍ以下であることが好ましい。
　複数の第２可撓化粒子２１８は、この形態では、単位断面積当たりに占める総断面積の割合が０．１％以上１０％以下となるように第２マトリクス樹脂２１６に添加されている。換言すると、複数の第２可撓化粒子２１８は、０．１重量％以上１０重量％以下の範囲の含有率で第２マトリクス樹脂２１６に添加されている。複数の第２可撓化粒子２１８の平均粒径や含有率は、製造時および／または製造後にパッケージ本体２１２に付与すべき弾性率に応じて適宜調節される。たとえば、サブミクロンオーダ（＝１μｍ以下）の平均粒径を有する複数の第２可撓化粒子２１８によれば、パッケージ本体２１２の低弾性率や低硬化収縮率に寄与させることができる。
　このように、パッケージ本体２１２は、封止絶縁体７１とは別体からなり、封止絶縁体７１との間で境界部２１９を形成している。パッケージ本体２１２は、封止絶縁体７１に密着する一方で、封止絶縁体７１と一体化していない。むろん、パッケージ本体２１２は、境界部２１９を部分的に消滅させるように封止絶縁体７１の一部と一体化した部分を含んでいてもよい。
　この形態では、複数の第１フィラー７５および複数の第２フィラー２１７がいずれも球体物によって構成され、パッケージ本体２１２が境界部２１９の近傍においてフィラー欠片７５ｄを有さない。したがって、境界部２１９は、複数の第１フィラー７５のうち絶縁主面７２の表層部および絶縁側壁７３の表層部に形成された複数のフィラー欠片７５ｄによって観察される。
　境界部２１９は、第１総断面積の割合（複数の第１フィラー７５）から第２総断面積の割合（複数の第２フィラー２１７）に切り替わる地点でもある。また、境界部２１９は、異なる製造方法を経て形成された製造工程履歴でもある。境界部２１９は、封止絶縁体７１およびパッケージ本体２１２の間に複数の微細な空隙（空孔）を有していてもよい。この場合、複数の微細な空隙は、１ｎｍ以上１μｍ以下であってもよい。つまり、複数の微細な空隙は、第１小径フィラー７５ａ（第２小径フィラー２１７ａ）の粒径以下であってもよい。
　パッケージ本体２１２は、チップ２の第１～第４側面５Ａ～５Ｄに当接した第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８を含む。また、パッケージ本体２１２は、封止絶縁体７１の絶縁主面７２および絶縁側壁７３に当接した第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８を含む。
　少なくとも第２マトリクス樹脂２１６は、絶縁主面７２の研削痕および絶縁側壁７３の研削痕を埋めている。少なくとも第２マトリクス樹脂２１６は、封止絶縁体７１の複数のフィラー欠片７５ｄ（具体的にはフィラー欠片７５ｄの破断部）に当接していることが好ましい。ここにいう「当接」は、第２マトリクス樹脂２１６がフィラー欠片７５ｄに直接接触（被覆）している形態を含む他、第２マトリクス樹脂２１６が第１マトリクス樹脂７４を挟んでフィラー欠片７５ｄに間接的に接触（被覆）している形態を含む。
　むろん、複数の第２フィラー２１７（具体的には第２小径フィラー２１７ａ）および複数の第２可撓化粒子２１８のうちのいずれか一方または双方は、絶縁主面７２の研削痕および絶縁側壁７３の研削痕を埋めていてもよい。むろん、複数の第２フィラー２１７および複数の第２可撓化粒子２１８のうちのいずれか一方または双方は、複数のフィラー欠片７５ｄ（具体的にはフィラー欠片７５ｄの破断部）に当接していてもよい。ここにいう「当接」は、第２フィラー２１７（第２可撓化粒子２１８）がフィラー欠片７５ｄに直接接触（被覆）している形態を含む他、第２フィラー２１７（第２可撓化粒子２１８）が第１マトリクス樹脂７４を挟んでフィラー欠片７５ｄに間接的に接触（被覆）している形態を含む。
　第２マトリクス樹脂２１６は、絶縁主面７２および絶縁側壁７３において、第１マトリクス樹脂７４および／または第１フィラー７５（フィラー欠片７５ｄを含む）にそれぞれ当接し、第１マトリクス樹脂７４内に進入していない。また、複数の第２フィラー２１７は、絶縁主面７２および絶縁側壁７３において、第１マトリクス樹脂７４および／または第１フィラー７５（フィラー欠片７５ｄを含む）にそれぞれ当接し、第１マトリクス樹脂７４内に進入していない。また、複数の第２可撓化粒子２１８は、絶縁主面７２および絶縁側壁７３において、第１マトリクス樹脂７４および／または第１フィラー７５（フィラー欠片７５ｄを含む）にそれぞれ当接し、第１マトリクス樹脂７４内に進入していない。
　つまり、複数の第２フィラー２１７および複数の第２可撓化粒子２１８は、封止絶縁体７１（第１マトリクス樹脂７４）内に添加されていない。ここに言う「添加されていない」は、封止絶縁体７１に当接した第２フィラー２１７（第２可撓化粒子２１８）の個数が、封止絶縁体７１内に進入した第２フィラー２１７（第２可撓化粒子２１８）の個数を上回り、前述の境界部２１９の一部が複数の第２フィラー２１７（第２可撓化粒子２１８）の一部によって形成されている構造を意味する。製造工程中に意図せずに封止絶縁体７１内に完全に進入した第２フィラー２１７（第２可撓化粒子２１８）は、第１フィラー７５（第１可撓化粒子７６）の１つと見なされてもよい。
　また、パッケージ本体２１２は、ゲート端子面５１およびソース端子面６１に当接した第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８を含む。少なくとも第２マトリクス樹脂２１６は、ゲート端子面５１の研削痕およびソース端子面６１の研削痕を埋めている。むろん、複数の第２フィラー２１７（具体的には第２小径フィラー２１７ａ）および複数の第２可撓化粒子２１８のうちのいずれか一方または双方は、ゲート端子面５１の研削痕およびソース端子面６１の研削痕を埋めていてもよい。
　図１０Ｂは、図９に示す領域Xの第２形態例を示す拡大断面図である。以下では、第１形態例（図１０Ａ参照）とは異なる点が説明され、その他の点は第１形態例（図１０Ａ参照）に係る説明が適用される。
　図１０Ｂを参照して、パッケージ本体２１２は、封止絶縁体７１およびパッケージ本体２１２を含む任意の断面において、複数の第１フィラー７５の最大粒径を超える粒径を有する少なくとも１の第２フィラー２１７を含んでいてもよい。前記任意の断面は、第１測定領域および第２測定領域を含む１つの断面であってもよい。前記任意の断面は、封止絶縁体７１の断面形状の全体およびパッケージ本体２１２の断面形状の全体が現れる１つの断面であってもよい。
　複数の第２フィラー２１７は、複数の第１フィラー７５の最大粒径を超える最大粒径を有する第２フィラー２１７を含んでいてもよい。この場合、第２測定領域における複数の第２フィラー２１７の平均粒径は、第１測定領域における複数の第１フィラー７５の平均粒径を超えていてもよい。
　第１測定領域における第１フィラー７５の最大粒径に対する第２測定領域における第２フィラー２１７の最大粒径の粒径比は、１．５以上２０以下であってもよい。前記粒径比は、１．５以上２以下、２以上４以下、４以上６以下、６以上８以下、８以上１０以下、１０以上１２以下、１２以上１４以下、１４以上１６以下、１６以上１８以下、および、１８以上２０以下のいずれかの範囲に属する値であってもよい。前記粒径比は、２以上１０以下であることが好ましい。これらの数値範囲は一例であり、前記粒径比が２０以上の値（たとえば２０以上１００以下の値）になることは妨げられない。
　このような構成において、複数の第１フィラー７５は、第１小径フィラー７５ａ、第１中径フィラー７５ｂおよび第１大径フィラー７５ｃによって構成されていてもよい。この場合、第２フィラー２１７に係る第２大径フィラー２１７ｃの最大粒径が、第１フィラー７５（第１大径フィラー７５ｃ）の最大粒径を超えるように調節される。また、複数の第１フィラー７５は、第１小径フィラー７５ａおよび第１中径フィラー７５ｂによって構成されていてもよい。
　また、複数の第１フィラー７５は、第１小径フィラー７５ａのみによって構成されていてもよい。これらの場合、複数の第２フィラー２１７は、第２中径フィラー２１７ｂおよび第２大径フィラー２１７ｃのいずれか一方または双方を含んでいてもよい。この場合、第２中径フィラー２１７ｂや第２大径フィラー２１７ｃの最大粒径が、第１小径フィラー７５ａおよび／または第１中径フィラー７５ｂの最大粒径を超えるように調節される。
　図１０Ｃは、図９に示す領域Xの第３形態例を示す拡大断面図である。以下では、第１形態例（図１０Ａ参照）とは異なる点が説明され、その他の点は第１形態例（図１０Ａ参照）に係る説明が適用される。むろん、第３形態例は、第２形態例（図１０Ｂ参照）に適用されてもよい。
　図１０Ｃを参照して、パッケージ本体２１２は、境界部２１９において、封止絶縁体７１との間で間隙部２１９ａを形成していてもよい。間隙部２１９ａは、封止絶縁体７１およびパッケージ本体２１２が存在しない空隙部である。間隙部２１９ａは、絶縁主面７２および絶縁側壁７３のいずれか一方または双方に沿って形成されていてもよい。
　絶縁側壁７３側の間隙部２１９ａの間隙幅は、絶縁主面７２側の間隙部２１９ａの間隙幅未満であることが好ましい。換言すると、断面視において、絶縁側壁７３（第１マトリクス樹脂７４）に対するパッケージ本体２１２（第２マトリクス樹脂２１６）の単位長さ当たりの接触長は、絶縁主面７２（第１マトリクス樹脂７４）に対するパッケージ本体２１２（第２マトリクス樹脂２１６）の単位長さ当たりの接触長を超えていることが好ましい。
　間隙幅は、断面視において封止絶縁体７１およびパッケージ本体２１２の間の空隙距離によって定義される。むろん、間隙部２１９ａは、絶縁主面７２側に形成される一方、絶縁側壁７３側に形成されていなくてもよい。また、間隙部２１９ａは、絶縁側壁７３側に形成される一方、絶縁主面７２側に形成されていなくてもよい。
　間隙部２１９ａの間隙幅は、少なくとも第１中径フィラー７５ｂ（第２中径フィラー２１７ｂ）の粒径以下であることが好ましい。つまり、間隙部２１９ａの間隙幅は、１μｍ以上２０μｍ以下であってもよい。間隙部２１９ａの間隙幅は、第１小径フィラー７５ａ（第２小径フィラー２１７ａ）の粒径以下であることが特に好ましい。つまり、間隙部２１９ａの間隙幅は、１ｎｍ以上１μｍ以下であってもよい。むろん、間隙部２１９ａの間隙幅は、第１小径フィラー７５ａ（第２小径フィラー２１７ａ）の粒径以上であってもよい。
　パッケージ本体２１２は、境界部２１９において、ゲート端子電極５０のゲート端子面５１およびソース端子電極６０のソース端子面６１のいずれか一方または双方との間で間隙部２１９ａを形成していてもよい。つまり、絶縁主面７２の上の領域に形成された間隙部２１９ａは、ゲート端子面５１およびソース端子面６１のいずれか一方または双方の上の領域まで延在されていてもよい。換言すると、ゲート端子面５１（ソース端子面６１）側の間隙部２１９ａは、絶縁主面７２側まで延在されていてもよい。
　以上、半導体パッケージ２０１Ａは、ダイパッド２０６、半導体装置１Ａおよびパッケージ本体２１２を含む。半導体装置１Ａは、ダイパッド２０６の上に配置されている。半導体装置１Ａは、チップ２、ゲート電極３０（ソース電極３２：主面電極）、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１を含む。チップ２は、第１主面３を有している。ゲート電極３０（ソース電極３２）は、第１主面３の上に配置されている。ゲート端子電極５０（ソース端子電極６０）は、ゲート電極３０（ソース電極３２）の上に配置されている。
　封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１主面３の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆している。封止絶縁体７１は、第１マトリクス樹脂７４および複数の第１フィラー７５を含む。パッケージ本体２１２は、封止絶縁体７１を被覆するようにダイパッド２０６および半導体装置１Ａを封止している。パッケージ本体２１２は、第２マトリクス樹脂２１６および複数の第２フィラー２１７を含む。
　この構造によれば、第２マトリクス樹脂２１６および複数の第２フィラー２１７によってパッケージ本体２１２の機械的強度を調節できる。また、この構造によれば、パッケージ本体２１２によって外力や湿気から半導体装置１Ａを保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から半導体装置１Ａを保護できる。これにより、半導体装置１Ａ等の形状不良や電気的特性の変動を抑制できる。
　一方、半導体装置１Ａ側では、封止絶縁体７１によってパッケージ本体２１２を介する外力や湿気から封止対象物を保護できる。つまり、パッケージ本体２１２を介する外力に起因するダメージやパッケージ本体２１２を介する湿気に起因する劣化から封止対象物を保護できる。これにより、半導体装置１Ａ等の形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体パッケージ２０１Ａを提供できる。
　複数の第１フィラー７５は第１フィラー密度で第１マトリクス樹脂７４に添加され、複数の第２フィラー２１７は第１フィラー密度とは異なる第２フィラー密度で第２マトリクス樹脂２１６に添加されていることが好ましい。複数の第１フィラー７５は単位断面積において第１総断面積となるように第１マトリクス樹脂７４に添加され、複数の第２フィラー２１７は、当該単位断面積において第１総断面積とは異なる第２総断面積となるように第２マトリクス樹脂２１６に添加されていることが好ましい。
　換言すると、単位断面積に占める第２総断面積の割合は、単位断面積に占める第１総断面積の割合とは異なることが好ましい。これらの構造によれば、半導体装置１Ａの機械的強度を考慮してパッケージ本体２１２の機械的強度を調節できる。この場合、第２総断面積の割合（第２フィラー密度）は、第１総断面積の割合（第１フィラー密度）よりも高いことが好ましい。この構造によれば、パッケージ本体２１２の機械的強度を封止絶縁体７１の機械的強度よりも高くすることができる。
　第２総断面積の割合を第１総断面積の割合未満に調節し、パッケージ本体２１２の機械的強度を封止絶縁体７１の機械的強度よりも低くすることも考えられる。この場合、温度変化に起因する封止絶縁体７１の変形によって、パッケージ本体２１２から封止絶縁体７１が剥離する可能性がある。
　また、封止絶縁体７１の変形に起因してチップ２が変形し、パッケージ本体２１２からチップ２が剥離する可能性もある。封止絶縁体７１やチップ２の変形は、半導体装置１Ａの形状不良や電気的特性の変動の一要因にもる。また、パッケージ本体２１２の機械的強度を低減させた場合、温度変化に起因するダイパッド２０６等の変形によって、パッケージ本体２１２からダイパッド２０６等が剥離する可能性もある。
　したがって、パッケージ本体２１２の機械的強度は、封止絶縁体７１の機械的強度よりも高いことが好ましい。この構造によれば、封止絶縁体７１の変形を抑制し、パッケージ本体２１２からの封止絶縁体７１の剥離を抑制できる。また、パッケージ本体２１２の強度を高めることによって、ダイパッド２０６等の変形を抑制し、パッケージ本体２１２からのダイパッド２０６等の剥離も抑制できる。
　複数の第１フィラー７５は、単位断面積に占める第１総断面積の割合が単位断面積に占める第１マトリクス樹脂７４の断面積の割合よりも高くなるように第１マトリクス樹脂７４に添加されていることが好ましい。また、複数の第２フィラー２１７は、単位断面積に占める第２総断面積の割合が単位断面積に占める第２マトリクス樹脂２１６の断面積の割合よりも高くなるように第２マトリクス樹脂２１６に添加されていることが好ましい。この場合、第１総断面積の割合が６０％以上であり、第２総断面積の割合が６０％以上であることが好ましい。
　第１マトリクス樹脂７４は、熱硬化性樹脂からなることが好ましい。第２マトリクス樹脂２１６は、熱硬化性樹脂からなることが好ましい。複数の第１フィラー７５は、球体物および不定形物のうちのいずれか一方または双方によって構成されていることが好ましい。複数の第２フィラー２１７は、球体物および不定形物のうちのいずれか一方または双方によって構成されていることが好ましい。複数の第１フィラー７５は、球体物によって構成されていることが特に好ましい。また、複数の第２フィラー２１７は、球体物によって構成されていることが特に好ましい。
　封止絶縁体７１は、粒径の異なる複数の第１フィラー７５を含むことが特に好ましい。パッケージ本体２１２は、粒径の異なる複数の第２フィラー２１７を含むことが特に好ましい。複数の第１フィラー７５は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していることが好ましい。複数の第２フィラー２１７は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有していることが好ましい。
　図１１は、図１に示す半導体装置１Ａの製造時に使用されるウエハ構造８０を示す斜視図である。図１２は、図１１に示すデバイス領域８６を示す断面図である。図１１および図１２を参照して、ウエハ構造８０は、円盤状に形成されたウエハ８１を含む。ウエハ８１は、チップ２のベースとなる。ウエハ８１は、一方側の第１ウエハ主面８２、他方側の第２ウエハ主面８３、ならびに、第１ウエハ主面８２および第２ウエハ主面８３を接続するウエハ側面８４を有している。
　ウエハ８１は、ウエハ側面８４においてＳｉＣ単結晶の結晶方位を示す目印８５を有している。目印８５は、この形態では、平面視において直線状に切り欠かれたオリエンテーションフラットを含む。オリエンテーションフラットは、この形態では、第２方向Ｙに延びている。オリエンテーションフラットは、必ずしも第２方向Ｙに延びている必要はなく、第１方向Ｘに延びていてもよい。
　むろん、目印８５は、第１方向Ｘに延びる第１オリエンテーションフラット、および、第２方向Ｙに延びる第１オリエンテーションフラットを含んでいてもよい。また、目印８５は、オリエンテーションフラットに代えて、ウエハ８１の中央部に向けて切り欠かれたオリエンテーションノッチを有していてもよい。オリエンテーションノッチは、平面視において三角形状や四角形状等の多角形状に切り欠かれた切欠部であってもよい。
　ウエハ８１は、平面視において５０ｍｍ以上３００ｍｍ以下（つまり２インチ以上１２インチ以下）の直径を有していてもよい。ウエハ構造８０の直径は、目印８５外においてウエハ構造８０の中心を通る弦の長さによって定義される。ウエハ構造８０は、１００μｍ以上１１００μｍ以下の厚さを有していてもよい。
　ウエハ構造８０は、ウエハ８１の内部において第１ウエハ主面８２側の領域に形成された第１半導体領域６、および、第２ウエハ主面８３側の領域に形成された第２半導体領域７を含む。第１半導体領域６はエピタキシャル層によって形成され、第２半導体領域７は半導体基板によって形成されている。つまり、第１半導体領域６は、エピタキシャル成長法によって、第２半導体領域７から半導体単結晶をエピタキシャル成長させることによって形成されている。第２半導体領域７は、第１半導体領域６の厚さを超える厚さを有していることが好ましい。
　ウエハ構造８０は、第１ウエハ主面８２に設けられた複数のデバイス領域８６および複数の切断予定ライン８７を含む。複数のデバイス領域８６は、半導体装置１Ａにそれぞれ対応する領域である。複数のデバイス領域８６は、平面視において四角形状にそれぞれ設定されている。複数のデバイス領域８６は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に配列されている。
　複数の切断予定ライン８７は、チップ２の第１～第４側面５Ａ～５Ｄとなる箇所を定めるライン（帯状に延びる領域）である。複数の切断予定ライン８７は、複数のデバイス領域８６を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。複数の切断予定ライン８７は、たとえば、ウエハ８１の内部および／または外部に設けられたアライメントマーク等によって定められていてもよい。
　ウエハ構造８０は、この形態では、複数のデバイス領域８６にそれぞれ形成されたメサ部１１、ＭＩＳＦＥＴ構造１２、アウターコンタクト領域１９、アウターウェル領域２０、フィールド領域２１、主面絶縁膜２５、サイドウォール構造２６、層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８を含む。
　ウエハ構造８０は、複数のアッパー絶縁膜３８の間の領域に区画されたダイシングストリート４１を含む。つまり、ダイシングストリート４１は、切断予定ライン８７を露出させるように切断予定ライン８７を横切って複数のデバイス領域８６に跨っている。ダイシングストリート４１は、複数の切断予定ライン８７に沿って延びる格子状に形成されている。ダイシングストリート４１は、この形態では、層間絶縁膜２７を露出させている。むろん、第１ウエハ主面８２を露出させる層間絶縁膜２７が形成されている場合、ダイシングストリート４１は、第１ウエハ主面８２を露出させていてもよい。
　図１３Ａ～図１３Ｉは、図１に示す半導体装置１Ａの製造方法例を示す断面図である。図１３Ａ～図１３Ｉに示される各工程で形成される各構造の具体的な特徴の説明は、前述した通りであるので、省略または簡略化される。
　図１３Ａを参照して、ウエハ構造８０が用意される（図１１および図１２参照）。次に、第１ゲート導体膜５５および第１ソース導体膜６７のベースとなる第１ベース導体膜８８がウエハ構造８０の上に形成される。第１ベース導体膜８８は、層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８に沿って膜状に形成される。第１ベース導体膜８８は、Ｔｉ系金属膜を含む。第１ベース導体膜８８は、スパッタ法および／または蒸着法によって形成されてもよい。
　次に、第２ゲート導体膜５６および第２ソース導体膜６８のベースとなる第２ベース導体膜８９が第１ベース導体膜８８の上に形成される。第２ベース導体膜８９は、第１ベース導体膜８８を挟んで層間絶縁膜２７、ゲート電極３０、ソース電極３２、複数のゲート配線３６Ａ、３６Ｂ、ソース配線３７およびアッパー絶縁膜３８を膜状に被覆する。第２ベース導体膜８９は、Ｃｕ系金属膜を含む。第２ベース導体膜８９は、スパッタ法および／または蒸着法によって形成されてもよい。
　次に、図１３Ｂを参照して、所定パターンを有するレジストマスク９０が第２ベース導体膜８９の上に形成される。レジストマスク９０は、ゲート電極３０を露出させる第１開口９０ａ、および、ソース電極３２を露出させる第２開口９０ｂを含む。第１開口９０ａは、ゲート電極３０上の領域においてゲート端子電極５０を形成すべき領域を露出させている。第２開口９０ｂは、ソース電極３２上の領域においてソース端子電極６０を形成すべき領域を露出させている。
　この工程は、第２ベース導体膜８９に対するレジストマスク９０の密着性を低下させる工程を含む。レジストマスク９０の密着性は、レジストマスク９０に対する露光条件や露光後のベーク条件（焼き締め温度や時間等）を調節することによって調整される。これにより、第１開口９０ａの下端部に第１突出部５３の成長起点が形成され、第２開口９０ｂの下端部に第２突出部６３の成長起点が形成される。
　次に、図１３Ｃを参照して、第２ゲート導体膜５６および第２ソース導体膜６８のベースとなる第３ベース導体膜９１が第２ベース導体膜８９の上に形成される。第３ベース導体膜９１は、この形態では、めっき法（たとえば電解めっき法）によって導電体（この形態ではＣｕ系金属）を第１開口９０ａおよび第２開口９０ｂ内に堆積させることによって形成される。第３ベース導体膜９１は、第１開口９０ａおよび第２開口９０ｂ内において第２ベース導体膜８９と一体化する。これにより、ゲート電極３０を被覆するゲート端子電極５０が形成される。また、ソース電極３２を被覆するソース端子電極６０が形成される。
　この工程は、第１開口９０ａの下端部における第２ベース導体膜８９およびレジストマスク９０の間にめっき液を進入させる工程を含む。また、この工程は、第２開口９０ｂの下端部における第２ベース導体膜８９およびレジストマスク９０の間にめっき液を進入させる工程を含む。これにより、第１開口９０ａの下端部において第３ベース導体膜９１の一部（ゲート端子電極５０）が突起状に成長され、第１突出部５３が形成される。また、第２開口９０ｂの下端部において第３ベース導体膜９１の一部（ソース端子電極６０）が突起状に成長され、第２突出部６３が形成される。
　次に、図１３Ｄを参照して、レジストマスク９０が除去される。これにより、ゲート端子電極５０およびソース端子電極６０が外部に露出される。
　次に、図１３Ｅを参照して、第２ベース導体膜８９のうちゲート端子電極５０およびソース端子電極６０から露出した部分が除去される。第２ベース導体膜８９の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。次に、第１ベース導体膜８８のうちゲート端子電極５０およびソース端子電極６０から露出した部分が除去される。第１ベース導体膜８８の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
　次に、図１３Ｆを参照して、ゲート端子電極５０およびソース端子電極６０を被覆するように封止剤９２が第１ウエハ主面８２の上に供給される。封止剤９２は、封止絶縁体７１のベースとなる。封止剤９２は、ゲート端子電極５０の周囲およびソース端子電極６０の周囲を被覆し、アッパー絶縁膜３８の全域、ゲート端子電極５０の全域およびソース端子電極６０の全域を被覆する。
　封止剤９２は、この形態では、第１マトリクス樹脂７４、複数の第１フィラー７５および複数の第１可撓化粒子７６（可撓化剤）を含む。複数の第１フィラー７５は、単位断面積に占める総断面積の割合が当該単位断面積に占める第１マトリクス樹脂７４の断面積の割合よりも高くなるように第１マトリクス樹脂７４に添加されている。つまり、封止剤９２の粘度は、複数の第１フィラー７５によって高められている。
　複数の第１フィラー７５は、単位断面積に占める第１総断面積の割合が６０％以上となるように第１マトリクス樹脂７４に添加されていることが好ましい。封止剤９２の供給工程後、封止剤９２が加熱によって硬化され、封止絶縁体７１が形成される。封止絶縁体７１は、ゲート端子電極５０の全域およびソース端子電極６０の全域を被覆する絶縁主面７２を有している。
　次に、図１３Ｇを参照して、封止絶縁体７１が部分的に除去される。封止絶縁体７１は、この形態では、研削法によって絶縁主面７２側から研削される。研削法は、機械研磨法あってもよいし、化学機械研磨法であってもよい。絶縁主面７２は、ゲート端子電極５０およびソース端子電極６０が露出するまで研削される。この工程は、ゲート端子電極５０およびソース端子電極６０の研削工程を含む。これにより、ゲート端子電極５０（ゲート端子面５１）およびソース端子電極６０（ソース端子面６１）との間で１つの研削面を形成する絶縁主面７２が形成される。
　次に、図１３Ｈを参照して、ウエハ８１が第２ウエハ主面８３側から部分的に除去され、ウエハ８１が所望の厚さになるまで薄化される。ウエハ８１の薄化工程は、エッチング法や研削法によって実施されてもよい。エッチング法は、ウエットエッチング法であってもよいし、ドライエッチング法であってもよい。研削法は、機械研磨法あってもよいし、化学機械研磨法であってもよい。
　この工程は、ウエハ８１を支持する支持部材として封止絶縁体７１を利用し、ウエハ８１を薄化させる工程を含む。これにより、ウエハ８１を適切にハンドリングできる。また、ウエハ８１の変形（薄化に伴う反り）を封止絶縁体７１によって抑制できるから、ウエハ８１を適切に薄化できる。
　一例として、ウエハ８１の厚さが封止絶縁体７１の厚さ未満である場合、ウエハ８１は更に薄化される。他の例として、ウエハ８１の厚さが封止絶縁体７１の厚さ以上である場合、ウエハ８１は封止絶縁体７１の厚さ未満の厚さになるまで薄化される。これらの場合、第２半導体領域７（半導体基板）の厚さが第１半導体領域６（エピタキシャル層）の厚さ未満になるまでウエハ８１が薄化されることが好ましい。
　むろん、第２半導体領域７（半導体基板）の厚さは、第１半導体領域６（エピタキシャル層）の厚さ以上であってもよい。また、第１半導体領域６が第２ウエハ主面８３から露出するまでウエハ８１が薄化されてもよい。つまり、第２半導体領域７の全部が除去されてもよい。
　次に、図１３Ｉを参照して、第２ウエハ主面８３を被覆するドレイン電極７７が形成される。ドレイン電極７７は、スパッタ法および／または蒸着法によって形成されてもよい。その後、切断予定ライン８７に沿ってウエハ構造８０および封止絶縁体７１が切断される。ウエハ構造８０および封止絶縁体７１は、ダイシングブレード（図示せず）によって切断されてもよい。以上を含む工程を経て、１枚のウエハ構造８０から複数の半導体装置１Ａが製造される。
　以上、半導体装置１Ａの製造方法は、ウエハ構造８０の用意工程、ゲート端子電極５０（ソース端子電極６０）の形成工程、および、封止絶縁体７１の形成工程を含む。ウエハ構造８０は、ウエハ８１およびゲート電極３０（ソース電極３２：主面電極）を含む。ウエハ８１は、第１ウエハ主面８２を有している。ゲート電極３０（ソース電極３２）は第１ウエハ主面８２の上に配置されている。
　ゲート端子電極５０（ソース端子電極６０）の形成工程では、ゲート電極３０（ソース電極３２）の上にゲート端子電極５０（ソース端子電極６０）が形成される。封止絶縁体７１の形成工程では、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１ウエハ主面８２の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆するゲート端子電極５０（ソース端子電極６０）が形成される。
　封止絶縁体７１の形成工程では、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１ウエハ主面８２の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆するゲート端子電極５０（ソース端子電極６０）が形成される。封止絶縁体７１は、第１マトリクス樹脂７４および複数の第１フィラー７５を含む。
　この製造方法によれば、第１マトリクス樹脂７４および複数の第１フィラー７５によって封止絶縁体７１の強度を調節できる。また、この製造方法によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ａを製造できる。
　複数の第１フィラー７５は、単位断面積に占める第１総断面積の割合が当該単位断面積に占める第１マトリクス樹脂７４の断面積の割合よりも高くなるように第１マトリクス樹脂７４に添加されていることが好ましい。この製造方法によれば、封止絶縁体７１の機械的強度を向上し、温度上昇に伴う封止絶縁体７１の応力を抑制できる。これにより、封止絶縁体７１の応力に起因するウエハ８１の変形や電気的特性の変動を抑制できる。
　この場合、第１総断面積の割合は６０％以上であることが好ましい。この構造によれば、封止絶縁体７１の機械的強度を適切に向上できる。第１総断面積の割合は、９５％以下であることが好ましい。複数の第１フィラー７５は、球体物および不定形物のうちのいずれか一方または双方によって構成されていてもよい。複数の第１フィラー７５は、球体物によって構成されていることが好ましい。封止絶縁体７１は、粒径の異なる複数の第１フィラー７５を含むことが好ましい。
　封止絶縁体７１の形成工程は、封止剤９２の供給工程、および、封止剤９２の熱硬化工程を含むことが好ましい。封止剤９２の供給工程では、熱硬化性樹脂からなる第１マトリクス樹脂７４、および、複数の第１フィラー７５を含む封止剤９２が第１ウエハ主面８２の上に供給される。封止剤９２の熱硬化工程では、封止剤９２を熱硬化させることによって封止絶縁体７１が形成される。
　この場合、封止剤９２は、ゲート端子電極５０（ソース端子電極６０）の全域を被覆するように第１ウエハ主面８２の上に供給されることが好ましい。この場合、封止絶縁体７１の形成工程は、封止剤９２の熱硬化工程後にゲート端子電極５０（ソース端子電極６０）の一部が露出するまで封止絶縁体７１を部分的に除去する工程を含むことが好ましい。
　ゲート端子電極５０（ソース端子電極６０）の形成工程は、ゲート電極３０（ソース電極３２）よりも厚いゲート端子電極５０（ソース端子電極６０）を形成する工程を含むことが好ましい。封止絶縁体７１の形成工程は、ゲート電極３０（ソース電極３２）よりも厚い封止絶縁体７１を形成する工程を含むことが好ましい。
　半導体装置１Ａの製造方法は、封止絶縁体７１の形成工程後、ウエハ８１を薄化する工程を含むことが好ましい。この製造方法によれば、封止絶縁体７１からウエハ８１に対する応力を低減できるため、ウエハ８１を適切に薄化できる。この場合、封止絶縁体７１を支持部材として利用してウエハ８１が薄化されてもよい。
　ウエハ８１の薄化工程は、封止絶縁体７１の厚さ未満になるまでウエハ８１を薄化する工程を含むことが好ましい。ウエハ８１の薄化工程は、ゲート端子電極５０（ソース端子電極６０）よりも薄くなるまでウエハ８１を薄化させる工程を含むことが好ましい。ウエハ８１の薄化工程は、研削法によってウエハ８１を薄化する工程を含むことが好ましい。
　ウエハ８１は、基板およびエピタキシャル層を含む積層構造を有し、エピタキシャル層によって形成された第１ウエハ主面８２を有していることが好ましい。この場合、ウエハ８１の薄化工程は、基板の少なくとも一部を除去する工程を含んでいてもよい。たとえば、ウエハ８１の薄化工程は、エピタキシャル層よりも薄くなるまで基板を薄化させる工程を含んでいてもよい。ウエハ８１は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。
　ゲート端子電極５０（ソース端子電極６０）の形成工程は、ゲート電極３０（ソース電極３２）を被覆する第２ベース導体膜８９（導体膜）を形成する工程、第２ベース導体膜８９のうちゲート電極３０（ソース電極３２）を被覆する部分を露出させるレジストマスク９０を第２ベース導体膜８９の上に形成する工程、第２ベース導体膜８９のうちレジストマスク９０から露出した部分の上に第３ベース導体膜９１（導電体）を堆積させる工程、および、第３ベース導体膜９１の堆積工程の後、レジストマスク９０を除去する工程を含むことが好ましい。
　半導体装置１Ａの製造方法は、ゲート端子電極５０（ソース端子電極６０）の形成工程前にゲート電極３０（ソース電極３２）を部分的に被覆するアッパー絶縁膜３８を形成する工程を含むことが好ましい。この場合、封止剤９２の供給工程は、ゲート端子電極５０（ソース端子電極６０）およびアッパー絶縁膜３８を被覆するように封止剤９２を開口部９５内に供給する工程を含むことが好ましい。
　ゲート端子電極５０（ソース端子電極６０）の形成工程は、アッパー絶縁膜３８を直接被覆する部分を有するゲート端子電極５０（ソース端子電極６０）を形成する工程を含むことが好ましい。アッパー絶縁膜３８の形成工程は、無機絶縁膜４２および有機絶縁膜４３のうちの少なくとも一方を含むアッパー絶縁膜３８を形成する工程を含むことが好ましい。
　ウエハ構造８０の用意工程では、ウエハ８１、デバイス領域８６、切断予定ライン８７およびゲート電極３０（ソース電極３２）を含むウエハ構造８０が用意されることが好ましい。デバイス領域８６は、ウエハ８１（第１ウエハ主面８２）に設定されている。切断予定ライン８７は、デバイス領域８６を区画するようにウエハ８１（第１ウエハ主面８２）に設定されている。ゲート電極３０（ソース電極３２）は、デバイス領域８６において第１ウエハ主面８２の上に配置されている。この場合、半導体装置１Ａの製造方法は、封止絶縁体７１の形成工程後（具体的には封止絶縁体７１の除去工程後）、ウエハ８１および封止絶縁体７１を切断予定ライン８７に沿って切断する工程を含むことが好ましい。
　図１４Ａ～図１４Ｃは、図８に示す半導体パッケージ２０１Ａの製造方法例を示す断面図である。図１４Ａ～図１４Ｃに示される各工程で形成される各構造の具体的な特徴の説明は、前述した通りであるので、省略または簡略化される。
　図１４Ａを参照して、半導体パッケージ２０１Ａの製造方法は、半導体装置１Ａの製造工程後に実施される。半導体パッケージ２０１Ａの製造方法では、まず、リードフレーム２２０が用意される。リードフレーム２２０は、金属板２０２、複数のリード端子２０９、ならびに、金属板２０２および複数のリード端子２０９を支持するフレーム部２２１を含み、プレス成型等によって所定の形状に形成されている。
　次に、図１４Ｂを参照して、半導体装置１Ａが導電接着剤２１０を介して金属板２０２（ダイパッド２０６）に接合される。次に、少なくとも１つの導線２１１がリード端子２０９およびゲート端子電極５０に接続され、少なくとも１つの導線２１１がリード端子２０９およびソース端子電極６０に接続される。
　次に、図１４Ｃを参照して、鋳型２２２（金型）を用いたモールド成型法が実施される。図１４Ｃでは、モールド成型法の一例としてのトランスファー成形法が採用された例が示されている。鋳型２２２は、一方側の第１型２２３（下型）、および、他方側の第２型２２４（上型）を含む。第２型２２４は、第１型２２３との間で鋳型空間２２５を区画している。
　リードフレーム２２０は、少なくとも半導体装置１Ａが鋳型空間２２５内に位置するように鋳型２２２内に配置される。リードフレーム２２０の配置後、第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８を含むモールド樹脂２２６が鋳型空間２２５内に供給される。複数の第２フィラー２１７は、単位断面積に占める第２総断面積の割合が当該単位断面積に占める第２マトリクス樹脂２１６の断面積の割合よりも高くなるように第２マトリクス樹脂２１６に添加されている。
　つまり、モールド樹脂２２６の粘度は、複数の第２フィラー２１７によって高められている。第２総断面積の割合は６０％以上であることが好ましい。第２総断面積は、複数の第１フィラー７５の第１総断面積と異なることが好ましい。つまり、第２総断面積の割合（第２フィラー密度）は、第１総断面積（第１フィラー密度）とは異なことが好ましい。第２総断面積は、第１総断面積を超えていることが特に好ましい。
　モールド樹脂２２６は、鋳型空間２２５内において金属板２０２、複数のリード端子２０９、半導体装置１Ａ、導電接着剤２１０および複数の導線２１１を封止する。モールド樹脂２２６の供給工程後、モールド樹脂２２６が加熱によって硬化され、パッケージ本体２１２が形成される。その後、リードフレーム２２０が鋳型２２２から取り出され、金属板２０２および複数のリード端子２０９がパッケージ本体２１２と共にフレーム部２２１から切り離される。
　以上を含む工程を経て、半導体パッケージ２０１Ａが製造される。この形態では、モールド成型法の一例としてのトランスファー成形法が採用された例が示された。しかし、トランスファー成形法に代えてコンプレッション成形法が採用されてもよい。
　以上、半導体パッケージ２０１Ａの製造方法は、半導体装置１Ａの用意工程およびパッケージ本体２１２の形成工程を含む。半導体装置１Ａは、チップ２、ゲート電極３０（ソース電極３２：主面電極）、ゲート端子電極５０（ソース端子電極６０）および封止絶縁体７１を含む。
　封止絶縁体７１は、ゲート端子電極５０（ソース端子電極６０）の一部を露出させるように第１主面３の上でゲート端子電極５０（ソース端子電極６０）の周囲を被覆している。封止絶縁体７１は、第１マトリクス樹脂７４および複数の第１フィラー７５を含む。パッケージ本体２１２の形成工程では、第２マトリクス樹脂２１６および複数の第２フィラー２１７を含むモールド樹脂２２６によってダイパッド２０６および半導体装置１Ａが封止され、パッケージ本体２１２が形成される。
　この製造方法によれば、第２マトリクス樹脂２１６および複数の第２フィラー２１７によってパッケージ本体２１２の機械的強度を調節できる。また、この製造方法によれば、パッケージ本体２１２によって外力や湿気から半導体装置１Ａを保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から半導体装置１Ａを保護できる。これにより、半導体装置１Ａ等の形状不良や電気的特性の変動を抑制できる。
　一方、半導体装置１Ａ側では、封止絶縁体７１によってパッケージ本体２１２を介する外力や湿気から封止対象物を保護できる。つまり、パッケージ本体２１２を介する外力に起因するダメージやパッケージ本体２１２を介する湿気に起因する劣化から封止対象物を保護できる。これにより、半導体装置１Ａ等の形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体パッケージ２０１Ａを製造できる。
　複数の第１フィラー７５は第１フィラー密度で第１マトリクス樹脂７４に添加され、複数の第２フィラー２１７は第１フィラー密度とは異なる第２フィラー密度で第２マトリクス樹脂２１６に添加されていることが好ましい。複数の第１フィラー７５は単位断面積において第１総断面積となるように第１マトリクス樹脂７４に添加され、複数の第２フィラー２１７は、単位断面積において第１総断面積とは異なる第２総断面積となるように第２マトリクス樹脂２１６に添加されていることが好ましい。
　換言すると、単位断面積に占める第２総断面積の割合は、単位断面積に占める第１総断面積の割合とは異なることが好ましい。これらの製造方法によれば、半導体装置１Ａの機械的強度を考慮してパッケージ本体２１２の機械的強度を調節できる。この場合、第２総断面積の割合（第２フィラー密度）は、第１総断面積の割合（第１フィラー密度）よりも高いことが好ましい。
　第１総断面積よりも高い第２総断面積を有する複数の第２フィラー２１７によれば、パッケージ本体２１２の機械的強度を封止絶縁体７１の機械的強度よりも高くすることができる。これにより、半導体装置１Ａの変形を抑制し、パッケージ本体２１２からの半導体装置１Ａの剥離を抑制できる。また、パッケージ本体２１２の強度を高めることによって、リードフレーム２２０（ダイパッド２０６等）の変形を抑制し、パッケージ本体２１２からのリードフレーム２２０（ダイパッド２０６等）の剥離も抑制できる。
　図１５は、第２実施形態に係る半導体装置１Ｂを示す平面図である。図１５を参照して、半導体装置１Ｂは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｂは、具体的には、少なくとも１つ（この形態では複数）の引き出し端子部１００を有するソース端子電極６０を含む。複数の引き出し端子部１００は、具体的には、第２方向Ｙにゲート端子電極５０に対向するようにソース電極３２の複数の引き出し電極部３４Ａ、３４Ｂの上にそれぞれ引き出されている。つまり、複数の引き出し端子部１００は、平面視において第２方向Ｙの両サイドからゲート端子電極５０を挟み込んでいる。
　以上、半導体装置１Ｂによっても半導体装置１Ａに係る効果と同様の効果が奏される。また、半導体装置１Ｂは、半導体装置１Ａの製造方法と同様の製造方法を経て製造される。したがって、半導体装置１Ｂの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。半導体装置１Ｂは、半導体パッケージ２０１Ａに搭載されることができる。したがって、半導体装置１Ｂを含む半導体パッケージ２０１Ａによっても半導体装置１Ａを含む半導体パッケージ２０１Ａと同様の効果が奏される。
　図１６は、第３実施形態に係る半導体装置１Ｃを示す平面図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。図１８は、図１６に示す半導体装置１Ｃの電気的構成を示す回路図である。図１６～図１８を参照して、半導体装置１Ｃは、半導体装置１Ａを変形させた形態を有している。
　半導体装置１Ｃは、具体的には、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。半導体装置１Ｃは、この形態では、ソース電極３２の本体電極部３３の上に配置された少なくとも１つ（この形態では１つ）のソース端子電極６０、および、ソース電極３２の引き出し電極部３４Ａ、３４Ｂの上に配置された少なくとも１つ（この形態では複数）のソース端子電極６０を含む。
　本体電極部３３側のソース端子電極６０は、この形態では、ドレインソース電流ＩＤＳを導通させるメイン端子電極１０２として形成されている。複数の引き出し電極部３４Ａ、３４Ｂ側の複数のソース端子電極６０は、この形態では、ドレインソース電流ＩＤＳを監視するモニタ電流ＩＭを導通させるセンス端子電極１０３として形成されている。各センス端子電極１０３は、平面視においてメイン端子電極１０２の面積未満の面積を有している。
　一方のセンス端子電極１０３は、第１引き出し電極部３４Ａの上に配置され、平面視において第２方向Ｙにゲート端子電極５０に対向している。他方のセンス端子電極１０３は、第２引き出し電極部３４Ｂの上に配置され、平面視において第２方向Ｙにゲート端子電極５０に対向している。これにより、複数のセンス端子電極１０３は、平面視において第２方向Ｙの両サイドからゲート端子電極５０を挟み込んでいる。
　図１８を参照して、半導体装置１Ｃでは、ゲート端子電極５０にゲート駆動回路１０６が電気的に接続され、メイン端子電極１０２に少なくとも１つの第１抵抗Ｒ１が電気的に接続され、複数のセンス端子電極１０３に少なくとも１つの第２抵抗Ｒ２が接続される。第１抵抗Ｒ１は、半導体装置１Ｃで生成されたドレインソース電流ＩＤＳを導通させるように構成される。第２抵抗Ｒ２は、ドレインソース電流ＩＤＳ未満の値を有するモニタ電流ＩＭを導通させるように構成される。
　第１抵抗Ｒ１は、第１抵抗値を有する抵抗器または導電接合部材であってもよい。第２抵抗Ｒ２は、第１抵抗値よりも大きい第２抵抗値を有する抵抗器または導電接合部材であってもよい。導電接合部材は、導体板または導線（たとえばボンディングワイヤ）であってもよい。つまり、第１抵抗値を有する少なくとも１つの第１ボンディングワイヤがメイン端子電極１０２に接続されてもよい。
　また、第１抵抗値を超える第２抵抗値を有する少なくとも１つの第２ボンディングワイヤが少なくとも１つのセンス端子電極１０３に接続されてもよい。第２ボンディングワイヤは、第１ボンディングワイヤのライン太さ未満のライン太さを有していてもよい。この場合、センス端子電極１０３に対する第２ボンディングワイヤの接合面積は、メイン端子電極１０２に対する第１ボンディングワイヤの接合面積未満であってもよい。
　以上、半導体装置１Ｃによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｃの製造方法では、半導体装置１Ａの製造方法においてソース端子電極６０およびセンス端子電極１０３を形成すべき領域をそれぞれ露出させる複数の第２開口９０ｂを有するレジストマスク９０が形成され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｃの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　この形態では、センス端子電極１０３が引き出し電極部３４Ａ、３４Ｂの上に配置された例が示されたが、センス端子電極１０３の配置箇所は任意である。したがって、センス端子電極１０３は、本体電極部３３の上に配置されてもよい。この形態では、センス端子電極１０３が半導体装置１Ａに適用された例が示された。むろん、センス端子電極１０３は、第２実施形態に適用されてもよい。
　また、半導体装置１Ｃは、半導体パッケージ２０１Ａに搭載されることができる。この場合、半導体パッケージ２０１Ａは、センス端子電極１０３に対応したリード端子２０９、ならびに、センス端子電極１０３およびリード端子２０９に接続される導線２１１をさらに含む。半導体装置１Ｃを含む半導体パッケージ２０１Ａによっても半導体装置１Ａを含む半導体パッケージ２０１Ａと同様の効果が奏される。
　図１９は、第４実施形態に係る半導体装置１Ｄを示す平面図である。図２０は、図１９に示すXX-XX線に沿う断面図である。図１９および図２０を参照して、半導体装置１Ｄは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｄは、具体的には、ソース電極３２に形成された間隙部１０７を含む。
　間隙部１０７は、ソース電極３２の本体電極部３３に形成されている。間隙部１０７は、断面視においてソース電極３２を貫通し、層間絶縁膜２７の一部を露出させている。間隙部１０７は、この形態では、ソース電極３２の壁部のうちゲート電極３０に第１方向Ｘに対向する部分からソース電極３２の内方部に向けて帯状に延びている。
　間隙部１０７は、この形態では、第１方向Ｘに延びる帯状に形成されている。間隙部１０７は、この形態では、平面視においてソース電極３２の中央部を第１方向Ｘに横切っている。間隙部１０７は、平面視においてソース電極３２の第４側面５Ｄ側の壁部から内方（ゲート電極３０側）に間隔を空けた位置に端部を有している。むろん、間隙部１０７は、ソース電極３２を第２方向Ｙに分断していてもよい。
　半導体装置１Ｄは、ゲート電極３０から間隙部１０７内に引き出されたゲート中間配線１０９を含む。ゲート中間配線１０９は、ゲート電極３０（複数のゲート配線３６Ａ、３６Ｂ）と同様、第１ゲート導体膜５５および第２ゲート導体膜５６を含む積層構造を有している。ゲート中間配線１０９は、平面視においてソース電極３２から間隔を空けて形成され、間隙部１０７に沿って帯状に延びている。
　ゲート中間配線１０９は、活性面８（第１主面３）の内方部において層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。ゲート中間配線１０９は、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、間隙部１０７を被覆する間隙被覆部１１０を含む。間隙被覆部１１０は、間隙部１０７内においてゲート中間配線１０９の全域を被覆している。間隙被覆部１１０は、ソース電極３２の周縁部を被覆するように間隙部１０７内からソース電極３２の上に引き出されていてもよい。
　半導体装置１Ｄは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。複数のソース端子電極６０は、平面視において間隙部１０７から間隔を空けてソース電極３２の上にそれぞれ配置され、第２方向Ｙに互いに対向している。複数のソース端子電極６０は、この形態では、間隙被覆部１１０を露出させるように配置されている。
　複数のソース端子電極６０は、この形態では、平面視において四角形状（具体的には第１方向Ｘに延びる長方形状）にそれぞれ形成されている。複数のソース端子電極６０の平面形状は、任意であり、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。複数のソース端子電極６０は、アッパー絶縁膜３８の間隙被覆部１１０の上に形成された第２突出部６３を含んでいてもよい。
　前述の封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において間隙部１０７を被覆している。封止絶縁体７１は、複数のソース端子電極６０の間の領域においてアッパー絶縁膜３８の間隙被覆部１１０を被覆している。つまり、封止絶縁体７１は、アッパー絶縁膜３８を挟んでゲート中間配線１０９を被覆している。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０を有している例が示された。しかし、間隙被覆部１１０の有無は任意であり、間隙被覆部１１０を有さないアッパー絶縁膜３８が形成されてもよい。この場合、複数のソース端子電極６０は、ゲート中間配線１０９を露出させるようにソース電極３２の上に配置される。封止絶縁体７１は、ゲート中間配線１０９を直接被覆し、ソース電極３２からゲート中間配線１０９を電気的に絶縁させる。封止絶縁体７１は、間隙部１０７内においてソース電極３２およびゲート中間配線１０９の間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｄによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｄの製造方法では、半導体装置１Ｄに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｄの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　この形態では、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等が半導体装置１Ａに適用された例が示された。むろん、間隙部１０７、ゲート中間配線１０９、間隙被覆部１１０等は、第２～第３実施形態に適用されてもよい。また、半導体装置１Ｄは、半導体パッケージ２０１Ａに搭載されることができる。したがって、半導体装置１Ｄを含む半導体パッケージ２０１Ａによっても半導体装置１Ａを含む半導体パッケージ２０１Ａと同様の効果が奏される。
　図２１は、第５実施形態に係る半導体装置１Ｅを示す平面図である。図２１を参照して、半導体装置１Ｅは、第４実施形態に係る半導体装置１Ｄの特徴（ゲート中間配線１０９を有する構造）を、第３実施形態に係る半導体装置１Ｃの特徴（センス端子電極１０３を有する構造）に組み合わせた形態を有している。
　このような形態を有する半導体装置１Ｅによっても半導体装置１Ａに係る効果と同様の効果が奏される。また、半導体装置１Ｅは、半導体パッケージ２０１Ａに搭載されることができる。したがって、半導体装置１Ｅを含む半導体パッケージ２０１Ａによっても半導体装置１Ａを含む半導体パッケージ２０１Ａと同様の効果が奏される。
　図２２は、第６実施形態に係る半導体装置１Ｆを示す平面図である。図２２を参照して、半導体装置１Ｆは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｆは、具体的には、チップ２の任意の角部に沿う領域に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート電極３０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース電極３２に係る複数の引き出し電極部３４Ａ、３４Ｂは、第１実施形態の場合と同様、平面視において第２方向Ｙの両サイドからゲート電極３０を挟み込んでいる。第１引き出し電極部３４Ａは、第１平面積で本体電極部３３から引き出されている。第２引き出し電極部３４Ｂは、第１平面積未満の第２平面積で本体電極部３３から引き出されている。むろん、ソース電極３２は、第２引き出し電極部３４Ｂを有さず、本体電極部３３および第１引き出し電極部３４Ａのみを含んでいてもよい。
　前述のゲート端子電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲート端子電極５０は、この形態では、チップ２の任意の角部に沿う領域に配置されている。つまり、ゲート端子電極５０は、平面視において第１直線Ｌ１および第２直線Ｌ２の双方からずれた位置に配置されている。ゲート端子電極５０は、この形態では、平面視において第２側面５Ｂおよび第３側面５Ｃを接続する角部に沿う領域に配置されている。
　前述のソース端子電極６０は、この形態では、第１引き出し電極部３４Ａの上に引き出された引き出し端子部１００を有している。ソース端子電極６０は、この形態では、第２引き出し電極部３４Ｂの上に引き出された引き出し端子部１００を有していない。したがって、引き出し端子部１００は、第２方向Ｙの一方側からゲート端子電極５０に対向している。ソース端子電極６０は、引き出し端子部１００を有することにより、第１方向Ｘおよび第２方向Ｙの２方向からゲート端子電極５０に対向する部分を有している。
　以上、半導体装置１Ｆによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｆの製造方法では、半導体装置１Ｆに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｆの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　ゲート電極３０およびゲート端子電極５０がチップ２の角部に沿う領域に配置された構造は、第２～第５実施形態に適用されてもよい。また、半導体装置１Ｆは、半導体パッケージ２０１Ａに搭載されることができる。したがって、半導体装置１Ｆを含む半導体パッケージ２０１Ａによっても半導体装置１Ａを含む半導体パッケージ２０１Ａと同様の効果が奏される。
　図２３は、第７実施形態に係る半導体装置１Ｇを示す平面図である。図２３を参照して、半導体装置１Ｇは、半導体装置１Ａを変形させた形態を有している。半導体装置１Ｇは、具体的には、平面視において第１主面３（活性面８）の中央部に配置されたゲート電極３０を有している。
　つまり、ゲート電極３０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。前述のソース電極３２は、この形態では、平面視においてゲート電極３０を取り囲む環状（具体的には四角環状）に形成されている。
　半導体装置１Ｇは、ソース電極３２に形成された複数の間隙部１０７Ａ、１０７Ｂを含む。複数の間隙部１０７Ａ、１０７Ｂは、第１間隙部１０７Ａおよび第２間隙部１０７Ｂを含む。第１間隙部１０７Ａは、ソース電極３２の一方側（第１側面５Ａ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第１間隙部１０７Ａは、平面視においてゲート電極３０に第２方向Ｙに対向している。
　第２間隙部１０７Ｂは、ソース電極３２の他方側（第２側面５Ｂ側）の領域において第１方向Ｘに延びる部分を第２方向Ｙに横切っている。第２間隙部１０７Ｂは、平面視においてゲート電極３０に第２方向Ｙに対向している。第２間隙部１０７Ｂは、この形態では、平面視においてゲート電極３０を挟んで第１間隙部１０７Ａに対向している。
　前述の第１ゲート配線３６Ａは、ゲート電極３０から第１間隙部１０７Ａ内に引き出されている。第１ゲート配線３６Ａは、具体的には、第１間隙部１０７Ａ内を第２方向Ｙに帯状に延びる部分、および、第１側面５Ａ（第１接続面１０Ａ）に沿って第１方向Ｘに帯状に延びる部分を有している。前述の第２ゲート配線３６Ｂは、ゲート電極３０から第２間隙部１０７Ｂ内に引き出されている。第２ゲート配線３６Ｂは、具体的には、第２間隙部１０７Ｂ内を第２方向Ｙに帯状に延びる部分、および、第２側面５Ｂ（第２接続面１０Ｂ）に沿って第１方向Ｘに帯状に延びる部分を有している。
　複数のゲート配線３６Ａ、３６Ｂは、第１実施形態の場合と同様、複数のゲート構造１５の両端部に交差（具体的には直交）している。複数のゲート配線３６Ａ、３６Ｂは、層間絶縁膜２７を貫通して複数のゲート構造１５に電気的に接続されている。複数のゲート配線３６Ａ、３６Ｂは、複数のゲート構造１５に直接接続されていてもよいし、導体膜を介して複数のゲート構造１５に電気的に接続されていてもよい。
　前述のソース配線３７は、この形態では、ソース電極３２の複数個所から引き出され、ゲート電極３０、ソース電極３２およびゲート配線３６Ａ、３６Ｂを取り囲んでいる。むろん、ソース配線３７は、第１実施形態のようにソース電極３２の単一箇所から引き出されていてもよい。
　前述のアッパー絶縁膜３８は、この形態では、複数の間隙部１０７Ａ、１０７Ｂをそれぞれ被覆する複数の間隙被覆部１１０Ａ、１１０Ｂを含む。複数の間隙被覆部１１０Ａ、１１０Ｂは、第１間隙被覆部１１０Ａおよび第２間隙被覆部１１０Ｂを含む。第１間隙被覆部１１０Ａは、第１間隙部１０７Ａ内において第１ゲート配線３６Ａの全域を被覆している。第２間隙被覆部１１０Ｂは、第２間隙部１０７Ｂ内において第２ゲート配線３６Ｂの全域を被覆している。複数の間隙被覆部１１０Ａ、１１０Ｂは、ソース電極３２の周縁部を被覆するように複数の間隙部１０７Ａ、１０７Ｂ内からソース電極３２の上にそれぞれ引き出されている。
　前述のゲート端子電極５０は、第１実施形態の場合と同様、ゲート電極３０の上に配置されている。ゲート端子電極５０は、この形態では、第１主面３（活性面８）の中央部に配置されている。つまり、ゲート端子電極５０は、第１主面３の中央部を第１方向Ｘに横切る第１直線Ｌ１（二点鎖線部参照）、および、第１主面３の中央部を第２方向Ｙに横切る第２直線Ｌ２（二点鎖線部参照）を設定したとき、第１直線Ｌ１および第２直線Ｌ２の交差部Ｃｒを被覆するように配置されている。
　半導体装置１Ｇは、この形態では、ソース電極３２の上に間隔を空けて配置された複数のソース端子電極６０を含む。複数のソース端子電極６０は、平面視において複数の間隙部１０７Ａ、１０７Ｂから間隔を空けてソース電極３２の上にそれぞれ配置され、第１方向Ｘに互いに対向している。複数のソース端子電極６０は、この形態では、複数の間隙部１０７Ａ、１０７Ｂを露出させるように配置されている。
　複数のソース端子電極６０は、この形態では、平面視においてソース電極３２に沿って延びる帯状（具体的にはゲート端子電極５０に沿って湾曲したＣ字形状）にそれぞれ形成されている。複数のソース端子電極６０の平面形状は、任意であり、四角形状、四角形状以外の多角形状、円形状または楕円形状に形成されていてもよい。複数のソース端子電極６０は、アッパー絶縁膜３８の間隙被覆部１１０Ａ、１１０Ｂの上に形成された第２突出部６３を含んでいてもよい。
　前述の封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において複数の間隙部１０７Ａ、１０７Ｂを被覆している。封止絶縁体７１は、この形態では、複数のソース端子電極６０の間の領域において複数の間隙被覆部１１０Ａ、１１０Ｂを被覆している。つまり、封止絶縁体７１は、複数の間隙被覆部１１０Ａ、１１０Ｂを挟んで複数のゲート配線３６Ａ、３６Ｂを被覆している。
　この形態では、アッパー絶縁膜３８が間隙被覆部１１０Ａ、１１０Ｂを有している例が示された。しかし、複数の間隙被覆部１１０Ａ、１１０Ｂの有無は任意であり、複数の間隙被覆部１１０Ａ、１１０Ｂを有さないアッパー絶縁膜３８が形成されてもよい。この場合、複数のソース端子電極６０は、ゲート配線３６Ａ、３６Ｂを露出させるようにソース電極３２の上に配置される。
　封止絶縁体７１は、ゲート配線３６Ａ、３６Ｂを直接被覆し、ソース電極３２からゲート配線３６Ａ、３６Ｂを電気的に絶縁させる。封止絶縁体７１は、複数の間隙部１０７Ａ、１０７Ｂ内においてソース電極３２およびゲート配線３６Ａ、３６Ｂの間の領域から露出した層間絶縁膜２７の一部を直接被覆する。
　以上、半導体装置１Ｇによっても半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｇの製造方法では、半導体装置１Ｇに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｇの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　ゲート電極３０およびゲート端子電極５０がチップ２の中央部に配置された構造は、第２～第６実施形態に適用されてもよい。また、半導体装置１Ｇは、半導体パッケージ２０１Ａに搭載されることができる。したがって、半導体装置１Ｇを含む半導体パッケージ２０１Ａによっても半導体装置１Ａを含む半導体パッケージ２０１Ａと同様の効果が奏される。
　図２４は、第８実施形態に係る半導体装置１Ｈを示す平面図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。半導体装置１Ｈは、前述のチップ２を含む。チップ２は、この形態では、メサ部１１を有さず、平坦な第１主面３を含む。半導体装置１Ｈは、チップ２に形成されたダイオードの一例としてのＳＢＤ（Schottky Barrier Diode）構造１２０を含む。
　半導体装置１Ｈは、第１主面３の内方部に形成されたｎ型のダイオード領域１２１を含む。ダイオード領域１２１は、この形態では、第１半導体領域６の一部を利用して形成されている。
　半導体装置１Ｈは、第１主面３においてダイオード領域１２１を他の領域から区画するｐ型のガード領域１２２を含む。ガード領域１２２は、第１主面３の周縁から内方に間隔を空けて第１半導体領域６の表層部に形成されている。ガード領域１２２は、この形態では、平面視においてダイオード領域１２１を取り囲む環状（この形態では四角環状）に形成されている。ガード領域１２２は、ダイオード領域１２１側の内縁部、および、第１主面３の周縁側の外縁部を有している。
　半導体装置１Ｈは、第１主面３を選択的に被覆する前述の主面絶縁膜２５を含む。主面絶縁膜２５は、ダイオード領域１２１およびガード領域１２２の内縁部を露出させるダイオード開口１２３を有している。主面絶縁膜２５は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部から第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５は、第１主面３の周縁部を被覆していてもよい。この場合、主面絶縁膜２５の周縁部は、第１～第４側面５Ａ～５Ｄに連なっていてもよい。
　半導体装置１Ｈは、第１主面３の上に配置された第１極性電極１２４（主面電極）を含む。第１極性電極１２４は、この形態では、「アノード電極」である。第１極性電極１２４は、第１主面３の周縁から内方に間隔を空けて配置されている。第１極性電極１２４は、この形態では、平面視において第１主面３の周縁に沿う四角形状に形成されている。第１極性電極１２４は、主面絶縁膜２５の上からダイオード開口１２３に入り込み、第１主面３およびガード領域１２２の内縁部に電気的に接続されている。
　第１極性電極１２４は、ダイオード領域１２１（第１半導体領域６）とショットキー接合を形成している。これにより、ＳＢＤ構造１２０が形成されている。第１極性電極１２４の平面積は、第１主面３の５０％以上であることが好ましい。第１極性電極１２４の平面積は、第１主面３の７５％以上であることが特に好ましい。第１極性電極１２４は、０．５μｍ以上１５μｍ以下の厚さを有していてもよい。
　第１極性電極１２４は、Ｔｉ系金属膜およびＡｌ系金属膜を含む積層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜を任意の順序で含む積層構造を有していてもよい。Ａｌ系金属膜は、Ｔｉ系金属膜よりも厚いことが好ましい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。
　半導体装置１Ｈは、主面絶縁膜２５および第１極性電極１２４を選択的に被覆する前述のアッパー絶縁膜３８を含む。アッパー絶縁膜３８は、第１実施形態の場合と同様、チップ２側からこの順に積層された無機絶縁膜４２および有機絶縁膜４３を含む積層構造を有している。アッパー絶縁膜３８は、この形態では、平面視において第１極性電極１２４の内方部を露出させるコンタクト開口１２５を有し、全周に亘って第１極性電極１２４の周縁部を被覆している。コンタクト開口１２５は、この形態では、平面視において四角形状に形成されている。
　アッパー絶縁膜３８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、第１主面３の周縁との間でダイシングストリート４１を区画している。ダイシングストリート４１は、平面視において第１主面３の周縁に沿って延びる帯状に形成されている。ダイシングストリート４１は、この形態では、平面視において第１主面３の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　ダイシングストリート４１は、この形態では、第１主面３（第１半導体領域６）を露出させている。むろん、主面絶縁膜２５が第１主面３の周縁部を被覆している場合、ダイシングストリート４１は、主面絶縁膜２５を露出させていてもよい。アッパー絶縁膜３８は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜３８の厚さは、チップ２の厚さ未満であってもよい。
　半導体装置１Ｈは、第１極性電極１２４の上に配置された端子電極１２６を含む。端子電極１２６は、第１極性電極１２４においてコンタクト開口１２５から露出した部分の上に柱状に立設されている。端子電極１２６は、平面視において第１極性電極１２４の面積未満の面積を有し、第１極性電極１２４の周縁から間隔を空けて第１極性電極１２４の内方部の上に配置されていてもよい。端子電極１２６は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する多角形状（この形態では四角形状）に形成されている。
　端子電極１２６は、端子面１２７および端子側壁１２８を有している。端子面１２７は、第１主面３に沿って平坦に延びている。端子面１２７は、研削痕を有する研削面からなっていてもよい。端子側壁１２８は、この形態では、アッパー絶縁膜３８（具体的には有機絶縁膜４３）の上に位置している。
　つまり、端子電極１２６は、無機絶縁膜４２および有機絶縁膜４３に接する部分を含む。端子側壁１２８は、法線方向Ｚに略鉛直に延びている。「略鉛直」は、湾曲（蛇行）しながら積層方向に延びている形態も含む。端子側壁１２８は、アッパー絶縁膜３８を挟んで第１極性電極１２４に対向する部分を含む。端子側壁１２８は、研削痕を有さない平滑面からなることが好ましい。
　端子電極１２６は、この形態では、端子側壁１２８の下端部において外方に向けて突出した突出部１２９を有している。突出部１２９は、端子側壁１２８の中間部よりもアッパー絶縁膜３８（有機絶縁膜４３）側の領域に形成されている。突出部１２９は、アッパー絶縁膜３８の外面に沿って延び、断面視において端子側壁１２８から先端部に向けて厚さが徐々に小さくなる先細り形状に形成されている。これにより、突出部１２９は、鋭角を成す尖鋭形状の先端部を有している。むろん、突出部１２９を有さない端子電極１２６が形成されてもよい。
　端子電極１２６は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。端子電極１２６の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。端子電極１２６の厚さは、この形態では、チップ２の厚さを超えている。むろん、端子電極１２６の厚さは、チップ２の厚さ未満であってもよい。
　端子電極１２６の厚さは、１０μｍ以上３００μｍ以下であってもよい。端子電極１２６の厚さは、３０μｍ以上であることが好ましい。端子電極１２６の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。端子電極１２６は、第１主面３の５０％以上の平面積を有していることが好ましい。端子電極１２６の平面積は、第１主面３の７５％以上であることが特に好ましい。
　端子電極１２６は、この形態では、第１極性電極１２４側からこの順に積層された第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第１導体膜１３３は、Ｔｉ系金属膜を含んでいてもよい。第１導体膜１３３は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。
　第１導体膜１３３は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１導体膜１３３は、第１極性電極１２４の厚さ未満の厚さを有している。第１導体膜１３３は、コンタクト開口１２５内において第１極性電極１２４を膜状に被覆し、アッパー絶縁膜３８の上に膜状に引き出されている。第１導体膜１３３は、突出部１２９の一部を形成している。第１導体膜１３３は、必ずしも形成されている必要はなく、取り除かれてもよい。
　第２導体膜１３４は、端子電極１２６の本体を形成している。第２導体膜１３４は、Ｃｕ系金属膜を含んでいてもよい。Ｃｕ系金属膜は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）またはＣｕ合金膜であってもよい。第２導体膜１３４は、この形態では、純Ｃｕめっき膜を含む。第２導体膜１３４は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。第２導体膜１３４の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。第２導体膜１３４の厚さは、この形態では、チップ２の厚さを超えている。
　第２導体膜１３４は、コンタクト開口１２５内において第１導体膜１３３を挟んで第１極性電極１２４を被覆し、第１導体膜１３３を挟んでアッパー絶縁膜３８の上に膜状に引き出されている。第２導体膜１３４は、突出部１２９の一部を形成している。つまり、突出部１２９は、第１導体膜１３３および第２導体膜１３４を含む積層構造を有している。第２導体膜１３４は、突出部１２９内において第１導体膜１３３の厚さを超える厚さを有している。
　半導体装置１Ｈは、第１主面３を被覆する前述の封止絶縁体７１を含む。封止絶縁体７１は、第１実施形態の場合と同様、第１マトリクス樹脂７４、複数の第１フィラー７５および複数の第１可撓化粒子７６（可撓化剤）を含む。封止絶縁体７１は、この形態では、第１主面３の上において端子電極１２６の一部を露出させるように端子電極１２６の周囲を被覆している。封止絶縁体７１は、具体的には、端子面１２７を露出させ、端子側壁１２８を被覆している。封止絶縁体７１は、この形態では、突出部１２９を被覆し、突出部１２９を挟んでアッパー絶縁膜３８に対向している。封止絶縁体７１は、端子電極１２６の抜け落ちを抑制する。
　封止絶縁体７１は、アッパー絶縁膜３８を直接被覆する部分を有している。封止絶縁体７１は、アッパー絶縁膜３８を挟んで第１極性電極１２４を被覆している。封止絶縁体７１は、第１主面３の周縁部においてアッパー絶縁膜３８によって区画されたダイシングストリート４１を被覆している。封止絶縁体７１は、この形態では、ダイシングストリート４１において第１主面３（第１半導体領域６）を直接被覆している。むろん、ダイシングストリート４１から主面絶縁膜２５が露出している場合、封止絶縁体７１は、ダイシングストリート４１において主面絶縁膜２５を直接被覆していてもよい。
　封止絶縁体７１は、第１極性電極１２４の厚さを超える厚さを有していることが好ましい。封止絶縁体７１の厚さは、アッパー絶縁膜３８の厚さを超えていることが特に好ましい。封止絶縁体７１の厚さは、この形態では、チップ２の厚さを超えている。むろん、封止絶縁体７１の厚さは、チップ２の厚さ未満であってもよい。封止絶縁体７１の厚さは、１０μｍ以上３００μｍ以下であってもよい。封止絶縁体７１の厚さは、３０μｍ以上であることが好ましい。封止絶縁体７１の厚さは、８０μｍ以上２００μｍ以下であることが特に好ましい。
　封止絶縁体７１は、絶縁主面７２および絶縁側壁７３を有している。絶縁主面７２は、第１主面３に沿って平坦に延びている。絶縁主面７２は、端子面１２７と１つの平坦面を形成している。絶縁主面７２は、研削痕を有する研削面からなっていてもよい。この場合、絶縁主面７２は、端子面１２７と１つの研削面を形成していることが好ましい。
　絶縁側壁７３は、絶縁主面７２の周縁からチップ２に向かって延び、第１～第４側面５Ａ～５Ｄに連なっている。絶縁側壁７３は、絶縁主面７２に対してほぼ直角に形成されている。絶縁側壁７３が絶縁主面７２との間で成す角度は、８８°以上９２°以下であってもよい。絶縁側壁７３は、研削痕を有する研削面からなっていてもよい。絶縁側壁７３は、第１～第４側面５Ａ～５Ｄと１つの研削面を形成していてもよい。
　半導体装置１Ｈは、第２主面４を被覆する第２極性電極１３６（第２主面電極）を含む。第２極性電極１３６は、この形態では「カソード電極」である。第２極性電極１３６は、第２主面４に電気的に接続されている。第２極性電極１３６は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。第２極性電極１３６は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　第２極性電極１３６は、チップ２の周縁から内方に間隔を空けて第２主面４を被覆していてもよい。第２極性電極１３６は、端子電極１２６との間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように構成される。つまり、チップ２は、第１主面３および第２主面４の間に５００Ｖ以上３０００Ｖ以下の電圧が印加されるように形成されている。
　以上、半導体装置１Ｈは、チップ２、第１極性電極１２４（主面電極）、端子電極１２６および封止絶縁体７１を含む。チップ２は、第１主面３を有している。第１極性電極１２４は、第１主面３の上に配置されている。端子電極１２６は、第１極性電極１２４の上に配置されている。封止絶縁体７１は、端子電極１２６の一部を露出させるように第１主面３の上で端子電極１２６の周囲を被覆している。封止絶縁体７１は、第１マトリクス樹脂７４および複数の第１フィラー７５を含む。
　この構造によれば、第１マトリクス樹脂７４および複数の第１フィラー７５によって封止絶縁体７１の強度を調節できる。また、この構造によれば、封止絶縁体７１によって外力や湿気から封止対象物を保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から封止対象物を保護できる。これにより、形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体装置１Ｈを提供できる。
　このように、半導体装置１Ｈによれば、半導体装置１Ａに係る効果と同様の効果が奏される。半導体装置１Ｈの製造方法では、半導体装置１Ｈに対応した構造がデバイス領域８６にそれぞれ作り込まれたウエハ構造８０が用意され、半導体装置１Ａの製造方法と同様の工程が実施される。したがって、半導体装置１Ｈの製造方法によっても半導体装置１Ａの製造方法に係る効果と同様の効果が奏される。
　図２７は、第８実施形態に係る半導体装置１Ｈが搭載される半導体パッケージ２０１Ｂを示す平面図である。半導体パッケージ２０１Ｂは、「半導体モジュール」と称されてもよい。図２７を参照して、半導体パッケージ２０１Ｂは、半導体パッケージ２０１Ａと同様、金属板２０２、複数（この形態では２個）のリード端子２０９、導電接着剤２１０、複数の導線２１１（導電接続部材）およびパッケージ本体２１２を含む。半導体パッケージ２０１Ｂは、半導体装置１Ａに代えて、半導体装置１Ｈを含む。以下、半導体パッケージ２０１Ａと異なる点が説明される。
　複数のリード端子２０９のうちの一方のリード端子２０９は、金属板２０２から間隔を空けて配置され、他方のリード端子２０９はダイパッド２０６と一体的に形成されている。半導体装置１Ｈは、パッケージ本体２１２内においてダイパッド２０６の上に配置されている。半導体装置１Ｈは、第２極性電極１３６をダイパッド２０６に対向させた姿勢でダイパッド２０６の上に配置され、ダイパッド２０６に電気的に接続されている。
　導電接着剤２１０は、第２極性電極１３６およびダイパッド２０６の間に介在され、半導体装置１Ｈをダイパッド２０６に接合させている。少なくとも１つ（この形態では４つ）の導線２１１は、端子電極１２６およびリード端子２０９に電気的に接続されている。
　パッケージ本体２１２は、第１実施形態の場合と同様、第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８を含む。第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８の説明については、第１実施形態においてなされた説明が適用される。その他、パッケージ本体２１２の具体的な構成、および、半導体装置１Ｈに対するパッケージ本体２１２の被覆態様は、第１実施形態に係るパッケージ本体２１２の構成、および、半導体装置１Ａに対するパッケージ本体２１２の被覆態様と同様であるので、それらの説明は省略される。
　以上、半導体パッケージ２０１Ｂは、ダイパッド２０６、半導体装置１Ｈおよびパッケージ本体２１２を含む。半導体装置１Ｈは、ダイパッド２０６の上に配置されている。半導体装置１Ｈは、チップ２、第１極性電極１２４（主面電極）、端子電極１２６および封止絶縁体７１を含む。チップ２は、第１主面３を有している。第１極性電極１２４は、第１主面３の上に配置されている。端子電極１２６は、第１極性電極１２４の上に配置されている。
　封止絶縁体７１は、端子電極１２６の一部を露出させるように第１主面３の上で端子電極１２６の周囲を被覆している。封止絶縁体７１は、第１マトリクス樹脂７４および複数の第１フィラー７５を含む。パッケージ本体２１２は、封止絶縁体７１を被覆するようにダイパッド２０６および半導体装置１Ｈを封止している。パッケージ本体２１２は、第２マトリクス樹脂２１６および複数の第２フィラー２１７を含む。
　この構造によれば、第２マトリクス樹脂２１６および複数の第２フィラー２１７によってパッケージ本体２１２の機械的強度を調節できる。また、この構造によれば、パッケージ本体２１２によって外力や湿気から半導体装置１Ｈを保護できる。つまり、外力に起因するダメージや湿気に起因する劣化から半導体装置１Ｈを保護できる。これにより、半導体装置１Ｈ等の形状不良や電気的特性の変動を抑制できる。
　一方、半導体装置１Ｈ側では、封止絶縁体７１によってパッケージ本体２１２を介する外力や湿気から封止対象物を保護できる。つまり、パッケージ本体２１２を介する外力に起因するダメージやパッケージ本体２１２を介する湿気に起因する劣化から封止対象物を保護できる。これにより、半導体装置１Ｈ等の形状不良や電気的特性の変動を抑制できる。よって、信頼性を向上できる半導体パッケージ２０１Ｂを提供できる。
　以下、各実施形態に適用される変形例が示される。図２７は、図１に示す半導体装置１Ａおよび図２４に示す半導体装置１Ｈが搭載される半導体パッケージ２０１Ｃを示す斜視図である。図２８は、図２７に示す半導体パッケージ２０１Ｃの分解斜視図である。図２９は、図２７に示すXXIX-XXIX線に沿う断面図である。半導体パッケージ２０１Ｃは、「半導体モジュール」と称されてもよい。
　図２７～図２９を参照して、半導体パッケージ２０１Ｃは、第１金属板２３０を含む。第１金属板２３０は、第１ダイパッド２３１および第１リード端子２３２を一体的に含む。第１ダイパッド２３１は、平面視において長方形状に形成されている。第１ダイパッド２３１は、一方側の第１板面２３３、他方側の第２板面２３４、ならびに、第１板面２３３および第２板面２３４を接続する第１～第４板側面２３５Ａ～２３５Ｄを有している。
　第１板面２３３は、半導体装置１Ａおよび半導体装置１Ｈの配置面である。第１板側面２３５Ａおよび第２板側面２３５Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３板側面２３５Ｃおよび第４板側面２３５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１リード端子２３２は、第１ダイパッド２３１の第１板側面２３５Ａから第２方向Ｙに延びる帯状に引き出されている。第１リード端子２３２は、平面視において第１板側面２３５Ａ側に位置している。第１リード端子２３２は、第１ダイパッド２３１の第１板面２３３よりも上方（第２板面２３４とは反対側）に位置するように引き出されている。
　半導体パッケージ２０１Ｃは、第１金属板２３０から当該第１金属板２３０（第１板面２３３）の法線方向Ｚに間隔を空けて配置された第２金属板２４０を含む。第２金属板２４０は、第２ダイパッド２４１および第２リード端子２４２を含む。第２ダイパッド２４１は、第１ダイパッド２３１に対向するように第１ダイパッド２３１から法線方向Ｚに間隔を空けて配置されている。第２ダイパッド２４１は、平面視において長方形状に形成されている。
　第２ダイパッド２４１は、一方側の第１板面２４３、他方側の第２板面２４４、ならびに、第１板面２４３および第２板面２４４を接続する第１～第４板側面２４５Ａ～２４５Ｄを有している。第１板面２４３は、第１ダイパッド２３１に対向し、半導体装置１Ａおよび半導体装置１Ｈに電気的に接続される接続面である。第１板側面２４５Ａおよび第２板側面２４５Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３板側面２４５Ｃおよび第４板側面２４５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第２リード端子２４２は、第２ダイパッド２４１の第１板側面２４５Ａから第２方向Ｙに延びる帯状に引き出されている。第２リード端子２４２は、第１リード端子２３２から第１方向Ｘにずれた位置に形成されている。第２リード端子２４２は、この形態では、平面視において第２板側面２４５Ｂ側に位置し、法線方向Ｚに第１リード端子２３２に対向していない。第２リード端子２４２は、第２ダイパッド２４１の第１板面２４３よりも下方（第１ダイパッド２３１側）に位置するように引き出されている。第２リード端子２４２は、第２方向Ｙに関して第１リード端子２３２とは異なる長さを有している。
　半導体パッケージ２０１Ｃは、第１金属板２３０および第２金属板２４０から間隔を空けて配置された複数（この形態では５つ）の第３リード端子２５０を含む。複数の第３リード端子２５０は、この形態では、第１金属板２３０の第３板側面２３５Ｃ側（第２金属板２４０の第３板側面２４５Ｃ側）において、第１金属板２３０（第１ダイパッド２３１）および第２金属板２４０（第２ダイパッド２４１）の間の範囲に配置されている。
　複数の第３リード端子２５０は、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第３リード端子２５０は、法線方向Ｚの一方側または他方側に向けて窪んだ湾曲部を有していてもよい。複数の第３リード端子２５０の配置は任意である。複数の第３リード端子２５０は、この形態では、平面視において第１リード端子２３２と同一直線上に位置するように配置されている。
　半導体パッケージ２０１Ｃは、第１金属板２３０および第２金属板２４０の間の領域において第１金属板２３０の上に配置された半導体装置１Ａ（第１半導体装置）を含む。半導体装置１Ａは、具体的には、第１ダイパッド２３１の第１板面２３３の上に配置されている。半導体装置１Ａは、平面視において第１ダイパッド２３１の第３板側面２３５Ｃ側に配置されている。半導体装置１Ａは、ドレイン電極７７を第１ダイパッド２３１に対向させた姿勢で第１ダイパッド２３１の上に配置され、第１ダイパッド２３１に電気的に接続されている。
　半導体パッケージ２０１Ｃは、第１金属板２３０および第２金属板２４０の間の領域において半導体装置１Ａから間隔を空けて第１金属板２３０の上に配置された半導体装置１Ｈ（第２半導体装置）を含む。半導体装置１Ｈは、具体的には、第１ダイパッド２３１の第１板面２３３の上に配置されている。半導体装置１Ｈは、平面視において第１ダイパッド２３１の第４板側面２３５Ｄ側に配置されている。半導体装置１Ｈは、第２極性電極１３６を第１ダイパッド２３１に対向させた姿勢で第１ダイパッド２３１の上に配置され、第１ダイパッド２３１に電気的に接続されている。
　半導体パッケージ２０１Ｃは、半導体装置１Ａおよび第２金属板２４０の間に介在された第１導体スペーサ２６１（第１導電接続部材）、ならびに、半導体装置１Ｈおよび第２金属板２４０の間に介在された第２導体スペーサ２６２（第２導電接続部材）を含む。第１導体スペーサ２６１は、半導体装置１Ａのソース端子電極６０および第２ダイパッド２４１に電気的に接続されている。第２導体スペーサ２６２は、半導体装置１Ｈおよび第２ダイパッド２４１の間に介在され、半導体装置１Ｈおよび第２ダイパッド２４１に電気的に接続されている。
　第１導体スペーサ２６１および第２導体スペーサ２６２は、金属板（たとえばＣｕ系金属板）をそれぞれ含んでいてもよい。第２導体スペーサ２６２は、この形態では、第１導体スペーサ２６１とは別体からなるが、第１導体スペーサ２６１と一体的に形成されていてもよい。
　半導体パッケージ２０１Ｃは、第１～第６導電接着剤２７１～２７６を含む。第１～第６導電接着剤２７１～２７６は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。Ａｇ焼結ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子が有機溶剤に添加されたペーストからなる。
　第１導電接着剤２７１は、ドレイン電極７７および第１ダイパッド２３１の間に介在され、半導体装置１Ａを第１ダイパッド２３１に電気的および機械的に接合している。第２導電接着剤２７２は、第２極性電極１３６および第２ダイパッド２４１の間に介在され、半導体装置１Ｈを第１ダイパッド２３１に電気的および機械的に接合している。
　第３導電接着剤２７３は、ソース端子電極６０および第１導体スペーサ２６１の間に介在され、第１導体スペーサ２６１をソース端子電極６０に電気的および機械的に接合している。第４導電接着剤２７４は、端子電極１２６および第２導体スペーサ２６２の間に介在され、第２導体スペーサ２６２を端子電極１２６に電気的および機械的に接合している。
　第５導電接着剤２７５は、第２ダイパッド２４１および第１導体スペーサ２６１の間に介在され、第１導体スペーサ２６１を第２ダイパッド２４１に電気的および機械的に接合している。第６導電接着剤２７６は、第２ダイパッド２４１および第２導体スペーサ２６２の間に介在され、第２導体スペーサ２６２を第２ダイパッド２４１に電気的および機械的に接合している。
　半導体パッケージ２０１Ｃは、半導体装置１Ａのゲート端子電極５０を少なくとも１つ（この形態では複数）の第３リード端子２５０に電気的に接続させる少なくとも１つ（この形態では複数）の前述の導線２１１を含む。
　半導体パッケージ２０１Ｃは、略直方体形状の前述のパッケージ本体２１２を含む。パッケージ本体２１２は、この形態では、第１リード端子２３２の一部、第２リード端子２４２の一部および複数の第３リード端子２５０の一部を露出させるように、第１金属板２３０（第１ダイパッド２３１）、第２金属板２４０（第２ダイパッド２４１）、半導体装置１Ａ、半導体装置１Ｈ、第１導体スペーサ２６１、第２導体スペーサ２６２、第１～第６導電接着剤２７１～２７６および複数の導線２１１を封止している。
　パッケージ本体２１２は、第１実施形態の場合と同様、第１面２１３、第２面２１４および第１～第４側壁２１５Ａ～２１５Ｄを有している。第１面２１３は、第１金属板２３０の第１板面２３３側に位置している。第２面２１４は、第２金属板２４０の第２板面２４４側に位置している。
　第１側壁２１５Ａは、第１金属板２３０の第１板側面２３５Ａ側に位置し、第１板側面２３５Ａに沿って延びている。第２側壁２１５Ｂは、第１金属板２３０の第２板側面２３５Ｂ側に位置し、第２板側面２３５Ｂに沿って延びている。第３側壁２１５Ｃは、第１金属板２３０の第３板側面２３５Ｃ側に位置し、第３板側面２３５Ｃに沿って延びている。第４側壁２１５Ｄは、第１金属板２３０の第４板側面２３５Ｄ側に位置し、第４板側面２３５Ｄに沿って延びている。
　パッケージ本体２１２は、半導体装置１Ａ側の構造に関して、チップ２の第１～第４側面５Ａ～５Ｄを直接被覆する部分、封止絶縁体７１の絶縁主面７２を直接被覆する部分、および、封止絶縁体７１の直接を直接被覆する部分を有している。パッケージ本体２１２は、絶縁主面７２の研削痕および絶縁側壁７３の研削痕を埋めて絶縁主面７２および絶縁側壁７３を被覆している。また、パッケージ本体２１２は、ゲート端子電極５０のゲート端子面５１のうち導線２１１から露出した部分を直接被覆する部分、および、ソース端子電極６０のソース端子面６１のうち導線２１１から露出した部分を直接被覆する部分を有している。
　また、パッケージ本体２１２は、半導体装置１Ｈ側の構造に関して、チップ２の第１～第４側面５Ａ～５Ｄを直接被覆する部分、封止絶縁体７１の絶縁主面７２を直接被覆する部分、および、封止絶縁体７１の直接を直接被覆する部分を有している。パッケージ本体２１２は、絶縁主面７２の研削痕および絶縁側壁７３の研削痕を埋めて絶縁主面７２および絶縁側壁７３を被覆している。また、パッケージ本体２１２は、端子電極１２６の端子面１２７のうち導線２１１から露出した部分を直接被覆する部分を有している。
　パッケージ本体２１２は、半導体装置１Ａおよび半導体装置１Ｈ外の構造に関して、第１金属板２３０の第１ダイパッド２３１を被覆し、第１リード端子２３２を露出させている。パッケージ本体２１２は、第１ダイパッド２３１の第１板面２３３を直接被覆する部分、および、第１ダイパッド２３１の第１～第４板側面２３５Ａ～２３５Ｄを直接被覆する部分を有している。
　パッケージ本体２１２は、この形態では、第１面２１３から第１ダイパッド２３１の第２板面２３４を露出させている。第１面２１３は、この形態では、第１ダイパッド２３１の第２板面２３４と１つの平坦面を形成している。むろん、パッケージ本体２１２は、第１ダイパッド２３１の第２板面２３４の一部または全部を被覆していてもよい。また、パッケージ本体２１２は、第１ダイパッド２３１の全域を被覆していてもよい。
　パッケージ本体２１２は、第２金属板２４０の第２ダイパッド２４１を被覆し、第２リード端子２４２を露出させている。パッケージ本体２１２は、第２ダイパッド２４１の第１板面２４３を直接被覆する部分、および、第２ダイパッド２４１の第１～第４板側面２４５Ａ～２４５Ｄを直接被覆する部分を有している。
　パッケージ本体２１２は、この形態では、第２面２１４から第２ダイパッド２４１の第２板面２４４を露出させている。第２面２１４は、この形態では、第２ダイパッド２４１の第２板面２４４と１つの平坦面を形成している。むろん、パッケージ本体２１２は、第２ダイパッド２４１の第２板面２４４の一部または全部を被覆していてもよい。また、パッケージ本体２１２は、第２ダイパッド２４１の全域を被覆していてもよい。
　パッケージ本体２１２は、第１実施形態の場合と同様、第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８を含む。第２マトリクス樹脂２１６、複数の第２フィラー２１７および複数の第２可撓化粒子２１８の説明については、第１実施形態においてなされた説明が適用される。その他、パッケージ本体２１２の具体的な構成、半導体装置１Ａに対するパッケージ本体２１２の被覆態様、および、半導体装置１Ｈに対するパッケージ本体２１２の被覆態様は、前述した通りであるので、省略される。
　以上、半導体パッケージ２０１Ｃによれば、半導体パッケージ２０１Ａに係る効果および半導体パッケージ２０１Ｂに係る効果と同様の効果が奏される。この形態では、半導体装置１Ａを含む半導体パッケージ２０１Ｃが説明された。しかし、半導体パッケージ２０１Ｃは、半導体装置１Ａに代えて第２～第７実施形態に係る半導体装置１Ｂ～１Ｇのいずれか１つを含んでいてもよい。
　また、この形態では、ソース端子電極６０が、第１導体スペーサ２６１を介して第１ダイパッド２３１に接続された例が示された。しかし、ソース端子電極６０は、第１導体スペーサ２６１を介さずに第３導電接着剤２７３によって第１ダイパッド２３１に接続されてもよい。また、この形態では、端子電極１２６が、第２導体スペーサ２６２を介して第１ダイパッド２３１に接続された例が示された。しかし、端子電極１２６は、第２導体スペーサ２６２を介さずに第４導電接着剤２７４によって第１ダイパッド２３１に接続されてもよい。
　図３０は、各実施形態に適用されるチップ２の変形例を示す断面図である。図３０では、一例として、変形例に係るチップ２が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係るチップ２は、第２～第８実施形態に適用されてもよい。図３０を参照して、半導体装置１Ａは、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。
　この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。このようなチップ２は、前述の図１３Ｈの工程において、第２半導体領域７（半導体基板）を完全に除去することによって形成される。
　図３１は、各実施形態に適用される封止絶縁体７１の変形例を示す断面図である。図３１では、一例として、変形例に係る封止絶縁体７１が半導体装置１Ａに適用された形態が示されている。しかし、変形例に係る封止絶縁体７１は、第２～第１０実施形態に適用されてもよい。図３１を参照して、半導体装置１Ａは、アッパー絶縁膜３８の全域を被覆する封止絶縁体７１を含んでいてもよい。
　この場合、第１～第７実施形態では、アッパー絶縁膜３８に接しないゲート端子電極５０およびアッパー絶縁膜３８に接しないソース端子電極６０が形成される。この場合、封止絶縁体７１は、ゲート電極３０およびソース電極３２を直接被覆する部分を有していてもよい。一方、第８実施形態では、アッパー絶縁膜３８に接しない端子電極１２６が形成される。この場合、封止絶縁体７１は、第１極性電極１２４を直接被覆する部分を有していてもよい。
　前述の各実施形態はさらに他の形態で実施できる。たとえば、前述の第１～第８実施形態で開示された特徴は、それらの間で適宜組み合わされることができる。すなわち、前述の第１～第８実施形態で開示された特徴のうちの少なくとも２つの特徴を同時に含む形態が採用されてもよい。
　前述の各実施形態では、メサ部１１を有するチップ２が示された。しかし、メサ部１１を有さず、平坦に延びる第１主面３を有するチップ２が採用されてもよい。この場合、サイドウォール構造２６は取り除かれる。
　前述の各実施形態では、ソース配線３７を有する形態が示された。しかし、ソース配線３７を有さない形態が採用されてもよい。前述の各実施形態では、チップ２の内部においてチャネルを制御するトレンチゲート型のゲート構造１５が示された。しかし、第１主面３の上からチャネルを制御するプレーナゲート型のゲート構造１５が採用されてもよい。
　前述の各実施形態では、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０が異なるチップ２に形成された形態が示された。しかし、ＭＩＳＦＥＴ構造１２およびＳＢＤ構造１２０は、同一のチップ２において第１主面３の異なる領域に形成されていてもよい。この場合、ＳＢＤ構造１２０は、ＭＩＳＦＥＴ構造１２の還流ダイオードとして形成されていてもよい。
　前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、「ｎ型」の第２半導体領域７が示された。しかし、第２半導体領域７は、「ｐ型」であってもよい。この場合、ＭＩＳＦＥＴ構造１２に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造１２の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造１２の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。むろん、チップ２がエピタキシャル層からなる単層構造を有している場合、「ｐ型」の第２半導体領域７はイオン注入法によってチップ２（エピタキシャル層）の第２主面４の表層部に導入されたｐ型不純物を有していてもよい。
　前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」または「半導体整流装置」に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）の上に配置された主面電極（３０、３２、１２４）と、前記主面電極（３０、３２、１２４）の上に配置された端子電極（５０、６０、１２６）と、第１マトリクス樹脂（７４）および複数の第１フィラー（７５）を含み、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（３）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）と、を含む、半導体装置（１Ａ～１Ｈ）。
　［Ａ２］複数の前記第１フィラー（７５）は、単位断面積に占める第１総断面積の割合が前記単位断面積に占める前記第１マトリクス樹脂（７４）の断面積の割合よりも高くなるように前記第１マトリクス樹脂（７４）に添加されている、Ａ１に記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ３］前記第１総断面積の割合は、６０％以上である、Ａ２に記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ４］前記端子電極（５０、６０、１２６）は、前記主面電極（３０、３２、１２４）よりも厚く、前記封止絶縁体（７１）は、前記主面電極（３０、３２、１２４）よりも厚い、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ５］前記端子電極（５０、６０、１２６）は、前記チップ（２）よりも厚く、前記封止絶縁体（７１）は、前記チップ（２）よりも厚い、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ６］前記第１マトリクス樹脂（７４）は、熱硬化性樹脂からなる、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ７］複数の前記第１フィラー（７５）は、球体物および不定形物のうちのいずれか一方または双方によって構成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ８］複数の前記第１フィラー（７５）は、前記球体物によって構成されている、Ａ７に記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ９］複数の前記第１フィラー（７５）は、セラミック、酸化物および窒化物のうちの少なくとも１つを含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１０］前記封止絶縁体（７１）は、粒径の異なる複数の前記第１フィラー（７５）を含む、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１１］複数の前記第１フィラー（７５）は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有している、Ａ１～Ａ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１２］複数の前記第１フィラー（７５）は、前記主面電極（３０、３２、１２４）よりも薄い複数のフィラー（７５ａ）、および、前記主面電極（３０、３２、１２４）よりも厚い複数のフィラー（７５ｂ、７５ｃ）を含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１３］前記端子電極（５０、６０、１２６）は、端子面（５１、６１、１２７）および端子側壁（５２、６２、１２８）を有し、前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）を露出させ、前記端子側壁（５２、６２、１２８）を被覆している、Ａ１～Ａ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１４］前記封止絶縁体（７１）は、前記端子面（５１、６１、１２７）と１つの平坦面を形成する絶縁主面（７２）を有している、Ａ１３に記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１５］前記チップ（２）は、側面（５Ａ～５Ｄ）を有し、前記封止絶縁体（７１）は、前記側面（５Ａ～５Ｄ）と１つの平坦面を形成する絶縁側壁（７３）を有している、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１６］前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）をさらに含み、前記封止絶縁体（７１）は、前記絶縁膜（３８）を直接被覆する部分を有している、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１７］前記端子電極（５０、６０、１２６）は、前記絶縁膜（３８）を直接被覆する部分を有している、Ａ１６に記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１８］前記絶縁膜（３８）は、無機絶縁膜（４２）および有機絶縁膜（４３）のうちの少なくとも１つを含む、Ａ１６またはＡ１７に記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ１９］前記絶縁膜（３８）は、前記主面電極（３０、３２、１２４）よりも厚く、前記封止絶縁体（７１）は、前記絶縁膜（３８）よりも厚い、Ａ１６～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ２０］複数の前記第１フィラー（７５）は、前記絶縁膜（３８）よりも厚い複数のフィラー（７５ｃ）を含む、Ａ１６～Ａ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ２１］前記チップ（２）は、ワイドバンドギャップ半導体の単結晶を含む、Ａ１～Ａ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ２２］前記チップ（２）は、ＳｉＣの単結晶を含む、Ａ１～Ａ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）。
　［Ａ２３］電極（２０６、２３１）と、前記電極（２０６、２３１）の上に配置されたＡ１～Ａ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）と、を含む、半導体モジュール（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１］ダイパッド（２０６、２３１）と、前記ダイパッド（２０６、２３１）の上に配置されたＡ１～Ａ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）と、第２マトリクス樹脂（２１６）および複数の第２フィラー（２１７）を含み、前記封止絶縁体（７１）を被覆するように前記ダイパッド（２０６、２３１）および前記半導体装置（１Ａ～１Ｈ）を封止するパッケージ本体（２１２）と、を含む、半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２］複数の前記第１フィラー（７５）は、第１密度で前記第１マトリクス樹脂（７４）に添加されており、複数の前記第２フィラー（２１７）は、前記第１密度とは異なる第２密度で前記第２マトリクス樹脂（２１６）に添加されている、Ｂ１に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ３］複数の前記第２フィラー（２１７）は、前記第１密度よりも高い前記第２密度で前記第２マトリクス樹脂（２１６）に添加されている、Ｂ２に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ４］複数の前記第１フィラー（７５）は、単位断面積において第１総断面積となるように前記第１マトリクス樹脂（７４）に添加されており、複数の前記第２フィラー（２１７）は、前記単位断面積において前記第１総断面積とは異なる第２総断面積となるように前記第２マトリクス樹脂（２１６）に添加されている、Ｂ１～Ｂ３のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ５］複数の前記第２フィラー（２１７）は、前記第１総断面積を超える前記第２総断面積となるように前記第２マトリクス樹脂（２１６）に添加されている、Ｂ４に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ６］複数の前記第１フィラー（７５）は、前記単位断面積に占める前記第１総断面積の割合が前記単位断面積に占める前記第１マトリクス樹脂（７４）の断面積の割合よりも高くなるように前記第１マトリクス樹脂（７４）に添加されており、複数の前記第２フィラー（２１７）は、前記単位断面積に占める前記第２総断面積の割合が前記単位断面積に占める前記第２マトリクス樹脂（２１６）の断面積の割合よりも高くなるように前記第２マトリクス樹脂（２１６）に添加されている、Ｂ４またはＢ５に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ７］前記第１総断面積の割合は、６０％以上であり、前記第２総断面積の割合は、６０％以上である、Ｂ４～Ｂ６のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ８］前記第１マトリクス樹脂（７４）は、熱硬化性樹脂からなり、前記第２マトリクス樹脂（２１６）は、熱硬化性樹脂からなる、Ｂ１～Ｂ７のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ９］複数の前記第１フィラー（７５）は、球体物および不定形物のうちのいずれか一方または双方によって構成されており、複数の前記第２フィラー（２１７）は、球体物および不定形物のうちのいずれか一方または双方によって構成されている、Ｂ１～Ｂ８のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１０］複数の前記第１フィラー（７５）は、前記球体物によって構成されており、複数の前記第２フィラー（２１７）は、前記球体物によって構成されている、Ｂ９に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１１］複数の前記第１フィラー（７５）は、セラミック、酸化物および窒化物のうちの少なくとも１つを含み、複数の前記第２フィラー（２１７）は、セラミック、酸化物および窒化物のうちの少なくとも１つを含む、Ｂ１～Ｂ１０のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１２］前記封止絶縁体（７１）は、粒径の異なる複数の前記第１フィラー（７５）を含み、前記パッケージ本体（２１２）は、粒径の異なる複数の前記第２フィラー（２１７）を含む、Ｂ１～Ｂ１１のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１３］複数の前記第１フィラー（７５）は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有しており、複数の前記第２フィラー（２１７）は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有している、Ｂ１～Ｂ１２のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１４］前記封止絶縁体（７１）は、外面から露出した少なくとも１つのフィラー欠片（７５ｄ）を含む、Ｂ１～Ｂ１３のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１５］前記第２マトリクス樹脂（２１６）は、前記封止絶縁体（７１）の外面において前記フィラー欠片（７５ｄ）を直接被覆する部分を含む、Ｂ１４に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１６］前記封止絶縁体（７１）は、外面において前記第１マトリクス樹脂（７４）によって被覆された少なくとも１つのフィラー欠片（７５ｄ）を含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１７］前記第２マトリクス樹脂（２１６）は、前記封止絶縁体（７１）の外面において前記第１マトリクス樹脂（７４）を挟んで前記フィラー欠片（７５ｄ）を間接的に被覆する部分を含む、Ｂ１６に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１８］前記フィラー欠片（７５ｄ）は、前記封止絶縁体（７１）の外面に沿って形成された破断部を有している、Ｂ１４～Ｂ１７のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ１９］複数の前記第２フィラー（２１７）は、前記封止絶縁体（７１）および前記パッケージ本体（２１２）を含む任意の断面において、複数の前記第１フィラー（７５）の最大粒径を超える粒径を有する第２フィラー（２１７）を含む、Ｂ１～Ｂ１８のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２０］前記第２フィラー（２１７）の最大粒径は、前記第１フィラー（７５）の前記最大粒径の２倍以上である、Ｂ１９に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２１］前記第２フィラー（２１７）の前記最大粒径は、前記第１フィラー（７５）の前記最大粒径の５倍以上である、Ｂ２０に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２２］前記パッケージ本体（２１２）は、前記封止絶縁体（７１）との間で前記封止絶縁体（７１）の外面に沿って延びる間隙部（２１９ａ）を形成している、Ｂ１～Ｂ２１のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２３］前記間隙部（２１９ａ）は、前記封止絶縁体（７１）の上の領域から前記端子電極（５０、６０、１２６）の上の領域に延在されている、Ｂ２２に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２４］前記パッケージ本体（２１２）は、前記端子電極（５０、６０、１２６）との間で前記端子電極（５０、６０、１２６）の外面に沿って延びる間隙部（２１９ａ）を形成している、Ｂ１～Ｂ２１のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｂ２５］前記ダイパッド（２０６、２３１）から間隔を空けて配置されたリード端子（２０９、２５０）と、前記端子電極（５０、６０、１２６）および前記リード端子（２０９、２５０）に接続された導線（２１１）と、をさらに含み、前記パッケージ本体（２１２）は、前記リード端子（２０９、２５０）を部分的に露出させるように、前記ダイパッド（２０６、２３１）、前記リード端子（２０９、２５０）、前記半導体装置（１Ａ～１Ｈ）および前記導線（２１１）を封止している、Ｂ１～Ｂ２４のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ１］ダイパッド（２０６、２３１）と、主面（３）を有するチップ（２）、前記主面（３）の上に配置された主面電極（３０、３２、１２４）、前記主面電極（３０、３２、１２４）の上に配置された端子電極（５０、６０、１２６）、ならびに、第１マトリクス樹脂（７４）および複数の第１フィラー（７５）を含み、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（３）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）を有し、前記ダイパッド（２０６、２３１）の上に配置された半導体装置（１Ａ～１Ｈ）と、第２マトリクス樹脂（２１６）および複数の第２フィラー（２１７）を含み、前記封止絶縁体（７１）を被覆するように前記ダイパッド（２０６、２３１）および前記半導体装置（１Ａ～１Ｈ）を封止するパッケージ本体（２１２）と、を含む、半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ２］前記チップ（２）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（３）を有している、Ｃ１に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ３］複数の前記第１フィラー（７５）は、前記基板（７）よりも厚い少なくとも１つのフィラー（７５ｃ）を含む、Ｃ２に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ４］複数の前記第２フィラー（２１７）は、前記基板（７）よりも厚い少なくとも１つのフィラー（２１７ｃ）を含む、Ｃ２またはＣ３に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ５］複数の前記第１フィラー（７５）は、前記エピタキシャル層（６）よりも厚い少なくとも１つのフィラー（７５ｃ）を含む、Ｃ２～Ｃ４のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ６］複数の前記第２フィラー（２１７）は、前記エピタキシャル層（６）よりも厚い少なくとも１つのフィラー（２１７ｃ）を含む、Ｃ２～Ｃ５のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ７］前記エピタキシャル層（６）は、前記基板（７）よりも厚い、Ｃ２～Ｃ６のいずれか一項に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ８］前記チップ（２）は、エピタキシャル層（６）からなる積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（３）を有している、Ｃ１に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ９］複数の前記第１フィラー（７５）は、前記エピタキシャル層（６）よりも厚い少なくとも１つの第１フィラー（７５ｃ）を含む、Ｃ８に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ１０］複数の前記第２フィラー（２１７）は、前記エピタキシャル層（６）よりも厚い少なくとも１つの第２フィラー（２１７ｃ）を含む、Ｃ８またはＣ９に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ１１］複数の前記第１フィラー（７５）は、前記チップ（２）よりも厚い少なくとも１つのフィラー（７５ｃ）を含む、Ｃ１～Ｃ１０のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　［Ｃ１２］複数の前記第２フィラー（２１７）は、前記チップ（２）よりも厚い少なくとも１つのフィラー（２１７ｃ）を含む、Ｃ１～Ｃ１１のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）。
　前述の［Ｃ１］は前述の［Ａ１］を引用する前述の［Ｂ１］を独立形式で表現した項目であり、前述の［Ｃ２］～［Ｃ１２］は前述の［Ｃ１］を引用している。したがって、前述の［Ａ２］～［Ａ２２］および前述の［Ｂ２］～［Ｂ２４］は、引用形式や表現が適宜調整され、前述の［Ｃ１］～［Ｃ１２］を引用するように構成されてもよい。
　［Ｄ１］主面（８２）を有するウエハ（８１）、および、前記主面（８２）の上に配置された主面電極（３０、３２、１２４）を含むウエハ構造（８０）を用意する工程と、前記主面電極（３０、３２、１２４）の上に端子電極（５０、６０、１２６）を形成する工程と、第１マトリクス樹脂（７４）および複数の第１フィラー（７５）を含み、前記端子電極（５０、６０、１２６）の一部を露出させるように前記主面（８２）の上で前記端子電極（５０、６０、１２６）の周囲を被覆する封止絶縁体（７１）を形成する工程と、を含む、半導体装置（１Ａ～１Ｈ）の製造方法。
　複数の前記第１フィラー（７５）は、単位断面積に占める第１総断面積の割合が前記単位断面積に占める前記第１マトリクス樹脂（７４）の断面積の割合よりも高くなるように前記第１マトリクス樹脂（７４）に添加されている、Ｄ１に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ３］前記第１総断面積の割合は、６０％以上である、Ｄ１またはＤ２に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ４］前記封止絶縁体（７１）の形成工程は、熱硬化性樹脂からなる前記第１マトリクス樹脂（７４）、および、複数の前記第１フィラー（７５）を含む封止剤（９２）を前記主面（８２）の上に供給する工程、および、前記封止剤（９２）を熱硬化させることによって前記封止絶縁体（７１）を形成する工程を含む、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ５］前記封止絶縁体（７１）の形成工程は、前記端子電極（５０、６０、１２６）の全域を被覆するように前記封止剤（９２）を前記主面（８２）の上に供給する工程、および、前記封止剤（９２）の前記熱硬化工程後に前記端子電極（５０、６０、１２６）の一部が露出するまで前記封止絶縁体（７１）を部分的に除去する工程を含む、Ｄ４に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ６］前記端子電極（５０、６０、１２６）の形成工程は、前記主面電極（３０、３２、１２４）よりも厚い前記端子電極（５０、６０、１２６）を形成する工程を含み、前記封止絶縁体（７１）の形成工程は、前記主面電極（３０、３２、１２４）よりも厚い前記封止絶縁体（７１）を形成する工程を含む、Ｄ１～Ｄ５のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ７］前記封止絶縁体（７１）の形成工程の後、前記ウエハ（８１）を薄化する工程をさらに含む、Ｄ１～Ｄ６のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ８］前記ウエハ（８１）の薄化工程は、前記封止絶縁体（７１）の厚さ未満の厚さになるまで前記ウエハ（８１）を薄化する工程を含む、Ｄ７に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ９］複数の前記第１フィラー（７５）は、球体物および不定形物のうちのいずれか一方または双方によって構成されている、Ｄ１～Ｄ８のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１０］複数の前記第１フィラー（７５）は、前記球体物によって構成されている、Ｄ９に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１１］複数の前記第１フィラー（７５）は、セラミック、酸化物および窒化物のうちの少なくとも１つを含む、Ｄ１～Ｄ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１２］前記封止絶縁体（７１）は、粒径の異なる複数の前記第１フィラー（７５）を含む、Ｄ１～Ｄ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１３］複数の前記第１フィラー（７５）は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有している、Ｄ１～Ｄ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１４］複数の前記第１フィラー（７５）は、前記主面電極（３０、３２、１２４）よりも薄い複数のフィラー（７５ａ）、および、前記主面電極（３０、３２、１２４）よりも厚い複数のフィラー（７５ｄ、７５ｃ）を含む、Ｄ１～Ｄ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１５］前記端子電極（５０、６０、１２６）の形成工程は、前記主面電極（３０、３２、１２４）を被覆する導体膜（８９）を形成する工程と、前記導体膜（８９）のうち前記主面電極（３０、３２、１２４）を被覆する部分を露出させるマスク（９０）を前記導体膜（８９）の上に形成する工程と、前記導体膜（８９）のうち前記マスク（９０）から露出した部分の上に導電体（９１）を堆積させる工程と、前記導電体（９１）の堆積工程の後、前記マスク（９０）を除去する工程と、を含む、Ｄ１～Ｄ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１６］デバイス領域（８６）および前記デバイス領域（８６）を区画する切断予定ライン（８７）が設定された前記主面（８２）を有する前記ウエハ（８１）、および、前記デバイス領域（８６）において前記主面（８２）の上に配置された前記主面電極（３０、３２、１２４）を含む前記ウエハ構造（８０）を用意する工程と、前記封止絶縁体（７１）の形成工程後に前記切断予定ライン（８７）に沿って前記ウエハ（８１）を切断する工程と、をさらに含む、Ｄ１～Ｄ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１７］前記端子電極（５０、６０、１２６）の形成工程前に前記主面電極（３０、３２、１２４）を部分的に被覆する絶縁膜（３８）を形成する工程をさらに含み、前記封止絶縁体（７１）の形成工程は、前記端子電極（５０、６０、１２６）および前記絶縁膜（３８）を被覆する前記封止絶縁体（７１）形成する工程を含む、Ｄ１～Ｄ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１８］前記端子電極（５０、６０、１２６）の形成工程は、前記絶縁膜（３８）を直接被覆する部分を有する前記端子電極（５０、６０、１２６）を形成する工程を含む、Ｄ１７に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ１９］前記絶縁膜（３８）の形成工程は、無機絶縁膜（４２）および有機絶縁膜（４３）のいずれか一方または双方を含む前記絶縁膜（３８）を形成する工程を含む、Ｄ１７またはＤ１８に記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ２０］前記ウエハ（８１）は、基板（７）およびエピタキシャル層（６）を含む積層構造を有し、前記エピタキシャル層（６）によって形成された前記主面（８２）を有している、Ｄ１～Ｄ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ２１］前記ウエハ（８１）は、ワイドバンドギャップ半導体の単結晶を含む、Ｄ１～Ｄ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｄ２２］前記ウエハ（８１）は、ＳｉＣの単結晶を含む、Ｄ１～Ｄ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法。
　［Ｅ１］Ｄ１～Ｄ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）の製造方法を経て製造された半導体装置（１Ａ～１Ｈ）をダイパッド（２０６、２３１）の上に配置する工程と、第２マトリクス樹脂（２１６）および複数の第２フィラー（２１７）を含む樹脂（２２６）によって前記半導体装置（１Ａ～１Ｈ）およびダイパッド（２０６、２３１）を封止する工程と、を含む、半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ２］複数の前記第１フィラー（７５）は、第１密度で前記第１マトリクス樹脂（７４）に添加されており、複数の前記第２フィラー（２１７）は、前記第１密度とは異なる第２密度で前記第２マトリクス樹脂（２１６）に添加されている、Ｅ１に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ３］複数の前記第２フィラー（２１７）は、前記第１密度よりも高い前記第２密度で前記第２マトリクス樹脂（２１６）に添加されている、Ｅ２に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ４］複数の前記第１フィラー（７５）は、単位断面積において第１総断面積となるように前記第１マトリクス樹脂（７４）に添加されており、複数の前記第２フィラー（２１７）は、前記単位断面積において前記第１総断面積とは異なる第２総断面積となるように前記第２マトリクス樹脂（２１６）に添加されている、Ｅ１～Ｅ３のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ５］複数の前記第２フィラー（２１７）は、前記第１総断面積を超える前記第２総断面積となるように前記第２マトリクス樹脂（２１６）に添加されている、Ｅ４に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ６］複数の前記第１フィラー（７５）は、前記単位断面積に占める前記第１総断面積の割合が前記単位断面積に占める前記第１マトリクス樹脂（７４）の断面積の割合よりも高くなるように前記第１マトリクス樹脂（７４）に添加されており、複数の前記第２フィラー（２１７）は、前記単位断面積に占める前記第２総断面積の割合が前記単位断面積に占める前記第２マトリクス樹脂（２１６）の断面積の割合よりも高くなるように前記第２マトリクス樹脂（２１６）に添加されている、Ｅ４またはＥ５に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ７］前記第１総断面積の割合は、６０％以上であり、前記第２総断面積の割合は、６０％以上である、Ｅ４～Ｅ６のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ８］前記第１マトリクス樹脂（７４）は、熱硬化性樹脂からなり、前記第２マトリクス樹脂（２１６）は、熱硬化性樹脂からなる、Ｅ１～Ｅ７のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ９］複数の前記第１フィラー（７５）は、球体物および不定形物のうちのいずれか一方または双方によって構成されており、複数の前記第２フィラー（２１７）は、球体物および不定形物のうちのいずれか一方または双方によって構成されている、Ｅ１～Ｅ８のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ１０］複数の前記第１フィラー（７５）は、前記球体物によって構成されており、複数の前記第２フィラー（２１７）は、前記球体物によって構成されている、Ｅ９に記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ１１］複数の前記第１フィラー（７５）は、セラミック、酸化物および窒化物のうちの少なくとも１つを含み、複数の前記第２フィラー（２１７）は、セラミック、酸化物および窒化物のうちの少なくとも１つを含む、Ｅ１～Ｅ１０のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ１２］前記封止絶縁体（７１）は、粒径の異なる複数の前記第１フィラー（７５）を含み、前記パッケージ本体（２１２）は、粒径の異なる複数の前記第２フィラー（２１７）を含む、Ｅ１～Ｅ１１のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｅ１３］複数の前記第１フィラー（７５）は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有しており、複数の前記第２フィラー（２１７）は、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有している、Ｅ１～Ｅ１２のいずれか一つに記載の半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　［Ｆ１］ダイパッド（２０６、２３１）の上に［Ａ１］～［Ａ２２］のいずれか一つに記載の半導体装置（１Ａ～１Ｈ）を配置する工程と、第２マトリクス樹脂（２１６）および複数の第２フィラー（２１７）を含む樹脂（２２６）によって前記ダイパッド（２０６、２３１）および前記半導体装置（１Ａ～１Ｈ）を封止する工程と、を含む、半導体パッケージ（２０１Ａ、２０１Ｂ、２０１Ｃ）の製造方法。
　前述の［Ｆ１］は、前述の［Ｅ１］の表現を変更した項目である。したがって、前述の［Ｅ２］～［Ｅ１３］は、引用形式や表現が適宜調整され、前述の［Ｆ１］を引用するように構成されてもよい。
　以上、実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　　　半導体装置
１Ｂ　　　半導体装置
１Ｃ　　　半導体装置
１Ｄ　　　半導体装置
１Ｅ　　　半導体装置
１Ｆ　　　半導体装置
１Ｇ　　　半導体装置
１Ｈ　　　半導体装置
２　　　　チップ
３　　　　第１主面
５Ａ　　　第１側面
５Ｂ　　　第２側面
５Ｃ　　　第３側面
５Ｄ　　　第４側面
６　　　　第１半導体領域（エピタキシャル層）
７　　　　第２半導体領域（基板）
３０　　　ゲート電極（主面電極）
３２　　　ソース電極（主面電極）
３８　　　アッパー絶縁膜
４２　　　無機絶縁膜
４３　　　有機絶縁膜
５０　　　ゲート端子電極
５１　　　ゲート端子面
５２　　　ゲート端子側壁
６０　　　ソース端子電極
６１　　　ソース端子面
６２　　　ソース端子側壁
７１　　　封止絶縁体
７２　　　絶縁主面
７３　　　絶縁側壁
７４　　　第１マトリクス樹脂
７５　　　第１フィラー
７５ａ　　第１小径フィラー
７５ｂ　　第１中径フィラー
７５ｃ　　第１大径フィラー
７５ｄ　　フィラー欠片
８０　　　ウエハ構造
８１　　　ウエハ
８２　　　第１ウエハ主面
８６　　　デバイス領域
８７　　　切断予定ライン
８９　　　第２ベース導体膜
９０　　　レジストマスク
９１　　　第３ベース導体膜（導電体）
９２　　　封止剤
１２４　　第１極性電極（主面電極）
１２６　　端子電極
１２７　　端子面
１２８　　端子側壁
２０１Ａ　半導体パッケージ
２０１Ｂ　半導体パッケージ
２０１Ｃ　半導体パッケージ
２０６　　ダイパッド
２０９　　リード端子
２１１　　導線
２１２　　パッケージ本体
２１６　　第２マトリクス樹脂
２１７　　第２フィラー
２１７ａ　第２小径フィラー
２１７ｂ　第２中径フィラー
２１７ｃ　第２大径フィラー
２１９ａ　間隙部
２３１　　第１ダイパッド
２５０　　第３リード端子

Claims (20)

  1. 　ダイパッドと、
    　主面を有するチップ、前記主面の上に配置された主面電極、前記主面電極の上に配置された端子電極、ならびに、第１マトリクス樹脂および複数の第１フィラーを含み、前記端子電極の一部を露出させるように前記主面の上で前記端子電極の周囲を被覆する封止絶縁体を有し、前記ダイパッドの上に配置された半導体装置と、
    　第２マトリクス樹脂および複数の第２フィラーを含み、前記封止絶縁体を被覆するように前記ダイパッドおよび前記半導体装置を封止するパッケージ本体と、を含む、半導体パッケージ。
  2. 　複数の前記第１フィラーは、第１密度で前記第１マトリクス樹脂に添加されており、
    　複数の前記第２フィラーは、前記第１密度とは異なる第２密度で前記第２マトリクス樹脂に添加されている、請求項１に記載の半導体パッケージ。
  3. 　複数の前記第２フィラーは、前記第１密度よりも高い前記第２密度で前記第２マトリクス樹脂に添加されている、請求項２に記載の半導体パッケージ。
  4. 　複数の前記第１フィラーは、単位断面積において第１総断面積となるように前記第１マトリクス樹脂に添加されており、
    　複数の前記第２フィラーは、前記単位断面積において前記第１総断面積とは異なる第２総断面積となるように前記第２マトリクス樹脂に添加されている、請求項１～３のいずれか一項に記載の半導体パッケージ。
  5. 　複数の前記第２フィラーは、前記第１総断面積を超える前記第２総断面積となるように前記第２マトリクス樹脂に添加されている、請求項４に記載の半導体パッケージ。
  6. 　複数の前記第１フィラーは、前記単位断面積に占める前記第１総断面積の割合が前記単位断面積に占める前記第１マトリクス樹脂の断面積の割合よりも高くなるように前記第１マトリクス樹脂に添加されており、
    　複数の前記第２フィラーは、前記単位断面積に占める前記第２総断面積の割合が前記単位断面積に占める前記第２マトリクス樹脂の断面積の割合よりも高くなるように前記第２マトリクス樹脂に添加されている、請求項４または５に記載の半導体パッケージ。
  7. 　前記第１総断面積の割合は、６０％以上であり、
    　前記第２総断面積の割合は、６０％以上である、請求項４～６のいずれか一項に記載の半導体パッケージ。
  8. 　前記第１マトリクス樹脂は、熱硬化性樹脂からなり、
    　前記第２マトリクス樹脂は、熱硬化性樹脂からなる、請求項１～７のいずれか一項に記載の半導体パッケージ。
  9. 　複数の前記第１フィラーは、球体物および不定形物のうちのいずれか一方または双方によって構成されており、
    　複数の前記第２フィラーは、球体物および不定形物のうちのいずれか一方または双方によって構成されている、請求項１～８のいずれか一項に記載の半導体パッケージ。
  10. 　複数の前記第１フィラーは、前記球体物によって構成されており、
    　複数の前記第２フィラーは、前記球体物によって構成されている、請求項９に記載の半導体パッケージ。
  11. 　複数の前記第１フィラーは、セラミック、酸化物および窒化物のうちの少なくとも１つを含み、
    　複数の前記第２フィラーは、セラミック、酸化物および窒化物のうちの少なくとも１つを含む、請求項１～１０のいずれか一項に記載の半導体パッケージ。
  12. 　前記封止絶縁体は、粒径の異なる複数の前記第１フィラーを含み、
    　前記パッケージ本体は、粒径の異なる複数の前記第２フィラーを含む、請求項１～１１のいずれか一項に記載の半導体パッケージ。
  13. 　複数の前記第１フィラーは、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有しており、
    　複数の前記第２フィラーは、１ｎｍ以上１００μｍ以下の粒径をそれぞれ有している、請求項１～１２のいずれか一項に記載の半導体パッケージ。
  14. 　前記端子電極は、前記主面電極よりも厚く、
    　前記封止絶縁体は、前記主面電極よりも厚い、請求項１～１３のいずれか一項に記載の半導体パッケージ。
  15. 　前記端子電極は、前記チップよりも厚く、
    　前記封止絶縁体は、前記チップよりも厚い、請求項１～１４のいずれか一項に記載の半導体パッケージ。
  16. 　前記端子電極は、端子面および端子側壁を有し、
    　前記封止絶縁体は、前記端子面と１つの平坦面を形成する絶縁主面を有し、前記端子側壁を被覆している、請求項１～１５のいずれか一項に記載の半導体パッケージ。
  17. 　前記チップは、側面を有し、
    　前記封止絶縁体は、前記側面と１つの平坦面を形成する絶縁側壁を有している、請求項１～１６のいずれか一項に記載の半導体パッケージ。
  18. 　前記半導体装置は、前記主面電極を部分的に被覆する絶縁膜をさらに含み、
    　前記封止絶縁体は、前記絶縁膜を直接被覆する部分を有している、請求項１～１７のいずれか一項に記載の半導体パッケージ。
  19. 　前記チップは、ワイドバンドギャップ半導体の単結晶を含む、請求項１～１８のいずれか一項に記載の半導体パッケージ。
  20. 　前記ダイパッドから間隔を空けて配置されたリード端子と、
    　前記端子電極および前記リード端子に接続された導線と、をさらに含み、
    　前記パッケージ本体は、前記リード端子を部分的に露出させるように、前記ダイパッド、前記リード端子、前記半導体装置および前記導線を封止している、請求項１～１９のいずれか一項に記載の半導体パッケージ。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Ｉｃパッケージおよびその製造方法
JP2010123686A (ja) * 2008-11-18 2010-06-03 Renesas Technology Corp 半導体装置およびその製造方法
WO2012133098A1 (ja) * 2011-03-31 2012-10-04 日本ゼオン株式会社 半導体装置及びその製造方法
WO2015037349A1 (ja) * 2013-09-13 2015-03-19 富士電機株式会社 半導体装置
WO2017047283A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019212730A (ja) * 2018-06-04 2019-12-12 住友電気工業株式会社 半導体装置
JP2020047696A (ja) * 2018-09-18 2020-03-26 日立化成株式会社 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7382277B2 (ja) 2020-05-18 2023-11-16 サントリーホールディングス株式会社 飲料供給システムのための監視装置及び監視方法並びにプログラム

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Ｉｃパッケージおよびその製造方法
JP2010123686A (ja) * 2008-11-18 2010-06-03 Renesas Technology Corp 半導体装置およびその製造方法
WO2012133098A1 (ja) * 2011-03-31 2012-10-04 日本ゼオン株式会社 半導体装置及びその製造方法
WO2015037349A1 (ja) * 2013-09-13 2015-03-19 富士電機株式会社 半導体装置
WO2017047283A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019212730A (ja) * 2018-06-04 2019-12-12 住友電気工業株式会社 半導体装置
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