JP2013149805A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】大容量化を図り、かつ信頼性の高い半導体装置および半導体装置の製造方法を提供すること。
【解決手段】個片化要素部は、複数の半導体チップが設けられた半導体ウェハを切断して得られる、連続した少なくとも２つ以上の半導体チップを有する。個片化要素部内のすべての個別チップ領域の主電極３どうしは、個片化要素部のおもて面側から順に積層された第２〜４主電極配線層３−２〜３−４によって階層的に接続され導通されている。個片化要素部の最表面には、配線構造の第４層を構成する第４主電極配線層３−４のみが露出される。個片化要素部内のすべての個別チップ領域の第１制御電極配線層４−１どうしは、個片化要素部のおもて面側から順に積層された第２〜４制御電極配線層４−２〜４−４によって階層的に接続され導通されている。個片化要素部２の最表面に、配線構造の第４層を構成する第４制御電極配線層４−４のみが露出される。
【選択図】図３

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、パワーデバイスは、電力変換用途のスイッチングデバイスとして用いられる。パワーデバイスが形成された半導体チップと他の構成部材とが接合材により接合されたモジュール構造の半導体装置について説明する。図１８は、従来のモジュール構造の半導体装置を示す断面図である。図１８に示すように、半導体装置１００は、半導体チップ１０１と、配線基板１０２と、アルミワイヤ１０３と、ヒートシンク１０４と、ケース１０５と、を備えている。

配線基板１０２は、絶縁基板のおもて面に回路パターン１０２ａ，１０２ｂを形成した基板である。半導体チップ１０１の裏面は、図示省略した接合材を介して配線基板１０２の回路パターン１０２ａと接合している。半導体チップ１０１のおもて面に設けられた図示省略した電極（以下、おもて面電極とする）と回路パターン１０２ｂとはアルミワイヤ１０３によって電気的に接続されている。配線基板１０２の裏面には金属接合層１０２ｃが設けられており、この金属接合層１０２ｃが図示を省略した接合材を介してヒートシンク１０４と接合している。

ヒートシンク１０４は、良熱伝導体の材料でできており、ベース部１０４ａおよび放熱フィン部１０４ｂを有する。半導体チップ１０１で発生し配線基板１０２を介して伝わる熱は、ベース部１０４ａを介して放熱フィン部１０４ｂへ伝導される。放熱フィン部１０４ｂには複数の放熱フィンが設けられており、放熱フィンによってベース部１０４ａから伝導された熱が放散される。ベース部１０４ａの周縁にはケース１０５が接着されている。

別のモジュール構造を有する半導体装置として、次の装置が提案されている。半導体モジュールは、ＳｉＣ基板上に、個別に動作することが可能なセグメント（半導体素子）を備えている。セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド及びゲート電極パッドと、ＳｉＣ基板の裏面側に設けられたドレイン電極パッドとを備えている。相隣接するセグメント同士間を電気的に分離するためのトレンチ、ショットキーダイオード等の素子分離領域を備えている。検査で良品であることが確認されたセグメントの電極パッドのみが電極端子に接続されている（例えば、下記特許文献１参照。）。

また、別のモジュール構造を有する半導体装置として、半導体チップのおもて面電極に対向するように配置した配線基板に半導体チップのおもて面電極を接合することで、アルミワイヤを用いずに、半導体チップのおもて面電極と配線基板との接合を実現する構造が提案されている（例えば、下記非特許文献１参照。）。

特開２０１０−２５１７７２号公報

ワイ・イケダ（Ｙ．Ｉｋｅｄａ）、外５名、インベスティゲイション オン ワイヤーボンド−レス パワー モデル ストラクチャー ウィズ ハイ−デンシティ パッケージング アンド ハイ リライアビリティ（Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｎ Ｗｉｒｅｂｏｎｄ−ｌｅｓｓ Ｐｏｗｅｒ Ｍｏｄｕｌｅ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｐａｃｋａｇｉｎｇ ａｎｄ Ｈｉｇｈ Ｒｅｌｉａｂｉｌｉｔｙ）、（米国）、プロシーディングス オブ ザ ２３ｒｄ インターナショナル シンポジウム パワー セミコンダクター デバイシズ アンド ＩＣ’ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ）、２０１１年５月２３〜２６日、ｐ．２７２−２７５

しかしながら、図１８に示すモジュール構造の半導体装置では、既定の電流密度以下で動作させることが保全上重要となるため、半導体チップの定格電流の増大に伴ってチップサイズを大きくする必要がある。電力変換技術において重要な役割を担うパワーデバイス分野では、近年、さらに大出力用途での需要が増加している。一般的に、チップサイズの増大に伴い、半導体チップに存在する結晶欠陥などの歩留まり要因による半導体素子への悪影響が強まる。したがって、チップサイズの増大により、ウェハ１枚当たりの半導体チップの収量減少とともに良品率の低下が相乗的に作用し、生産効率を悪化させる。

このため、一定のチップサイズの複数の半導体チップを単一のパッケージに搭載することにより、定格出力の増大と生産性の向上とを実現する半導体装置が公知である。しかしながら、このような構成の半導体装置では、年々大容量化の要求が増すにつれて、その要求を実現することに限界が生じている。一方、近年実用化途上にある化合物半導体は、高耐圧や良好な導通特性など所望の特性を備えた半導体を任意に構成することができるため、特に出力向上や損失低減が要求される電力変換用途への応用が想定される。しかしながら、化合物半導体は、微細な結晶欠陥などが介在することにより上述したように生産効率が悪化するため、チップサイズを大きくすることが特に困難である。

そこで、上述した特許文献１に示す技術が提案されている。図１９は、従来のモジュール構造の半導体装置の別の一例を示す断面図である。図１９に示すように、上述した特許文献１に示す技術では、半導体ウェハに形成された複数の半導体チップ（以下、個別チップとする）１１１を１つの連続した固まり（以下、チップ群とする）１１０として半導体ウェハから切断し、このチップ群１１０を単一のパッケージ１２０に搭載した構成となっている。各個別チップ１１１には、それぞれディスクリート素子（個別半導体）が形成されている。各個別チップ１１１のおもて面電極１１２，１１３はそれぞれアルミワイヤ１１４，１１５を介して導通している。個別チップ１１１のチップサイズは、例えば、歩留まりが維持される程度に小さい。これにより、定格出力の増大と生産性の向上とを実現することができる。

しかしながら、図１９に示す半導体装置においても、大出力を得るために必要な電流容量を確保する場合、パッケージに搭載されるチップ群１１０のチップサイズが大きくなってしまう。また、図１８に示すモジュール構造の半導体装置は、半導体チップ１０１の裏面を銅箔からなる回路パターン１０２ａに接合した構成となっており、図１９に示すディスクリート構造の半導体装置は、チップ群１１０の一方の面を電極パッド１２１など部材に接合した構成となっている。このため、半導体装置の動作時に半導体チップから発生する熱によって半導体装置の各構成部材に温熱負荷が生じる。

半導体チップと一体化し積層構造をなす各構造部材はそれぞれ異なる材料でできており、温熱負荷が生じることによりそれぞれの膨張係数に応じて変形する。このため、各構造部材の膨張係数の違いが、各構造部材を互いに接合し導電経路を形成する接合材に対して繰り返し温熱負荷を与え、熱歪みを生じさせる要因となる。例えば、熱可塑性の高い接合材よりも低い膨張係数を有する半導体チップ（通常３．０〜４．５ｐｐｍ／Ｋ程度）と、半導体チップよりも高い膨張係数を有する銅（約１８ｐｐｍ／Ｋ）からなる回路パターンや電極パッドとの膨張差が、上述した熱歪みを生じさせる要因となる。そして、半導体チップのチップサイズ（接合面積）の増大に伴って熱歪みが増大し、実機の動作信頼性が低下するという問題がある。

また、上述した非特許文献１に示す技術では、歩留まりを維持するために、複数の個別チップ１１１がマトリクス状に配置されたチップ群１１０を単一のパッケージ１２０に搭載した構成となっている。このため、チップ群１１０を配線基板に実装し一体化する組立工程において、チップ群１１０の実装位置を決定することが困難であるという問題がある。また、チップ群１１０内の複数の個別チップ１１１を配線基板に接合する際に、汚染による劣化（接合材の飛散や有機系成分を含む材料の付着による導通劣化および絶縁劣化など）が生じ、信頼性が低下する虞がある。

この発明は、上述した従来技術による問題点を解消するため、大容量化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、複数の半導体チップが設けられた半導体ウェハを切断して得られる、連続した少なくとも２つ以上の半導体チップを有する個片化要素部と、前記複数の半導体チップにそれぞれ設けられた半導体素子と、前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップに跨って設けられ、少なくとも２つ以上の当該半導体チップにそれぞれ設けられた前記半導体素子の電極をそれぞれ選択的に露出する絶縁層と、前記絶縁層の少なくとも２つ以上の開口部内にそれぞれ埋め込まれ、当該開口部に露出する前記半導体チップの前記半導体素子の電極どうしを接続する配線層と、を備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記配線層は、多層からなる前記絶縁層内に階層的に設けられた多層構造を有することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記配線層は、前記個片化要素部を構成する少なくとも２つ以上の前記の半導体チップに設けられた前記半導体素子の、前記個片化要素部の同一主面側の電極どうしを接続することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップの、隣り合う当該半導体チップ間に設けられたスルーホールと、前記スルーホール内に埋め込まれた貫通電極と、をさらに備え、前記貫通電極は、前記個片化要素部を構成する前記半導体チップに設けられた前記半導体素子の、前記個片化要素部の一方の主面側の電極と、前記個片化要素部を構成する他の前記半導体チップに設けられた前記半導体素子の、前記個片化要素部の他方の主面側の電極とを接続することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップのうち、一部の当該半導体チップに設けられた前記半導体素子の電極は絶縁膜で覆われていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数の前記個片化要素部と接合され、複数の当該個片化要素部の前記配線層どうしを接続する配線基板をさらに備え、前記配線基板と複数の前記個片化要素部との間には、前記個片化要素部上に設けられた前記絶縁層および前記配線層を覆う封止材が充填されていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体ウェハの複数の半導体チップ領域にそれぞれ半導体素子を形成する素子形成工程と、連続した少なくとも２つ以上の前記半導体チップ領域を有する個片化要素単位に、前記半導体ウェハの同一主面側の表面に跨って絶縁層を形成する絶縁層形成工程と、前記絶縁層を選択的に除去し、個片化要素単位で連続した少なくとも２つ以上の前記半導体チップ領域の前記半導体素子の電極をそれぞれ選択的に露出する露出工程と、個片化要素単位で連続した少なくとも２つ以上の前記半導体チップ領域の前記半導体素子の電極に電気的に接続された配線層を形成する配線層形成工程と、前記絶縁層および前記配線層が形成された連続した少なくとも２つ以上の前記半導体チップ領域を、前記半導体ウェハから個片化要素単位に切断する切断工程と、を含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁層形成工程、前記露出工程および前記配線層形成工程を繰り返し行い、多層からなる前記絶縁層内に階層的に設けられた多層構造を有する前記配線層を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁層形成工程の前に、個片化要素単位で連続した少なくとも２つ以上の前記半導体チップ領域の、隣り合う当該半導体チップ領域間にスルーホールを形成する工程と、前記スルーホールに貫通電極を埋め込む工程と、前記貫通電極に、前記個片化要素部を構成する前記半導体チップ領域に設けられた前記半導体素子の、前記個片化要素部の一方の主面側の電極、および前記個片化要素部を構成する他の前記半導体チップ領域に設けられた前記半導体素子の、前記個片化要素部の他方の主面側の電極を接続する工程と、をさらに含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁層形成工程の前に、前記半導体チップ領域に設けられた前記半導体素子の特性を判定する判定工程と、前記判定工程によって不良と判定された前記半導体チップ領域に設けられた前記半導体素子を絶縁膜で覆う工程と、をさらに含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記切断工程の後、個片化要素単位で切断された連続した少なくとも２つ以上の前記半導体チップ領域を有する前記個片化要素部の前記配線層どうしを接続する配線基板に、複数の前記個片化要素部を接合する工程と、前記配線基板と当該配線基板に接合された複数の前記個片化要素部との間に、前記個片化要素部上に設けられた前記絶縁層および前記配線層を覆う封止材を充填する工程と、をさらに含むことを特徴とする。

上述した発明によれば、階層的に形成された多層構造からなる主電極配線層または制御電極配線層によって、各個別チップ領域の主電極どうしまたは制御電極どうしを相互に接続し、個片化要素部内のすべての各個別チップ領域の主電極または制御電極を集約して個片化要素部の最表面に配置する。複数の個別チップ領域の主電極どうしまたは制御電極どうしを相互に接続するため、半導体チップのチップサイズを大きくすることなく、半導体装置の大容量化を図ることができる。また、各個別チップ領域の主電極または制御電極を集約して個片化要素部の最表面に配置するため、個片化要素部と配線基板との位置合わせや配線処理が容易となる。したがって、信頼性の高い半導体装置を提供することができる。

また、上述した発明によれば、各個別チップ領域間の配線構造を積層膜状の構造とすることにより、従来のアルミワイヤによる配線構造よりも配線構造を縮小することができ、各部材の接合部分で生じる歪が極小化される。このため、半導体装置の通常動作によって繰り返し負荷が与えられた場合でも、実機寿命を律速する接合部分の疲労負荷（応力負荷）を低減させることができる。これにより、半導体装置の信頼性を高めることができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、大容量化を図ることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、信頼性を向上することができるという効果を奏する。

実施の形態１にかかる製造途中の半導体装置の構成を示す平面図である。 実施の形態１にかかる製造途中の半導体装置の構成を示す平面図である。 実施の形態１にかかる半導体装置に搭載される半導体チップを示す平面図である。 図３の切断線Ａ−Ａ’における断面構造を示す断面図である。 図３の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置に搭載される半導体チップの配線構造の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置に搭載される半導体チップの配線構造の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置に搭載される半導体チップの配線構造の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置に搭載される半導体チップの配線構造の平面レイアウトを示す平面図である。 実施の形態２にかかる半導体装置に搭載される半導体チップを示す平面図である。 図１０の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図１０の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の要部を示す平面図である。 図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 図１３の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 実施の形態４にかかる半導体装置を示す断面図である。 実施の形態４にかかる半導体装置を示す平面図である。 従来のモジュール構造の半導体装置を示す断面図である。 従来のモジュール構造の半導体装置の別の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１，２は、実施の形態１にかかる製造途中の半導体装置の構成を示す平面図である。また、図３は、実施の形態１にかかる半導体装置に搭載される半導体チップを示す平面図である。図４は、図３の切断線Ａ−Ａ’における断面構造を示す断面図である。図５は、図３の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１には、半導体ウェハ１０のダイシングライン２ａを示す。図２には、ダイシングライン２ａに囲まれた領域に配置される複数の半導体チップ１を示す。

図３〜５には、図２に示す各半導体チップ１を並列に接続する配線構造が積層された状態を示す。並列接続とは、各半導体チップ１の主電極３どうし、制御電極４どうし、または裏面電極（不図示）どうしを接続した構成である。図３において、紙面下側の半導体チップ１上に積層される配線構造は図示を省略するが、紙面下側の半導体チップ１にも紙面上側の半導体チップ１と同様に配線構造が積層される（以下、図１０，１３においても同様に紙面下側の半導体チップ１上に積層される配線構造を図示省略する）。また、図３には、配線構造の最表面層の他に、配線構造の下層の平面レイアウトを点線で示す。図４，５には、配線構造の絶縁保護層の階層を点線で図示する。

図１に示すように、半導体ウェハ１０には、複数の半導体チップ１が形成されている。複数の半導体チップ１は、例えばマトリクス状に配置される。各半導体チップ１には、それぞれ独立して個別に１つ以上の半導体素子（例えばディスクリート素子、不図示）が形成されている。各半導体チップ１は、例えば、半導体ウェハ１０内の半導体チップ１の良品率を低下させない程度のチップサイズで形成される。

半導体チップ１に形成された半導体素子は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ダイオードなどである。

複数の半導体チップ（以下、個別チップ領域とする）１は、各個別チップ領域１に跨って配線構造が形成された後、ダイシングライン２ａに沿って１つの連続した固まり（以下、個片化要素部とする）２として半導体ウェハ１０から切断される。すなわち、個片化要素部２は、複数の半導体チップが設けられた半導体ウェハ１０を切断して得られる、連続した少なくとも２つ以上の個別チップ領域１を有する。個片化要素部２内の連続した２つ以上の個別チップ領域１の平面レイアウトは、半導体装置の構成に合わせて種々変更可能である。

個片化要素部２は、単一のパッケージ（不図示）である実施の形態１にかかる半導体装置に搭載される。図２には、個片化要素部２の各半導体チップ１に跨って配線構造が積層される前の個片化要素部２の状態を示す。また、図２には、４つの個別チップ領域１が第１の方向１１に２つ配置され、第１の方向１１に直交する方向（以下、第２の方向とする）１２に２つ配置された１つの個片化要素部２を図示する（以下、図３，６〜１０，１３についても同様）。

図２に示すように、個片化要素部２の一方の主面（以下、おもて面とする）には、各個別チップ領域１にそれぞれ主電極３および制御電極４が設けられている。主電極３は、例えば、エミッタ電極やソース電極である。制御電極４は、例えばゲート電極である。各個別チップ領域１に設けられた主電極３および制御電極４は、それぞれ絶縁保護膜５によって互いに絶縁されている。絶縁保護膜５は、ポリイミド樹脂またはエポキシ樹脂でできているのが好ましい（後述する第１〜４絶縁保護膜５−１〜５−５の構成材料も同様）。

また、主電極３および制御電極４は、各個別チップ領域１においてほぼ同様の平面レイアウトで規則的に配置されている。例えば、主電極３および制御電極４は、それぞれ、個片化要素部２のおもて面に平行な第１の方向１１に隣り合う個別チップ領域１の境界１ａ−１に対して線対称に配置されてもよい。また、主電極３および制御電極４は、個片化要素部２のおもて面に平行にかつ第１の方向１１に直交する第２の方向１２に隣り合う個別チップ領域１の境界１ａ−２に対して線対称に配置されてもよい。

より具体的には、図２に示すように１つの個片化要素部２が４つの個別チップ領域１からなる場合、個別チップ領域１に跨って配線構造が積層される前の主電極３および制御電極４は、例えば、次のように配置されてもよい。制御電極４は、第１の方向１１に隣り合う個別チップ領域１の境界１ａ−１側に配置される。すなわち、第１の方向１１に隣り合う個別チップ領域１の制御電極４どうしは、絶縁保護膜５を介して対向する。

主電極３は、同一の個別チップ領域１に設けられた制御電極４の、第１の方向１１に隣り合う個別チップ領域１の境界１ａ−１側を除く領域を囲む。第１の方向１１に隣り合う個別チップ領域１の主電極３どうしは、第１の方向１１に隣り合う個別チップ領域１の境界１ａ−１の制御電極４どうしが対向する部分を除いて、絶縁保護膜５を介して対向する。第２の方向１２に隣り合う個別チップ領域１の主電極３どうしは、絶縁保護膜５を介して対向する。

そして、個片化要素部２内のすべての個別チップ領域１の主電極３どうしは、各個別チップ領域１に跨って積層された配線構造によって導通されている。また、個片化要素部２のすべての個別チップ領域１の制御電極４どうしは、各個別チップ領域１に跨って積層された配線構造によって導通されている。具体的には、図３〜５に示すように、例えば、各個別チップ領域１に跨って積層された配線構造は、絶縁保護層によって互いに絶縁された主電極配線層および制御電極配線層が階層的に積層されてなる。

より具体的には、各個別チップ領域１に設けられた主電極３は、配線構造の第１層（第１主電極配線層３−１）をなす。そして、個片化要素部２内のすべての個別チップ領域１の第１主電極配線層３−１どうしは、個片化要素部２のおもて面側から順に積層された第２〜４主電極配線層３−２〜３−４によって階層的に接続され導通されている。

第１〜４主電極配線層３−１〜３−４は、配線構造の第１〜５層をなす第１〜４絶縁保護膜５−１〜５−５からなる絶縁保護層内を貫通するように設けられている。これにより、個片化要素部２の最表面には、配線構造の第４層を構成する第４主電極配線層３−４のみが露出される。このため、例えば複数のＩＧＢＴやＭＯＳＦＥＴのエミッタ電極やソース電極間を相互に接続し、個片化要素部２の最表面にエミッタ電極やソース電極を集約することができる。

各個別チップ領域１に設けられた制御電極４は、配線構造の第１層（第１制御電極配線層４−１）をなす。そして、個片化要素部２内のすべての個別チップ領域１の第１制御電極配線層４−１どうしは、個片化要素部２のおもて面側から順に積層された第２〜４制御電極配線層４−２〜４−４によって階層的に接続され導通されている。第１〜４制御電極配線層４−１〜４−４は、配線構造の第１〜５層をなす第１〜４絶縁保護膜５−１〜５−５からなる絶縁保護層内を貫通するように設けられている。

これにより、個片化要素部２の最表面に、配線構造の第４層を構成する第４制御電極配線層４−４のみが露出される。このため、例えば複数のＩＧＢＴやＭＯＳＦＥＴのゲート電極間を相互に接続し、個片化要素部２の最表面にゲート電極を集約することができる。第１〜４制御電極配線層４−１〜４−４は、第１〜４絶縁保護膜５−１〜５−５によって第１〜４主電極配線層３−１〜３−４と絶縁されている。配線構造の第１層をなす第１絶縁保護膜５−１は、主電極３と制御電極４とを互いに絶縁する絶縁保護膜５からなる。

次に、各個別チップ領域１に跨って積層された配線構造の第１〜５層の各平面レイアウトについて説明する。図６〜９は、実施の形態１にかかる半導体装置に搭載される半導体チップの配線構造の平面レイアウトを示す平面図である。図６に示すように、配線構造の第１層には、第１の方向１１に隣り合う個別チップ領域１に設けられた主電極３どうしが接続されてなる第１主電極配線層３−１が設けられている。

第１主電極配線層３−１は、第１制御電極配線層４−１を囲むように配置されている。このような第１主電極配線層３−１は、例えば、第１の方向１１に隣り合う主電極３間に設けられた絶縁保護膜５を選択的に除去し、主電極３間に形成された配線層によって当該主電極３が接続されてなる。

また、配線構造の第１層には、第１の方向１１に隣り合う個別チップ領域１に設けられた制御電極４どうしが接続されてなる第１制御電極配線層４−１が設けられている。第１制御電極配線層４−１は、第１絶縁保護膜５−１によって第１主電極配線層３−１と絶縁されている。このような第１制御電極配線層４−１は、例えば、第１の方向１１に隣り合う個別チップ領域１に設けられた制御電極４間に設けられた絶縁保護膜５を選択的に除去し、制御電極４間に形成された配線層によって当該制御電極４どうしが接続されてなる。

図７に示すように、配線構造の第２層には、第１主電極配線層３−１、第１制御電極配線層４−１および第１絶縁保護膜５−１を覆うように、個片化要素部２のおもて面全体に第２絶縁保護膜５−２が設けられている。第２絶縁保護膜５−２には、例えば円形状の複数の第１，２開口部６，７が設けられている。第１，２開口部６，７は、それぞれ個片化要素部２の主面に直交な方向に第２絶縁保護膜５−２を貫通する。

第１開口部６は、例えば、第１主電極配線層３−１の第１の方向１１側の両端部に対向する位置に複数個ずつ設けられている。第１開口部６内には、第１主電極配線層３−１に接する第２主電極配線層（貫通電極）３−２が埋め込まれている。第２開口部７は、第１制御電極配線層４−１に対向する位置に選択的に設けられている。第２開口部７内には、第１制御電極配線層４−１に接する第２制御電極配線層（貫通電極）４−２が埋め込まれている。

図８に示すように、配線構造の第３層には、第２主電極配線層３−２に接する第３主電極配線層３−３が設けられている。第３主電極配線層３−３は、複数の第２主電極配線層３−２を介して第１主電極配線層３−１に導通している。第３主電極配線層３−３は、第２主電極配線層３−２の配置に合わせて複数個所に配置されていてもよい。

また、配線構造の第３層には、第２制御電極配線層４−２に接する第３制御電極配線層４−３が設けられている。第３制御電極配線層４−３は、例えば、すべての第２制御電極配線層４−２に跨るように配置されている。第３制御電極配線層４−３は、第２制御電極配線層４−２を介して、個片化要素部２の第１層に設けられたすべての第１制御電極配線層４−１に導通している。第３制御電極配線層４−３は、第３絶縁保護膜５−３によって第３主電極配線層３−３と絶縁されている。

図９に示すように、配線構造の第４層には、すべての第３主電極配線層３−３に接する第４主電極配線層３−４が設けられている。これにより、第４主電極配線層３−４は、第３主電極配線層３−３および第２主電極配線層３−２を介して第１主電極配線層３−１に導通している。すなわち、第４主電極配線層３−４は、個片化要素部２のおもて面の最表面に引き出された主電極（最表面主電極層）である。

また、配線構造の第４層には、第３制御電極配線層４−３に接する第４制御電極配線層４−４が設けられている。これにより、第４制御電極配線層４−４は、第３制御電極配線層４−３および第２制御電極配線層４−２を介して第１制御電極配線層４−１に導通している。すなわち、第４制御電極配線層４−４は、個片化要素部２のおもて面の最表面に引き出された制御電極（最表面制御電極層）である。

第４制御電極配線層４−４は、第４主電極配線層４−３に囲まれている。第４制御電極配線層４−４は、第４絶縁保護膜５−４によって第４主電極配線層３−４と絶縁されている。また、個片化要素部２のおもて面の配線構造の第５層には、第５絶縁保護膜５−５が設けられている。第５絶縁保護膜５−５は、個片化要素部２のおもて面の周縁部を覆い、個片化要素部２を保護する。

次に、実施の形態１にかかる半導体装置の製造方法について、図１〜９を参照して説明する。まず、図１，２に示すように、周知のプロセスにしたがって、半導体ウェハ１０の一方の主面（おもて面）の各個別チップ領域１のそれぞれに主電極３および制御電極４などを形成する。また、半導体ウェハ１０の他方の主面（以下、裏面とする）の各個別チップ領域１のそれぞれに、コレクタ電極やドレイン電極などの裏面電極（不図示）を形成する。

次に、半導体ウェハ１０のおもて面に、各個別チップ領域１に跨って積層される積層構造を形成する。まず、図６に示すように第１主電極配線層３−１および第１制御電極配線層４−１を形成する。具体的には、半導体ウェハ１０のおもて面に、開口部を有するレジストマスク（不図示）を形成する。レジストマスクの開口部には、例えば、絶縁保護膜５の、第１の方向１１に隣り合う個別チップ領域１の主電極３間の部分および第１の方向１１に隣り合う個別チップ領域１の制御電極４間の部分が露出される。

次に、このレジストマスクをマスクとしてエッチングを行い、レジストマスクの開口部に露出する絶縁保護膜５（第１絶縁保護膜５−１）を除去した後、灰化処理によってレジストマスクを除去する。次に、例えば物理気相成長（ＰＶＤ）法や、化学気相成長（ＣＶＤ）法、湿式めっき処理等によって、第１の方向１１に隣り合う個別チップ領域１の主電極３どうしを接続する配線層、および第１の方向１１に隣り合う個別チップ領域１の制御電極４どうしを接続する配線層を形成する。

これにより、半導体ウェハ１０のおもて面に、主電極３からなる第１主電極配線層３−１および制御電極４からなる第１制御電極配線層４−１が形成される。そして、例えば表面エッチング処理等によって、第１主電極配線層３−１および第１制御電極配線層４−１の表面を平坦化する。これにより、第１主電極配線層３−１、第１制御電極配線層４−１および第１絶縁保護膜５−１からなる配線構造の第１層が形成される。

次に、配線構造の第１層上に、図７に示すように第２主電極配線層３−２および第２制御電極配線層４−２を形成する。具体的には、配線構造の第１層上に液状化した樹脂を塗布し、紫外線（ＵＶ）照射や熱処理によって硬化させることにより、第２絶縁保護膜５−２を形成する（以下、第３〜５絶縁保護膜５−３〜５−５も同様の方法で形成）。次に、第２絶縁保護膜５−２の表面に、第２絶縁保護膜５−２の第１，２開口部６，７の形成領域が開口するレジストマスク（不図示）を形成する。

次に、このレジストマスクをマスクとしてエッチングを行い、レジストマスクの開口部に露出する第２絶縁保護膜５−２を除去することにより、第２絶縁保護膜５−２に複数の第１，２開口部６，７を形成する。その後、レジストマスクを灰化処理によって除去する。次に、例えば湿式めっき処理によって、第１，２開口部６，７内に第２主電極配線層３−２および第２制御電極配線層４−２となる配線層を埋め込む。

そして、例えばベベリング処理や表面エッチング処理等によって、第２主電極配線層３−２および第２制御電極配線層４−２の表面を平坦化する。これにより、第２主電極配線層３−２、第２制御電極配線層４−２および第２絶縁保護膜５−２からなる配線構造の第２層が形成される。

次に、配線構造の第２層目上に、図８に示すように、第３主電極配線層３−３および第３制御電極配線層４−３を形成する。具体的には、配線構造の第２層目上に第３絶縁保護膜５−３を積層する。そして、第３絶縁保護膜５−３の表面に、第３主電極配線層３−３形成領域および第３制御電極配線層４−３の形成領域が開口するレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、レジストマスクの開口部に露出する第３絶縁保護膜５−３を除去する。

その後、レジストマスクを灰化処理によって除去する。次に、例えばＰＶＤ法やＣＶＤ法、湿式めっき処理によって、第３主電極配線層３−３および第３制御電極配線層４−３を形成する。そして、例えば表面エッチング処理等によって、第３主電極配線層３−３および第３制御電極配線層４−３の表面を平坦化する。これにより、第３主電極配線層３−３、第３制御電極配線層４−３および第３絶縁保護膜５−３からなる配線構造の第３層が形成される。

次に、配線構造の第３層上に、図９に示すように第４主電極配線層３−４および第４制御電極配線層４−４を形成する。具体的には、配線構造の第３層目上に第４絶縁保護膜５−４を積層する。次に、配線構造の第３層の形成と同様にレジストマスクをマスクして、第４絶縁保護膜５−４の、第４主電極配線層３−４の形成領域および第４制御電極配線層４−４の形成領域を選択的に除去する。次に、例えばＰＶＤ法によって、第４主電極配線層３−４の形成領域および第４制御電極配線層４−４の形成領域にそれぞれ第４主電極配線層３−４および第４制御電極配線層４−４を成長させるためシード層を形成する。

次に、湿式めっき処理によってシード層を成長させ、第４主電極配線層３−４および第４制御電極配線層４−４を形成する。そして、例えば表面エッチング処理等によって、第４主電極配線層３−４および第４制御電極配線層４−４の表面を平坦化する。これにより第４主電極配線層３−４、第４制御電極配線層４−４および第４絶縁保護膜５−４からなる配線構造の第４層が形成される。

次に、配線構造の第４層の周縁部に、図３に示すように第５絶縁保護膜５−５を形成する。具体的には、配線構造の第４層上に第５絶縁保護膜５−５を堆積する。次に、第５絶縁保護膜５−５の表面に、第５絶縁保護膜５−５の、第４主電極配線層３−４および第４制御電極配線層４−４上の部分が開口するレジストマスクを形成する。次に、このレジストマスクをマスクとしてエッチングを行い、レジストマスクの開口部に露出する第５絶縁保護膜５−５を除去する。

これにより、配線構造の最表面に第４主電極配線層３−４および第４制御電極配線層４−４が露出する。次に、複数の個別チップ領域１を囲むように形成されたダイシングライン２ａに沿って半導体ウェハ１０をダイシングし、複数の個別チップ領域１からなる個片化要素部２を切断する。これにより、個別チップ領域１に跨って配線層が階層的に形成された配線構造を備えた個片化要素部２が形成される。その後、周知のプロセスによって個片化要素部２を単一のパッケージに搭載することにより、実施の形態１にかかる半導体装置が完成する。

以上、説明したように、実施の形態１によれば、階層的に形成された多層構造からなる主電極配線層または制御電極配線層によって、各個別チップ領域の主電極どうしまたは制御電極どうしを相互に接続し、個片化要素部内のすべての各個別チップ領域の主電極または制御電極を集約して個片化要素部の最表面に配置することができる。複数の個別チップ領域の主電極どうしまたは制御電極どうしを相互に接続するため、半導体チップのチップサイズを大きくすることなく、半導体装置の大容量化を図ることができる。また、各個別チップ領域の主電極または制御電極を集約して個片化要素部の最表面に配置するため、個片化要素部と配線基板との位置合わせや配線処理が容易となる。したがって、信頼性の高い半導体装置を提供することができる。

また、実施の形態１によれば、各個別チップ領域間の配線構造を積層膜状の構造とすることにより、従来のアルミワイヤによる配線構造よりも配線構造を縮小することができ、各部材の接合部分で生じる歪が極小化される。このため、半導体装置の通常動作によって繰り返し負荷が与えられた場合でも、実機寿命を律速する接合部分の疲労負荷を低減させることができる。これにより、半導体装置の信頼性を高めることができる。接合材料の高耐熱化を行うことにより、さらなる高信頼性化が期待される。

また、実施の形態１によれば、チップサイズを大きくすることなく半導体装置の大容量化を図ることができるため、大容量化が必要な半導体装置において、チップサイズの増大に伴うウェハ１枚当たりの半導体チップの収量減少や良品率の低下などの問題を防ぐことができる。これにより、生産性を向上させることができる。また、チップサイズを大きくすることなく半導体装置を製造することができるため、半導体装置を化合物半導体で構成する場合に、結晶欠陥により生産効率が低下することを防止することができる。

また、実施の形態１によれば、個片化要素部の最表面主電極層（または最表面制御電極層）を配線基板の回路パターンに接合することにより、個片化要素部を配線基板に実装することができる。これにより、従来のように個片化要素部のおもて面側の主電極や制御電極と配線基板の回路パターンとを接続するためのアルミワイヤを設ける必要がなくなる。したがって、アルミワイヤを接続するためだけの回路パターンを配線基板上に設ける必要がなくなる。これにより、配線基板を小型化することができ、半導体装置の小型化を実現することができる。

（実施の形態２）
図１０は、実施の形態２にかかる半導体装置に搭載される半導体チップを示す平面図である。図１１は、図１０の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図１２は、図１０の切断線Ｄ−Ｄ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、各個別チップ領域１の並列接続に加えて、さらに、各個別チップ領域１を直列に接続する配線構造を備えたことである。各個別チップ領域１の直列接続とは、個別チップ領域１のおもて面電極（主電極３や制御電極４）と、当該個別チップ領域に隣り合う他の個別チップ領域の裏面電極とを接続した構成である。

図１０〜１２に示すように、第１の方向１１に隣り合う個別チップ領域１の主電極３どうしは、第１の方向１１に隣り合う個別チップ領域１に跨って積層された配線構造によって導通されている。具体的には、個片化要素部２０のおもて面には、第１の方向１１に隣り合う個別チップ領域１に跨って、個片化要素部２０のおもて面側から順に積層された第１主電極配線層２３−１（主電極３）、第２主電極配線層（貫通電極）２３−２および第３主電極配線層（最表面主電極層）２３−３によって階層的に接続された主電極が設けられている。

また、第１の方向１１に隣り合う個別チップ領域１の制御電極４どうしは、第１の方向１１に隣り合う個別チップ領域１に跨って積層された配線構造によって導通されている。具体的には、個片化要素部２０のおもて面には、第１の方向１１に隣り合う個別チップ領域１に跨って、個片化要素部２０のおもて面側から順に積層された第１制御電極配線層２４−１（制御電極４）、第２制御電極配線層（貫通電極）２４−２および第３制御電極配線層（最表面制御電極層）２４−３によって階層的に接続された制御電極が設けられている。第１〜３主電極配線層２３−１〜２３−３および第１〜３制御電極配線層２４−１〜２４−３は、多層構造（図１１，１２では点線で図示）を有する絶縁保護層２５によって互いに絶縁されている。すなわち、第１の方向１１に隣り合う各個別チップ領域１は、並列に接続されている。

一方、第２の方向１２に隣り合う各個別チップ領域１は、直列に接続されている。以下、第２の方向１２に隣り合う個別チップ領域１を個別チップ領域１−１，１−２とし、個別チップ領域１−１の主電極３と当該個別チップ領域１−１の第２の方向１２に隣り合う他の個別チップ領域１−２の裏面電極２３−６とが接続された場合について説明する。個片化要素部２０には、第２の方向１２に隣り合う個別チップ領域１の主電極３間（絶縁保護膜２５が形成されている部分）に複数のスルーホール２０ａが設けられている。

スルーホール２０ａ内には、貫通電極２３−５が埋め込まれている。貫通電極２３−５は、個別チップ領域１−１の配線構造の第１層である第１主電極配線層２３−１（主電極３）に接続されている。また、貫通電極２３−５は、個別チップ領域１−１の第２の方向１２に隣り合う他の個別チップ領域１−２の裏面電極２３−６に接続されている。貫通電極２３−５によって第２の方向に隣り合う個別チップ領域１−１と個別チップ領域１−２とが直列に接続されている。

個別チップ領域１−１の第１〜３主電極配線層２３−１〜２３−３と、個別チップ領域１−１の第２の方向１２に隣り合う他の個別チップ領域１−２の第１〜３主電極配線層２３−１〜２３−３とは、絶縁保護層２５によって互いに絶縁されている。また、個別チップ領域１−１の第１〜３制御電極配線層２４−１〜２４−３と、個別チップ領域１−１の第２の方向に隣り合う他の個別チップ領域１−２の第１〜３制御電極配線層２４−１〜２４−３とは、絶縁保護層２５によって互いに絶縁されている。個別チップ領域１−１の制御電極４と当該個別チップ領域１−１の第２の方向１２に隣り合う他の個別チップ領域１−２の裏面電極２３−６とが貫通電極２３−５によって接続されてもよい。

次に、実施の形態２にかかる半導体装置の製造方法について説明する。まず、実施の形態１と同様に、図１、２に示すように半導体ウェハ１０の各個別チップ領域１のそれぞれに、独立した個別の半導体素子の主電極３、制御電極４および裏面電極（不図示）などを形成する。次に、図１０，１２に示すように、第２の方向に隣り合う個別チップ領域１の主電極３間に複数のスルーホール２０ａを形成する。スルーホール２０ａは、半導体ウェハ１０の各個別チップ領域１に半導体素子を形成する前に形成されてもよい。

次に、例えばＰＶＤ法やＣＶＤ法、湿式めっき処理によって、半導体ウェハ１０のスルーホール２０ａに貫通電極２３−５となる配線層を埋め込む。そして、半導体ウェハ１０のおもて面において、貫通電極２３−５と、個別チップ領域１−１の主電極３とを接続する。例えばＰＶＤ法やＣＶＤ法、湿式めっき処理によって、半導体ウェハ１０のおもて面に、貫通電極２３−５と、個別チップ領域１−１の主電極３（第１主電極配線層２３−１）とを接続する配線層を形成する。

また、半導体ウェハ１０の裏面において、貫通電極２３−５と、個別チップ領域１−１の第２の方向に隣り合う他の個別チップ領域１−２の裏面電極２３−６とを接続する。例えばＰＶＤ法やＣＶＤ法、湿式めっき処理によって、半導体ウェハ１０の裏面に、個別チップ領域１−２の裏面電極２３−６と、貫通電極２３−５とを接続する配線層を形成する。

次に、半導体ウェハ１０のおもて面に、各個別チップ領域１に跨って積層構造を形成する。このとき、第１の方向１１に隣り合う個別チップ領域１が並列に接続されるように配線構造の各層を形成する。また、第２の方向１２に隣り合う個別チップ領域１−１，１−２が直列に接続されるように配線構造の各層を形成する。配線構造を構成する各層は、実施の形態１の配線構造の各層と同様に、積層した絶縁保護層を選択的に除去し、所望の位置に主電極配線層および制御電極配線層を配置することにより形成することができる。

その後、実施の形態１と同様に、複数の個別チップ領域１を囲むように形成されたダイシングライン２ａに沿って半導体ウェハ１０をダイシングして、以降の処理を行うことにより、実施の形態２にかかる半導体装置が完成する。

また、実施の形態２にかかる半導体装置において、個別チップ領域１−１の制御電極４と当該個別チップ領域１−１の第２の方向１２に隣り合う他の個別チップ領域１−２の裏面電極２３−６とを接続した構成としてもよい。

以上、説明したように、実施の形態２にかかる半導体装置および半導体装置の製造方法によれば、実施の形態１にかかる半導体装置および半導体装置の製造方法と同様の効果を得ることができる。

（実施の形態３）
図１３は、実施の形態３にかかる半導体装置の要部を示す平面図である。また、図１４は、図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図１５は、図１３の切断線Ｆ−Ｆ’における断面構造を示す断面図である。図１３には、実施の形態３にかかる半導体装置５０に搭載される個片化要素部４０のみを示す。また、図１３に示す個片化要素部４０には、各個別チップ領域１に跨って形成される配線構造の第１層および最表面層（第１，３主電極配線層４３−１，４３−４および第１，３制御電極配線層４４−１，４４−３）のみを図示する。実施の形態３にかかる半導体装置５０が実施の形態１にかかる半導体装置と異なるのは、不良と判断された個別チップ領域（以下、不良個別チップ領域とする）３１を絶縁性の材料からなる第１〜３マスク部３３〜３５によって覆い、半導体装置５０の導電部から分離したことである。

図１３〜１５に示すように、個片化要素部４０の各個別チップ領域１のうち、不良と判断された不良個別チップ領域３１の主電極３、制御電極４および裏面電極４６は、半導体装置５０に搭載される前に、予め絶縁性の材料からなる第１〜３マスク部３３〜３５によって覆われる。不良個別チップ領域３１とは、例えば予め行われた特性試験などによって、所望の特性を実現することができないと判断された個別チップ領域１である。

個片化要素部４０は、半導体気装置５０を構成する配線基板５２−１，５２−２に挟まれるように配置されている。配線基板５２−１，５２−２は、個片化要素部４０のおもて面側および裏面側にそれぞれ配置されている。個片化要素部４０の第３主電極配線層（最表面主電極層）４３−３および第３制御電極配線層（最表面主電極層）４４−３は、接合部５１−１を介して配線基板５２−１の回路パターン５３−１に接合されている。個片化要素部４０の各個別チップ領域１の裏面電極４６は、配線基板５２−２の回路パターン５３−２に接合されている。

不良個別チップ領域３１の主電極３は、第１マスク部３３に覆われていることにより、第３主電極配線層４３−３に接続されない。このため、不良個別チップ領域３１の主電極３は、配線基板５２−１の回路パターン５３−１と絶縁されている。不良個別チップ領域３１の制御電極４は、第２マスク部３４に覆われていることにより、第３制御電極配線層４４−３に接続されない。このため、不良個別チップ領域３１の制御電極４は、配線基板５２−２の回路パターン５３−２と絶縁されている。

不良個別チップ領域３１の主電極３および制御電極４は、上述したようにそれぞれ第３主電極配線層４３−３および第３制御電極配線層４４−３に接続されないため、不良個別チップ領域３１に第２主電極配線層（貫通電極）４３−２や第２制御電極配線層（貫通電極）４４−２を形成しなくてもよい。この場合、不良個別チップ領域３１の第１，２マスク部３３，３４は、多層構造（図１４，１５では点線で図示）を有する絶縁保護層４５によって覆われる。また、個別チップ領域３１の裏面電極４６は、第３マスク部３５に覆われていることにより、配線基板５２−２の回路パターン５３−２と絶縁されている。

実施の形態３の個片化要素部４０の不良個別チップ領域３１以外の構成は、実施の形態１の個片化要素部と同様である。また、実施の形態３の個片化要素部４０は、実施の形態２の個片化要素部と同様に、隣り合う個別チップ領域１が直列に接続された構成を有していてもよい。また、実施の形態３にかかる半導体装置５０は、複数の個片化要素部４０が配線基板５２−１，５２−２に一体化された構成を備えていてもよい。

実施の形態３にかかる半導体装置の製造方法の不良個別チップ領域３１を第１〜３マスク部３３〜３５で覆う方法以外は、実施の形態１にかかる半導体装置の製造方法と同様である。不良個別チップ領域３１を覆う第１マスク部３３〜３５は、半導体装置５０に個片化要素部４０が搭載される前に形成される。実施の形態３の個片化要素部４０の配線構造の各層は、実施の形態１の個片化要素部と同様に、積層した絶縁保護層を選択的に除去し、所望の位置に主電極配線層および制御電極配線層を配置することにより形成することができる。

以上、説明したように、実施の形態３にかかる半導体装置および半導体装置の製造方法によれば、実施の形態１にかかる半導体装置および半導体装置の製造方法と同様の効果を得ることができる。また、実施の形態３によれば、不良個別チップ領域の各電極を予めマスク部によって覆うことにより、不良個別チップ領域を半導体装置の導電部から分離することができる。これにより、不良半導体チップが、半導体装置の電流能力に寄与しないようにすることができる。

また、実施の形態３によれば、個片化要素部内の不良個別チップ領域が含まれている場合であっても、この個片化要素部を不良品とすることなく半導体装置の製造に用いることができる。このため、半導体装置の歩留まりを改善することができ、半導体装置のコストを低減することができる。

また、実施の形態３によれば、電気的に絶縁された不良個別チップ領域は、半導体装置の実動作時に良導性伝熱体として機能する。したがって、半導体装置の導電部と絶縁された不良個別チップ領域を少なくとも一つ以上含む個片化要素部内の良品と判断された半導体チップ（以下、良品チップとする）の熱拡散を補助することができる。これにより、通電を行う良品チップの熱暴走などの熱によって生じる障害を防ぐことができる。この効果は、半導体装置を構成する材料としてＳｉＣ（炭化珪素）などの化合物半導体（例えば４Ｈ−ＳｉＣなどは熱伝導率４００［Ｗ／ｍ・Ｋ］）のように熱伝導性に優れた材料を用いることによりさらに促進される。

（実施の形態４）
個片化要素部が配線基板に一体化された半導体装置について説明する。図１６は、実施の形態４にかかる半導体装置を示す断面図である。図１６に示すように、複数の個片化要素部６２−１，６２−２は、単一の外部パッケージに搭載されて個別ユニット７０が構成されている。個片化要素部６２−１，６２−２の構成は、実施の形態１〜３の個片化要素部の構成と同様である。複数の個片化要素部６２−１，６２−２は、個別ユニット７０を構成する２つの配線基板７２，８２の間に挟まれるように配置されている。

最表面主電極層６３および最表面主電極層６４は、例えば、個片化要素部６２−１，６２−２の表面に跨って設けられている。最表面主電極層６３は、接合部７１−１を介して、個片化要素部６２−１，６２−２のおもて面側に配置された配線基板７２の回路パターン７３−１に接合されている。また、最表面主電極層６３は、配線基板７２の回路パターン７３−１に電気的に接続された外部接続用端子７４−１によって、個別ユニット７０の外部に引き出されている。

最表面主電極層６４は、接合部７１−２を介して、個片化要素部６２−１，６２−２のおもて面側に配置された配線基板７２の回路パターン７３−２に接合されている。また、最表面主電極層６４は、配線基板７２の回路パターン７３−２を電気的に接続された外部接続用端子７４−２によって、個別ユニット７０の外部に引き出されている。外部接続用端子７４−１，７４−２は、例えば、配線基板７２に一体的に設けられている。

裏面電極６６は、個片化要素部６２−１，６２−２の裏面側に配置された配線基板８２の回路パターン８３に接合されている。また、裏面電極６６は、配線基板８２に一体的に設けられた外部接続用端子８４によって個別ユニット７０の外部に引き出されている。接合部７１−１，７１−２間には、例えば樹脂系の材料である封入材７５が充填されている。封入材７５によって接合部７１−１，７１−２が保護される。また、封入材７５は、配線基板７２，８２間のすべての部材を囲むように充填されていてもよい。

個片化要素部６２−１，６２−２の最表面には、各個別チップ領域１に跨って形成された配線構造の絶縁保護層が露出する。この絶縁保護層と封入材７５とを良好に被着させることができるため、個片化要素部６２−１，６２−２と配線基板７２、８２との接合強度を確保することができる。このため、上述したように複数の個片化要素部６２−１，６２−２が並列に接続された個別ユニット７０が構成される。複数の個別ユニット７０を互いに接続して集合素子８０を構成してもよい。

集合素子８０を構成について説明する。図１７は、実施の形態４にかかる半導体装置を示す平面図である。図１７に示すように、集合素子８０は、複数の個別ユニット７０の外部接続用端子７４−１，７４−２，８４が互いに接続され一体化されている。外部接続用端子７４−１，７４−２，８４からなる集合素子８０の導電路は、外部接続用端子８１−１〜８１−３によって集合素子８０の外部に引き出されている。外部接続用端子８１−１〜８１−３には、他の集合素子８０が接続されてもよいし、図示省略する外部装置などが接続されてもよい。

各個別ユニット７０間には封入材７５が充填されている。封入材７５によって個別ユニット７０間の接続部分が保護される。また、封入材７５は、集合素子８０内のすべての個別ユニット７０を囲むように充填され、集合素子８０の外形を形成するものであってもよい。封入材７５を構成する材料（封止材）は、接合部７１−１，７１−２間の空間部分や個別ユニット７０間の空間部分に充填される場合、例えば、シリコーンゲルまたは流動性の良好なアンダーフィル材（軟質なエポシキ樹脂）であってもよい。また、封入材７５を構成する材料（封止材）は、集合素子８０の外形を形成するように充填される場合、集合素子８０は、例えば、熱硬化性エポシキ樹脂で成型加工（トランスファーモールド）を行うことにより、充填と外形形成とを同時に実施することができる。

以上、説明したように、実施の形態４にかかる半導体装置および半導体装置の製造方法によれば、実施の形態１〜３にかかる半導体装置および半導体装置の製造方法と同様の効果を得ることができる。また、実施の形態４によれば、個別ユニット内や集合素子内に封止材を充填することにより、個別ユニット内の個片化要素部と配線基板との接合部分や、集合素子内の各個別ユニット間の接続部分を保護することができる。したがって、個別ユニットや集合素子に作用する応力を低減することができ、繰り返し温熱負荷を与えられた場合でも、当該温熱負荷による熱歪みを低減することができる。このため、半導体装置の大容量化に伴い大径化した個片化要素部を実装した場合においても、信頼性の高い半導体装置を提供することができる。

以上、本発明において、個片化要素部に積層された配線構造は、上述した実施の形態に限らず、種々変更可能である。例えば、個片化要素部に積層された配線構造は、各個別チップ領域の主電極どうしまたは制御電極どうしを接続し、当該主電極および当該制御電極を配線構造の最表面に集約することができればよく、１層以上の絶縁層が積層されてなる構成であってもよい。また、各個別チップ領域の、並列接続または直列接続もしくはその両方の接続個数は、半導体装置の構成に合わせて種々変更可能である。また、本発明は、受動デバイスであるダイオードに関しても適用可能である。この場合、個片化要素部に設けられる電極はアノード電極およびカソード電極となる。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換用途のスイッチングデバイスとして用いられるパワー半導体装置に有用である。

１ 個別チップ領域
２ 個片化要素部
３ 主電極
３−１〜３−４ 主電極配線層
４ 制御電極
４−１〜４−４ 制御電極配線層
５−５ 絶縁保護膜

Claims (11)

1. 複数の半導体チップが設けられた半導体ウェハを切断して得られる、連続した少なくとも２つ以上の半導体チップを有する個片化要素部と、
   前記複数の半導体チップにそれぞれ設けられた半導体素子と、
   前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップに跨って設けられ、少なくとも２つ以上の当該半導体チップにそれぞれ設けられた前記半導体素子の電極をそれぞれ選択的に露出する絶縁層と、
   前記絶縁層の少なくとも２つ以上の開口部内にそれぞれ埋め込まれ、当該開口部に露出する前記半導体チップの前記半導体素子の電極どうしを接続する配線層と、
   を備えることを特徴とする半導体装置。
2. 前記配線層は、多層からなる前記絶縁層内に階層的に設けられた多層構造を有することを特徴とする請求項１に記載の半導体装置。
3. 前記配線層は、前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップに設けられた前記半導体素子の、前記個片化要素部の同一主面側の電極どうしを接続することを特徴とする請求項１または２に記載の半導体装置。
4. 前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップの、隣り合う当該半導体チップ間に設けられたスルーホールと、
   前記スルーホール内に埋め込まれた貫通電極と、
   をさらに備え、
   前記貫通電極は、前記個片化要素部を構成する前記半導体チップに設けられた前記半導体素子の、前記個片化要素部の一方の主面側の電極と、前記個片化要素部を構成する他の前記半導体チップに設けられた前記半導体素子の、前記個片化要素部の他方の主面側の電極とを接続することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記個片化要素部を構成する少なくとも２つ以上の前記半導体チップのうち、一部の当該半導体チップに設けられた前記半導体素子の電極は絶縁膜で覆われていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 複数の前記個片化要素部と接合され、複数の当該個片化要素部の前記配線層どうしを接続する配線基板をさらに備え、
   前記配線基板と複数の前記個片化要素部との間には、前記個片化要素部上に設けられた前記絶縁層および前記配線層を覆う封止材が充填されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 半導体ウェハの複数の半導体チップ領域にそれぞれ半導体素子を形成する素子形成工程と、
   連続した少なくとも２つ以上の前記半導体チップ領域を有する個片化要素単位に、前記半導体ウェハの同一主面側の表面に跨って絶縁層を形成する絶縁層形成工程と、
   前記絶縁層を選択的に除去し、個片化要素単位で連続した少なくとも２つ以上の前記半導体チップ領域の前記半導体素子の電極をそれぞれ選択的に露出する露出工程と、
   個片化要素単位で連続した少なくとも２つ以上の前記半導体チップ領域の前記半導体素子の電極に電気的に接続された配線層を形成する配線層形成工程と、
   前記絶縁層および前記配線層が形成された連続した少なくとも２つ以上の前記半導体チップ領域を、前記半導体ウェハから個片化要素単位に切断する切断工程と、
   を含むことを特徴とする半導体装置の製造方法。
8. 前記素子形成工程の後、前記切断工程の前に、前記絶縁層形成工程、前記露出工程および前記配線層形成工程を繰り返し行い、多層からなる前記絶縁層内に階層的に設けられた多層構造を有する前記配線層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記絶縁層形成工程の前に、
   個片化要素単位で連続した少なくとも２つ以上の前記半導体チップ領域の、隣り合う当該半導体チップ領域間にスルーホールを形成する工程と、
   前記スルーホールに貫通電極を埋め込む工程と、
   前記貫通電極に、前記個片化要素部を構成する前記半導体チップ領域に設けられた前記半導体素子の、前記個片化要素部の一方の主面側の電極、および前記個片化要素部を構成する他の前記半導体チップ領域に設けられた前記半導体素子の、前記個片化要素部の他方の主面側の電極を接続する工程と、
   をさらに含むことを特徴とする請求項７または８に記載の半導体装置の製造方法。
10. 前記絶縁層形成工程の前に、
    前記半導体チップ領域に設けられた前記半導体素子の特性を判定する判定工程と、
    前記判定工程によって不良と判定された前記半導体チップ領域に設けられた前記半導体素子を絶縁膜で覆う工程と、
    をさらに含むことを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。
11. 前記切断工程の後、
    個片化要素単位で切断された連続した少なくとも２つ以上の前記半導体チップ領域を有する前記個片化要素部の前記配線層どうしを接続する配線基板に、複数の前記個片化要素部を接合する工程と、
    前記配線基板と当該配線基板に接合された複数の前記個片化要素部との間に、前記個片化要素部上に設けられた前記絶縁層および前記配線層を覆う封止材を充填する工程と、
    をさらに含むことを特徴とする請求項７〜１０のいずれか一つに記載の半導体装置の製造方法。

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