JP2020194959A - 半導体装置 - Google Patents

Abstract

【課題】実装面から非実装面への導電接合材の回り込みを抑制できる半導体装置を提供する。【解決手段】実装面５、非実装面６、ならびに、実装面５および非実装面６を接続する側壁７Ａ〜７Ｄを含み、側壁７Ａ〜７Ｄにおいて実装面５よりも外側に張り出した庇部１０Ａ〜１０Ｄを有するチップ２と、実装面５を被覆する第１金属層２１と、を含む、半導体装置１を提供する。【選択図】図１

Description

本発明は、半導体装置に関する。

特許文献１の図９は、半導体装置、パッケージ本体、ダイパッド、リード端子および導電接合材を含む半導体パッケージを開示している。半導体装置は、チップ、および、チップの裏面を被覆する裏面電極を含む。半導体装置は、裏面電極をダイパッドに対向させた姿勢でダイパッドの上に配置されている。導電接合材は、ダイパッドおよび裏面電極の間に介在し、半導体装置およびダイパッドを接合させている。

特開２０１１−２４９２５７号公報

本発明の一実施形態は、実装面から非実装面への導電接合材の回り込みを抑制できる半導体装置を提供する。

本発明の一実施形態は、実装面、非実装面、ならびに、前記実装面および前記非実装面を接続する側壁を含み、前記側壁において前記実装面よりも外側に張り出した庇部を有するチップと、前記実装面を被覆する金属層と、を含む、半導体装置を提供する。この半導体装置によれば、庇部によって実装面から非実装面への導電接合材の回り込みを抑制できる。

本発明の一実施形態は、半導体基板およびエピタキシャル層を含む積層構造を有し、前記半導体基板側の実装面、前記エピタキシャル層側の非実装面、ならびに、前記半導体基板および前記エピタキシャル層によって形成された側壁を有し、前記側壁において前記半導体基板からなる部分に前記実装面よりも外側に張り出した庇部を有するチップと、前記実装面を被覆する金属層と、を含む、半導体装置を提供する。この半導体装置によれば、庇部によって実装面から非実装面への導電接合材の回り込みを抑制できる。

図１は、本発明の一実施形態に係る半導体装置を示す斜視図である。 図２は、図１に示す半導体装置を別の方向から見た斜視図である。 図３は、図１に示すチップを示す斜視図である。 図４は、図１に示す半導体装置の断面図である。 図５は、図４に示す領域Vの拡大図である。 図６は、図４に示す領域VIの拡大図である。 図７は、図１に示す半導体装置の非実装面側の構造を示す平面図である。 図８は、図１に示す半導体装置の電気的構造を示す図である。 図９は、図８に示すパワーＭＩＳＦＥＴの構造を示す平面図である。 図１０は、図９に示すX-X線に沿う断面図である。 図１１は、図１に示す半導体装置が組み込まれた半導体パッケージを、パッケージ本体を透過して示す斜視図である。 図１２は、図１１に示す半導体装置の接合状態を示す断面図である。 図１３Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図１３Ｂは、図１３Ａの後の工程を示す断面図である。 図１３Ｃは、図１３Ｂの後の工程を示す断面図である。 図１３Ｄは、図１３Ｃの後の工程を示す断面図である。 図１３Ｅは、図１３Ｄの後の工程を示す断面図である。 図１３Ｆは、図１３Ｅの後の工程を示す断面図である。 図１３Ｇは、図１３Ｆの後の工程を示す断面図である。 図１３Ｈは、図１３Ｇの後の工程を示す断面図である。 図１３Ｉは、図１３Ｈの後の工程を示す断面図である。 図１３Ｊは、図１３Ｉの後の工程を示す断面図である。 図１３Ｋは、図１３Ｊの後の工程を示す断面図である。 図１３Ｌは、図１３Ｋの後の工程を示す断面図である。 図１４Ａは、図１３Ｇの後の工程を示す断面図であって、図１に示す半導体装置の製造方法をより詳細に説明するための断面図である。 図１４Ｂは、図１４Ａの後の工程を示す断面図である。 図１４Ｃは、図１４Ｂの後の工程を示す断面図である。 図１４Ｄは、図１４Ｃの後の工程を示す断面図である。 図１４Ｅは、図１４Ｄの後の工程を示す断面図である。 図１４Ｆは、図１４Ｅの後の工程を示す断面図である。 図１４Ｇは、図１４Ｆの後の工程を示す断面図である。 図１５Ａは、図１４Ｆの後の工程を示す断面図であって、ウエハの別の切断法を説明するための断面図である。 図１５Ｂは、図１５Ａの後の工程を示す断面図である。 図１６は、図４に対応し、図１５Ａ〜図１５Ｂの工程を経て製造された半導体装置を示す断面図である。

以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１を示す斜視図である。図２は、図１に示す半導体装置１を別の方向から見た斜視図である。図３は、図１に示すチップ２を示す斜視図である。図４は、図１に示す半導体装置１の断面図である。図５は、図４に示す領域Vの拡大図である。図６は、図４に示す領域VIの拡大図である。

図１〜図６を参照して、半導体装置１は、シリコン製のチップ２を含む。図１〜図６では、チップ２の構造を明確にすべく、実寸法とは異なる寸法でチップ２を示している（以下、他の図面において同じ。）。チップ２は、この形態（this embodiment）では、基板３およびエピタキシャル層４を含む積層構造を有している。基板３の導電型およびエピタキシャル層４の導電型は、この形態では、ｎ型である。

基板３のｎ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。エピタキシャル層４は、基板３のｎ型不純物濃度未満のｎ型不純物濃度を有している。エピタキシャル層４のｎ型不純物濃度は、１×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。
基板３の厚さは、５０μｍ以上４５０μｍ以下であってもよい。基板３の厚さは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。基板３を薄化することにより、チップ２の抵抗値を低減できる。基板３の厚さは、研削によって調整される。

エピタキシャル層４は、基板３の厚さ未満の厚さを有している。エピタキシャル層４の厚さは、５μｍ以上５０μｍ以下であってもよい。エピタキシャル層４の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。エピタキシャル層４の厚さは、１０μｍ以上３０μｍ以下であることが好ましい。

チップ２は、一方側の実装面５、他方側の非実装面６、ならびに、実装面５および非実装面６を接続する４つの側壁７Ａ〜７Ｄを含む。実装面５は、半導体装置１が接続対象物に接続される場合に、接続対象物に対向する対向面である。
実装面５は、基板３によって形成されている。非実装面６は、エピタキシャル層４によって形成されている。側壁７Ａ〜７Ｄは、基板３およびエピタキシャル層４によってそれぞれ形成されている。

実装面５は、実装面５の法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。実装面５は、この形態では、正方形状に形成されている。実装面５は、長方形状に形成されていてもよい。実装面５は、第１面積Ｓ１を有している。
非実装面６は、平面視において四角形状に形成されている。非実装面６は、この形態では、正方形状に形成されている。非実装面６は、長方形状に形成されていてもよい。非実装面６は、実装面５の第１面積Ｓ１を超える第２面積Ｓ２（Ｓ１＜Ｓ２）を有している。非実装面６は、実装面５の平面形状の相似となる平面形状を有していることが好ましい。

非実装面６は、実装面５の面方向（接線方向）に沿って実装面５よりも外側に張り出している。非実装面６は、この形態では、全周に亘って実装面５よりも外側に張り出している。非実装面６は、機能デバイスが形成されたデバイス面である。
側壁７Ａ〜７Ｄは、具体的には、第１側壁７Ａ、第２側壁７Ｂ、第３側壁７Ｃおよび第４側壁７Ｄを含む。第１側壁７Ａおよび第２側壁７Ｂは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。第３側壁７Ｃおよび第４側壁７Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。側壁７Ａ〜７Ｄの長さは、０．５ｍｍ以上２ｍｍ以下であってもよい。

側壁７Ａ〜７Ｄは、実装面５および非実装面６の間の領域において、実装面５の面方向（接線方向）に沿って実装面５よりも外側に張り出した庇部１０Ａ〜１０Ｄをそれぞれ有している。庇部１０Ａ〜１０Ｄは、法線方向Ｚに非実装面６に対向している。庇部１０Ａ〜１０Ｄは、実装面５の周縁部を非実装面６に向けて切り欠いた切欠部１１によって形成されている。庇部１０Ａ〜１０Ｄは、具体的には、第１庇部１０Ａ、第２庇部１０Ｂ、第３庇部１０Ｃおよび第４庇部１０Ｄを含む。

第１庇部１０Ａは、第１側壁７Ａに形成されている。第１庇部１０Ａは、第１側壁７Ａにおいて第１方向Ｘに沿って延びる帯状に形成されている。第１庇部１０Ａは、実装面５（非実装面６）に対して平行な方向に延びている。第１庇部１０Ａは、第１側壁７Ａにおいて第３側壁７Ｃ側の角部から第４側壁７Ｄ側の角部まで延びている。
第２庇部１０Ｂは、第２側壁７Ｂに形成されている。第２庇部１０Ｂは、第２側壁７Ｂにおいて第１方向Ｘに沿って延びる帯状に形成されている。第２庇部１０Ｂは、実装面５（非実装面６）に対して平行な方向に延びている。第２庇部１０Ｂは、第２側壁７Ｂにおいて第３側壁７Ｃ側の角部から第４側壁７Ｄ側の角部まで延びている。

第３庇部１０Ｃは、第３側壁７Ｃに形成されている。第３庇部１０Ｃは、第３側壁７Ｃにおいて第２方向Ｙに沿って延びる帯状に形成されている。第３庇部１０Ｃは、実装面５（非実装面６）に対して平行な方向に延びている。第３庇部１０Ｃは、第３側壁７Ｃにおいて第１側壁７Ａ側の角部から第２側壁７Ｂ側の角部まで延びている。第３庇部１０Ｃは、第１側壁７Ａ側の角部において第１庇部１０Ａに連なっている。第３庇部１０Ｃは、第２側壁７Ｂ側の角部において第２庇部１０Ｂに連なっている。

第４庇部１０Ｄは、第４側壁７Ｄに形成されている。第４庇部１０Ｄは、第４側壁７Ｄにおいて第２方向Ｙに沿って延びる帯状に形成されている。第４庇部１０Ｄは、実装面５（非実装面６）に対して平行な方向に延びている。第４庇部１０Ｄは、第４側壁７Ｄにおいて第１側壁７Ａ側の角部から第２側壁７Ｂ側の角部まで延びている。第４庇部１０Ｄは、第１側壁７Ａ側の角部において第１庇部１０Ａに連なっている。第４庇部１０Ｄは、第２側壁７Ｂ側の角部において第２庇部１０Ｂに連なっている。

このように、庇部１０Ａ〜１０Ｄは、チップ２の全周に亘って形成されている。また、庇部１０Ａ〜１０Ｄは、平面視において環状（この形態では四角環状）に延びる１つの庇部を形成している。庇部１０Ａ〜１０Ｄは、非実装面６から実装面５側に間隔を空けてそれぞれ形成されている。庇部１０Ａ〜１０Ｄは、実装面５から非実装面６側に間隔を空けてそれぞれ形成されている。

庇部１０Ａ〜１０Ｄは、基板３にそれぞれ形成されていることが好ましい。庇部１０Ａ〜１０Ｄは、エピタキシャル層４から間隔を空けて基板３にそれぞれ形成されていることがさらに好ましい。これにより、庇部１０Ａ〜１０Ｄに起因するエピタキシャル層４の物理的性質および電気的性質の変動を抑制できるから、エピタキシャル層４に形成された機能デバイスの電気的特性の変動を適切に抑制できる。庇部１０Ａ〜１０Ｄは、必ずしも同じ深さ位置に形成されている必要はない。庇部１０Ａ〜１０Ｄのうちの少なくとも１つは、他の庇部１０Ａ〜１０Ｄから法線方向Ｚにずれて形成されていてもよい。

図３および図４を参照して、庇部１０Ａ〜１０Ｄは、平面視において実装面５側の内端部１２、非実装面６側の外端部１３、ならびに、内端部１２および外端部１３を接続する接続部１４をそれぞれ有している。外端部１３は、この形態では、法線方向Ｚに関して内端部１２に対して非実装面６側に位置している。これにより、接続部１４は、内端部１２から外端部１３に向けて傾斜した傾斜面を有している。接続部１４は、内端部１２および外端部１３の間を平坦に延びていてもよい。接続部１４は、内端部１２および外端部１３の間において非実装面６側に向けて窪んだ湾曲状に形成されていてもよい。

外端部１３は、内端部１２と同一平面上に位置していてもよい。接続部１４は、実装面５および非実装面６に平行な方向に延びていてもよい。接続部１４は、内端部１２および外端部１３の間を平坦に延びていてもよい。接続部１４は、内端部１２および外端部１３の間において非実装面６側に向けて窪んだ湾曲状に形成されていてもよい。
側壁７Ａ〜７Ｄは、実装面５および庇部１０Ａ〜１０Ｄの内端部１２を接続する第１接続壁１５Ａ〜１５Ｄ、ならびに、非実装面６および庇部１０Ａ〜１０Ｄの外端部１３を接続する第２接続壁１６Ａ〜１６Ｄをそれぞれ有している。前述の切欠部１１は、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄによって形成され、実装面５から非実装面６に向けて窪んでいる。

第１接続壁１５Ａ〜１５Ｄは、基板３によって形成されている。第１接続壁１５Ａ〜１５Ｄは、庇部１０Ａ〜１０Ｄとは異なる角度で形成されている。第１接続壁１５Ａ〜１５Ｄは、実装面５の周縁および庇部１０Ａ〜１０Ｄの内端部１２の間の領域を、実装面５に対して垂直な方向に沿って延びていてもよい。
庇部１０Ａ〜１０Ｄの内端部１２が実装面５の周縁よりも外側に位置する場合、第１接続壁１５Ａ〜１５Ｄは、実装面５の周縁から庇部１０Ａ〜１０Ｄの内端部１２に向けて上り傾斜していてもよい。庇部１０Ａ〜１０Ｄの内端部１２が実装面５の周縁よりも内側に位置する場合、第１接続壁１５Ａ〜１５Ｄは、庇部１０Ａ〜１０Ｄの内端部１２から実装面５の周縁に向けて下り傾斜していてもよい。

第２接続壁１６Ａ〜１６Ｄは、基板３およびエピタキシャル層４によって形成されている。第２接続壁１６Ａ〜１６Ｄは、庇部１０Ａ〜１０Ｄとは異なる角度で形成されている。第２接続壁１６Ａ〜１６Ｄは、非実装面６の周縁および庇部１０Ａ〜１０Ｄの外端部１３の間の領域を、非実装面６に対して垂直な方向に沿って延びていてもよい。第２接続壁１６Ａ〜１６Ｄは、研削痕を有する研削面（切断面）からなっていてもよい。

庇部１０Ａ〜１０Ｄの外端部１３が非実装面６の周縁よりも外側に位置する場合、第２接続壁１６Ａ〜１６Ｄは、非実装面６の周縁から庇部１０Ａ〜１０Ｄの外端部１３に向けて下り傾斜していてもよい。庇部１０Ａ〜１０Ｄの外端部１３が非実装面６の周縁よりも内側に位置する場合、第２接続壁１６Ａ〜１６Ｄは、庇部１０Ａ〜１０Ｄの外端部１３から非実装面６の周縁に向けて上り傾斜していてもよい。

第２接続壁１６Ａ〜１６Ｄの厚さＴは、エピタキシャル層４の厚さを超えているという条件下において、１０μｍ以上２００μｍ以下であってもよい。厚さＴは、１０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。
庇部１０Ａ〜１０Ｄの幅ＷＥは、１０μｍ以上１００μｍ以下であってもよい。幅ＷＥは、平面視において庇部１０Ａ〜１０Ｄが延びる方向に直交する方向の幅である。幅ＷＥは、１０μｍ以上２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、または、８０μｍ以上１００μｍ以下であってもよい。幅ＷＥは、２０μｍ以上６０μｍ以下であることが好ましい。

このように、チップ２は、ボディ部１７およびヘッド部１８を有するハンマーヘッド構造を有している。図１および図２では、ヘッド部１８がハッチングによって示されている。ボディ部１７は、実装面５および第１接続壁１５Ａ〜１５Ｄを含む。ヘッド部１８は、非実装面６、庇部１０Ａ〜１０Ｄおよび第２接続壁１６Ａ〜１６Ｄを含む。
庇部１０Ａ〜１０Ｄは、半導体装置１が接続対象物に接合される際に、半田や金属ペーストからなる導電接合材１０４（後述する図１１および図１２参照）が実装面５側から非実装面６側に回り込むのを抑制する。

半導体装置１は、実装面５を被覆する第１金属層２１を含む。第１金属層２１は、実装面５の全域を被覆している。第１金属層２１は、導電接合材１０４を介して接続対象物に接合される接合層として形成されている。
第１金属層２１は、複数の金属層が積層された積層構造を有していてもよいし、１つの金属層からなる単層構造を有していてもよい。第１金属層２１は、導電接合材１０４に対する親和性（濡れ性）が、チップ２（シリコン）よりも高い金属によって形成された外面を有していることが好ましい。第１金属層２１は、貴金属を含む外面を有していることが好ましい。

第１金属層２１は、この形態では、実装面５側からこの順に積層されたＴｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６を含む積層構造を有している。Ｔｉ層２２は、チップ２（基板３）に対するオーミック電極として形成されている。
第１金属層２１は、Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６の全てを含む必要はない。第１金属層２１は、Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４およびＡｇ層２６を含む積層構造を有していてもよい。第１金属層２１は、Ｔｉ層２２、Ｎｉ層２３およびＡｕ層２４を含む積層構造を有していてもよい。第１金属層２１は、Ｔｉ層２２またはＡｕ層２４からなる単層構造を有していてもよい。

半導体装置１は、非実装面６から実装面５側に間隔を空けて側壁７Ａ〜７Ｄを被覆する第２金属層２７（側壁金属層）を含む。第２金属層２７は、具体的には、側壁７Ａ〜７Ｄにおいて第２接続壁１６Ａ〜１６Ｄを露出させるように実装面５および第２接続壁１６Ａ〜１６Ｄの間の領域を被覆している。つまり、第２金属層２７は、エピタキシャル層４を露出させている。これにより、第２金属層２７に起因するエピタキシャル層４の電気的性質の変動を抑制できるから、エピタキシャル層４に形成された機能デバイスの電気的特性の変動を抑制できる。

第２金属層２７は、第１接続壁１５Ａ〜１５Ｄおよび庇部１０Ａ〜１０Ｄに沿って膜状に形成されている。第２金属層２７は、チップ２の側壁７Ａ〜７Ｄにおいて庇部１０Ａ〜１０Ｄに対応した庇部を形成している。
第２金属層２７は、具体的には、第１接続壁１５Ａ〜１５Ｄを被覆する第１被覆部２８、および、庇部１０Ａ〜１０Ｄを被覆する第２被覆部２９を含む。第１接続壁１５Ａ〜１５Ｄは、実装面５側において第１金属層２１に連なっている。

第２被覆部２９は、第１接続壁１５Ａ〜１５Ｄ側において第１被覆部２８に連なっている。第２被覆部２９は、第２接続壁１６Ａ〜１６Ｄから露出する露出部３０を含む。図１および図２では、露出部３０がハッチングによって示されている。
露出部３０は、第２接続壁１６Ａ〜１６Ｄに連なっている。露出部３０は、具体的には、第２接続壁１６Ａ〜１６Ｄに対して面一に形成されている。第２被覆部２９の露出部３０は、さらに具体的には、第２接続壁１６Ａ〜１６Ｄとの間で１つの研削面（切断面）を形成している。

第２金属層２７は、チップ２で生じた熱を側壁７Ａ〜７Ｄ側から吸収するヒートシンクとして形成されていると同時に、導電接合材１０４を介して接続対象物に接合される接合層として形成されている。第２金属層２７は、複数の金属層が積層された積層構造を有していてもよいし、１つの金属層からなる単層構造を有していてもよい。
第２金属層２７は、導電接合材１０４に対する親和性（濡れ性）が、チップ２（シリコン）よりも高い金属によって形成された外面を有していることが好ましい。第２金属層２７は、貴金属を含む外面を有していることが好ましい。第２金属層２７は、この形態では、第１金属層２１と同一の構造を有し、第１金属層２１と一体的に形成されている。つまり、第２金属層２７は、側壁７Ａ〜７Ｄ側からこの順に積層されたＴｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６を含む積層構造を有している。

第２金属層２７は、Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６の全てを含む必要はない。第１金属層２１がＴｉ層２２、Ｎｉ層２３、Ａｕ層２４およびＡｇ層２６を含む積層構造を有している場合、第２金属層２７は、Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４およびＡｇ層２６を含む積層構造を有していることが好ましい。
第１金属層２１がＴｉ層２２、Ｎｉ層２３およびＡｕ層２４を含む積層構造を有している場合、第２金属層２７は、Ｔｉ層２２、Ｎｉ層２３およびＡｕ層２４を含む積層構造を有していることが好ましい。第１金属層２１がＴｉ層２２またはＡｕ層２４からなる単層構造を有している場合、第２金属層２７は、Ｔｉ層２２またはＡｕ層２４からなる単層構造を有していることが好ましい。

実装面５、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄは、所定の算術平均粗さＲａを有する粗面からなることが好ましい。実装面５、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄは、粗面化エッチング法によって粗面化されていてもよい。
算術平均粗さＲａは、０ｎｍを超えて１０００ｎｍ以下であってもよい。算術平均粗さＲａは、０ｎｍを超えて２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１０００ｎｍ以下であってもよい。

この場合、第１金属層２１は、粗面化された実装面５を被覆する。これにより、実装面５に対する第１金属層２１の密着力を高めることができるから、実装面５からの第１金属層２１の剥離を適切に抑制できる。また、第２金属層２７は、粗面化された庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄを被覆する。これにより、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄに対する第２金属層２７の密着力を高めることができるから、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄからの第２金属層２７の剥離を適切に抑制できる。

一方、第２接続壁１６Ａ〜１６Ｄは、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄとは異なる外観を有していることが好ましい。この場合、第２接続壁１６Ａ〜１６Ｄは、研削痕を有する研削面（切断面）からなることが好ましい。
半導体装置１は、非実装面６を被覆する層間絶縁層３１を含む。図１および図２では、層間絶縁層３１がハッチングによって示されている。層間絶縁層３１の周縁は、第２接続壁１６Ａ〜１６Ｄから露出している。層間絶縁層３１の周縁は、この形態では、第２接続壁１６Ａ〜１６Ｄに連なっている。層間絶縁層３１の周縁は、具体的には、第２接続壁１６Ａ〜１６Ｄに対して面一に形成されている。層間絶縁層３１の周縁は、さらに具体的には、第２接続壁１６Ａ〜１６Ｄとの間で１つの研削面（切断面）を形成している。

層間絶縁層３１は、非実装面６のほぼ全域を被覆している。層間絶縁層３１は、酸化シリコンの一例としてのＵＳＧ（Undoped Silica Glass）層、ＰＳＧ（Phosphor Silicate Glass）およびＢＰＳＧ（Boron Phosphor Silicate Glass）のうちの少なくとも１種を含んでいてもよい。層間絶縁層３１は、ＵＳＧ層からなる単層構造を有している。層間絶縁層３１は、平坦化された主面を有していてもよい。層間絶縁層３１の主面は、研削痕を有する研削面からなっていてもよい。

半導体装置１は、非実装面６の上に形成された複数（この形態では５つ）の電極３２を含む。複数の電極３２は、層間絶縁層３１の上にそれぞれ形成されている。複数の電極３２は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極としてそれぞれ形成されている。複数の電極３２の個数、配置および平面形状は任意であり、図１等に示される形態に限定されない。

複数の電極３２は、Ｔｉ層、ＴｉＮ層、Ａｌ層、Ｃｕ層、ＡｌＳｉ層、ＡｌＣｕ層、ＡｌＳｉＣｕ層、Ｎｉ層、Ａｕ層、Ｐｄ層およびＡｇ層のうちの少なくとも１種をそれぞれ含んでいてもよい。
半導体装置１は、層間絶縁層３１を被覆する最上絶縁層３３を含む。最上絶縁層３３は、複数の電極３２をそれぞれ露出させる複数のパッド開口３４を有している。複数のパッド開口３４の平面形状は任意である。

最上絶縁層３３の周縁は、平面視において第１接続壁１５Ａ〜１５Ｄから内方に間隔を空けて形成されていてもよい。最上絶縁層３３の周縁は、平面視において第１接続壁１５Ａ〜１５Ｄおよび第２接続壁１６Ａ〜１６Ｄの間の領域に位置していてもよい。
最上絶縁層３３の周縁は、平面視において第２接続壁１６Ａ〜１６Ｄから内方に間隔を空けて形成されている。最上絶縁層３３の周縁は、第２接続壁１６Ａ〜１６Ｄとの間でダイシングストリート３５を区画している。ダイシングストリート３５は、第２接続壁１６Ａ〜１６Ｄに沿って延びる帯状に形成されている。ダイシングストリート３５は、具体的には、最上絶縁層３３を取り囲む環状（この形態では四角環状）に形成されている。

ダイシングストリート３５の幅ＷＤは、１μｍ以上１００μｍ以下であってもよい。幅ＷＤは、ダイシングストリート３５が延びる方向に直交する方向の幅である。幅ＷＤは、１μｍ以上２５μｍ以下、２５ｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。
ダイシングストリート３５によれば、ウエハ１１１（後述する図１３Ａ〜図１３Ｌ参照）から半導体装置１を切り出す際に、最上絶縁層３３を物理的に切断せずに済む。これにより、ウエハ１１１から半導体装置１を円滑に切り出すことができる。また、最上絶縁層３３の剥離や劣化に起因するチップ２（とりわけ第２接続壁１６Ａ〜１６Ｄ）のクラックを抑制できる。よって、庇部１０Ａ〜１０Ｄを有するチップ２を適切に形成できる。

図４を参照して、最上絶縁層３３は、この形態では、非実装面６側からこの順に積層されたパッシベーション層３６および樹脂層３７を含む積層構造を有している。
パッシベーション層３６は、層間絶縁層３１とは異なる絶縁材料を含むことが好ましい。パッシベーション層３６は、この形態では、窒化シリコン層からなる。パッシベーション層３６は、層間絶縁層３１および複数の電極３２に沿って膜状に形成されている。パッシベーション層３６は、複数の電極３２の一部をそれぞれ露出させる複数の第１開口３８を有している。第１開口３８の平面形状は任意である。

パッシベーション層３６の厚さは、０．１μｍ以上２０μｍ以下であってもよい。パッシベーション層３６の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
樹脂層３７は、パッシベーション層３６の主面に沿って膜状に形成されている。樹脂層３７は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。樹脂層３７は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層３７は、この形態では、ポリベンゾオキサゾールを含む。

樹脂層３７の周縁は、この形態では、パッシベーション層３６の周縁を露出させている。最上絶縁層３３の周縁は、樹脂層３７およびパッシベーション層３６によって形成されている。樹脂層３７は、パッシベーション層３６の周縁を被覆していてもよい。
樹脂層３７は、複数の電極３２の一部をそれぞれ露出させる複数の第２開口３９を有している。第２開口３９の平面形状は任意である。各第２開口３９は、各第１開口３８に連通し、各第１開口３８との間で１つのパッド開口３４を形成している。

各第２開口３９の内壁は、各第１開口３８の内壁に面一に形成されていてもよい。各第２開口３９の内壁は、各第１開口３８の外側に位置していてもよい。つまり、樹脂層３７は、各第１開口３８の内壁を露出させていてもよい。各第２開口３９の内壁は、各第１開口３８の内側に位置していてもよい。つまり、樹脂層３７は、各第１開口３８の内壁を被覆していてもよい。

樹脂層３７の厚さは、１μｍ以上５０μｍ以下であってもよい。樹脂層３７の厚さは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。
図７は、図１に示す半導体装置１の非実装面６側の構造を示す平面図である。図７は、模式図であり、最上絶縁層３３の図示が省略されている。

図７を参照して、非実装面６は、出力領域４１および入力領域４２を含む。出力領域４１は、第３側壁７Ｃ側の領域に形成されている。入力領域４２は、第４側壁７Ｄ側の領域に形成されている。出力領域４１の面積は、入力領域４２の面積以上であることが好ましい。入力領域４２の平面形状および出力領域４１の平面形状は、任意であり、特定の形状に限定されない。

出力領域４１は、機能デバイスの一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）４３を含む。パワーＭＩＳＦＥＴ４３は、ゲート、ドレインおよびソースを含む。
つまり、基板３は、パワーＭＩＳＦＥＴ４３のドレイン領域４４として形成されている。また、エピタキシャル層４は、パワーＭＩＳＦＥＴ４３のドリフト領域４５として形成されている。また、第１金属層２１および第２金属層２７は、パワーＭＩＳＦＥＴ４３のドレイン電極４６として形成されている。

入力領域４２は、機能デバイスの一例としての制御回路４７を含む。制御回路４７は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ４３を駆動制御するゲート信号を生成する回路を含む。制御回路４７は、パワーＭＩＳＦＥＴ４３と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。

半導体装置１は、出力領域４１および入力領域４２を電気的に分離する領域分離構造４８を含む。図７では、領域分離構造４８がハッチングによって示されている。具体的な説明は省略されるが、領域分離構造４８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。領域分離構造４８は、絶縁体を挟んでトレンチに埋設された導電体を含んでいてもよい。この場合、導電体は、ソース接地されていることが好ましい。

出力領域４１、入力領域４２および領域分離構造４８は、平面視において庇部１０Ａ〜１０Ｄ（第１接続壁１５Ａ〜１５Ｄ）によって取り囲まれた領域内に形成されている。つまり、機能デバイスは、平面視において庇部１０Ａ〜１０Ｄ（第１接続壁１５Ａ〜１５Ｄ）によって取り囲まれた領域内に形成されている。
複数の電極３２は、この形態では、ソース電極４９、入力電極５０、基準電圧電極５１、ＥＮＡＢＬＥ電極５２およびＳＥＮＳＥ電極５３を含む。ソース電極４９は、出力領域４１の上に形成されている。入力電極５０、基準電圧電極５１、ＥＮＡＢＬＥ電極５２およびＳＥＮＳＥ電極５３は、入力領域４２の上にそれぞれ形成されている。

ソース電極４９は、パワーＭＩＳＦＥＴ４３のソースにソース電圧を伝達する。入力電極５０は、制御回路４７を駆動するための入力電圧を伝達する。基準電圧電極５１は、パワーＭＩＳＦＥＴ４３および制御回路４７に基準電圧（たとえばグランド電圧）を伝達する。ＥＮＡＢＬＥ電極５２は、制御回路４７の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極５３は、制御回路４７の異常を検出するための電気信号を伝達する。

半導体装置１は、層間絶縁層３１の上に形成されたゲート配線５４を含む。ゲート配線５４は、出力領域４１および入力領域４２に選択的に引き回されている。ゲート配線５４は、出力領域４１においてパワーＭＩＳＦＥＴ４３のゲートに電気的に接続され、入力領域４２において制御回路４７に電気的に接続されている。ゲート配線５４は、制御回路４７によって生成されたゲート信号をパワーＭＩＳＦＥＴ４３のゲートに伝達する。

図８は、図１に示す半導体装置１の電気的構造を示す図である。以下では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置１はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置１は、制御回路４７の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。

図８を参照して、ドレイン電極４６は、電源に接続される。ドレイン電極４６は、パワーＭＩＳＦＥＴ４３および制御回路４７に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース電極４９は、負荷に接続される。
入力電極５０は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力電極５０は、制御回路４７に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極５１は、基準電圧配線に接続される。基準電圧電極５１は、パワーＭＩＳＦＥＴ４３および制御回路４７に基準電圧を提供する。ＥＮＡＢＬＥ電極５２は、ＭＣＵに接続されてもよい。ＳＥＮＳＥ電極５３は、抵抗器に接続されてもよい。

パワーＭＩＳＦＥＴ４３のゲートは、ゲート配線５４を介して制御回路４７（後述するゲート制御回路５９）に接続されている。パワーＭＩＳＦＥＴ４３のドレインは、ドレイン電極４６に接続されている。パワーＭＩＳＦＥＴ４３のソースは、制御回路４７（後述する電流検出回路６１）およびソース電極４９に接続されている。
制御回路４７は、センサＭＩＳＦＥＴ５５、入力回路５６、電流・電圧制御回路５７、保護回路５８、ゲート制御回路５９、アクティブクランプ回路６０、電流検出回路６１、電源逆接続保護回路６２および異常検出回路６３を含む。

センサＭＩＳＦＥＴ５５のゲートは、ゲート制御回路５９に接続されている。センサＭＩＳＦＥＴ５５のドレインは、ドレイン電極４６に接続されている。センサＭＩＳＦＥＴ５５のソースは、電流検出回路６１に接続されている。
入力回路５６は、入力電極５０および電流・電圧制御回路５７に接続されている。入力回路５６は、シュミットトリガ回路を含んでいてもよい。入力回路５６は、入力電極５０に印加された電気信号の波形を整形する。入力回路５６によって生成された信号は、電流・電圧制御回路５７に入力される。

電流・電圧制御回路５７は、保護回路５８、ゲート制御回路５９、電源逆接続保護回路６２および異常検出回路６３に接続されている。電流・電圧制御回路５７は、ロジック回路を含んでいてもよい。
電流・電圧制御回路５７は、入力回路５６からの電気信号および保護回路５８からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路５７は、この形態では、駆動電圧生成回路６４、第１定電圧生成回路６５、第２定電圧生成回路６６および基準電圧・基準電流生成回路６７を含む。

駆動電圧生成回路６４は、ゲート制御回路５９を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路６４は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路５９に入力される。
第１定電圧生成回路６５は、保護回路５８を駆動するための第１定電圧を生成する。第１定電圧生成回路６５は、ツェナーダイオードやレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路５８（具体的には、後述する負荷オープン検出回路６９等）に入力される。

第２定電圧生成回路６６は、保護回路５８を駆動するための第２定電圧を生成する。第２定電圧生成回路６６は、ツェナーダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路５８（具体的には、後述する過熱保護回路７０や低電圧誤動作抑制回路７１）に入力される。

基準電圧・基準電流生成回路６７は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
保護回路５８は、電流・電圧制御回路５７、ゲート制御回路５９、異常検出回路６３、パワーＭＩＳＦＥＴ４３のソースおよびセンサＭＩＳＦＥＴ５５のソースに接続されている。保護回路５８は、過電流保護回路６８、負荷オープン検出回路６９、過熱保護回路７０および低電圧誤動作抑制回路７１を含む。

過電流保護回路６８は、過電流からパワーＭＩＳＦＥＴ４３を保護する。過電流保護回路６８は、ゲート制御回路５９およびセンサＭＩＳＦＥＴ５５のソースに接続されている。過電流保護回路６８は、電流モニタ回路を含んでいてもよい。過電流保護回路６８によって生成された信号は、ゲート制御回路５９（具体的には、後述する駆動信号出力回路７４）に入力される。

負荷オープン検出回路６９は、負荷のショート状態やオープン状態を検出する。負荷オープン検出回路６９は、電流・電圧制御回路５７およびパワーＭＩＳＦＥＴ４３のソースに接続されている。負荷オープン検出回路６９によって生成された信号は、電流・電圧制御回路５７に入力される。
過熱保護回路７０は、パワーＭＩＳＦＥＴ４３の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ４３を保護する。過熱保護回路７０は、電流・電圧制御回路５７に接続されている。過熱保護回路７０は、感温デバイスを含む。感温デバイスは、ｐｎ接合ダイオードを含む感温ダイオードを有していることが好ましい。過熱保護回路７０によって生成された信号は、電流・電圧制御回路５７に入力される。

低電圧誤動作抑制回路７１は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ４３が誤動作するのを抑制する。低電圧誤動作抑制回路７１は、電流・電圧制御回路５７に接続されている。低電圧誤動作抑制回路７１によって生成された信号は、電流・電圧制御回路５７に入力される。
ゲート制御回路５９は、パワーＭＩＳＦＥＴ４３のオン状態およびオフ状態、ならびに、センサＭＩＳＦＥＴ５５のオン状態およびオフ状態を制御する。ゲート制御回路５９は、電流・電圧制御回路５７、保護回路５８、パワーＭＩＳＦＥＴ４３のゲートおよびセンサＭＩＳＦＥＴ５５のゲートに接続されている。

ゲート制御回路５９は、電流・電圧制御回路５７からの電気信号および保護回路５８からの電気信号に応じて、ゲート配線５４の個数に応じたゲート信号を生成する。ゲート信号は、ゲート配線５４を介してパワーＭＩＳＦＥＴ４３のゲートおよびセンサＭＩＳＦＥＴ５５のゲートにそれぞれ入力される。
ゲート制御回路５９は、具体的には、発振回路７２、チャージポンプ回路７３および駆動信号出力回路７４を含む。発振回路７２は、電流・電圧制御回路５７からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路７２によって生成された電気信号は、チャージポンプ回路７３に入力される。チャージポンプ回路７３は、発振回路７２からの電気信号を昇圧させる。チャージポンプ回路７３によって昇圧された電気信号は、駆動信号出力回路７４に入力される。

駆動信号出力回路７４は、チャージポンプ回路７３からの電気信号および保護回路５８（具体的には、過電流保護回路６８）からの電気信号に応じてゲート信号を生成する。ゲート信号は、ゲート配線５４を介してパワーＭＩＳＦＥＴ４３のゲートおよびセンサＭＩＳＦＥＴ５５のゲートに入力される。センサＭＩＳＦＥＴ５５およびパワーＭＩＳＦＥＴ４３は、ゲート制御回路５９によって同時に制御される。

アクティブクランプ回路６０は、逆起電力からパワーＭＩＳＦＥＴ４３を保護する。アクティブクランプ回路６０は、ドレイン電極４６、パワーＭＩＳＦＥＴ４３のゲートおよびセンサＭＩＳＦＥＴ５５のゲートに接続されている。アクティブクランプ回路６０は、複数のダイオードを含んでいてもよい。
アクティブクランプ回路６０は、互いにバイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路６０は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路６０は、互いにバイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。複数のダイオードは、ｐｎ接合ダイオードまたはツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。

電流検出回路６１は、パワーＭＩＳＦＥＴ４３およびセンサＭＩＳＦＥＴ５５を流れる電流を検出する。電流検出回路６１は、保護回路５８、異常検出回路６３、パワーＭＩＳＦＥＴ４３のソースおよびセンサＭＩＳＦＥＴ５５のソースに接続されている。電流検出回路６１は、パワーＭＩＳＦＥＴ４３によって生成された電気信号およびセンサＭＩＳＦＥＴ５５によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路６３に入力される。

電源逆接続保護回路６２は、電源が逆接続された際に、逆電圧から電流・電圧制御回路５７やパワーＭＩＳＦＥＴ４３等を保護する。電源逆接続保護回路６２は、基準電圧電極５１および電流・電圧制御回路５７に接続されている。
異常検出回路６３は、保護回路５８の電圧を監視する。異常検出回路６３は、電流・電圧制御回路５７、保護回路５８および電流検出回路６１に接続されている。過電流保護回路６８、負荷オープン検出回路６９、過熱保護回路７０および低電圧誤動作抑制回路７１のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路６３は、保護回路５８の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路６３は、具体的には、第１マルチプレクサ回路７５および第２マルチプレクサ回路７６を含む。第１マルチプレクサ回路７５は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路７５の入力部には、保護回路５８および電流検出回路６１がそれぞれ接続されている。第１マルチプレクサ回路７５の出力部には、第２マルチプレクサ回路７６が接続されている。第１マルチプレクサ回路７５の選択制御入力部には、電流・電圧制御回路５７が接続されている。

第１マルチプレクサ回路７５は、電流・電圧制御回路５７からの電気信号、保護回路５８からの電圧検出信号および電流検出回路６１からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路７５によって生成された異常検出信号は、第２マルチプレクサ回路７６に入力される。
第２マルチプレクサ回路７６は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路７６の入力部には、第２マルチプレクサ回路７６の出力部およびＥＮＡＢＬＥ電極５２がそれぞれ接続されている。第２マルチプレクサ回路７６の出力部には、ＳＥＮＳＥ電極５３が接続されている。

ＥＮＡＢＬＥ電極５２にＭＣＵが接続され、ＳＥＮＳＥ電極５３に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極５２にオン信号が入力され、ＳＥＮＳＥ電極５３から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極５３に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。

図９は、図８に示すパワーＭＩＳＦＥＴ４３の構造を示す平面図である。図１０は、図９に示すX-X線に沿う断面図である。
図９および図１０を参照して、半導体装置１は、出力領域４１において非実装面６の表層部に形成されたｐ型のボディ領域８１を含む。ボディ領域８１のｐ型不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。

ボディ領域８１は、ドリフト領域４５に形成されている。ボディ領域８１の底部は、ドリフト領域４５の底部に対して非実装面６側の領域に形成されている。ボディ領域８１の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域８１の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。

半導体装置１は、出力領域４１において非実装面６に形成された複数のトレンチゲート構造８２を含む。複数のトレンチゲート構造８２は、平面視において第１方向Ｘに沿って帯状にそれぞれ延び、第２方向Ｙに間隔を空けて形成されている。複数のトレンチゲート構造８２は、平面視において全体としてストライプ状に形成されている。
複数のトレンチゲート構造８２の間のピッチＰＳは、０．１μｍ以上２μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。複数のトレンチゲート構造８２の中央部間のピッチＰＣは、１μｍ以上８μｍ以下であってもよい。ピッチＰＣは、１μｍ以上３μｍ以下であることが好ましい。

各トレンチゲート構造８２は、ゲートトレンチ８３、絶縁層８４および埋設電極８５を含む。ゲートトレンチ８３は、非実装面６を実装面５側に向けて掘り下げることによって形成されている。ゲートトレンチ８３は、ボディ領域８１を貫通している。
ゲートトレンチ８３は、側壁および底壁を含む。ゲートトレンチ８３の側壁は、ドリフト領域４５およびボディ領域８１を露出させている。ゲートトレンチ８３の側壁は、法線方向Ｚに沿って延びている。ゲートトレンチ８３の側壁は、非実装面６に対して垂直に形成されていてもよい。

チップ２内において側壁が非実装面６との間で成す角度の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。つまり、ゲートトレンチ８３は、非実装面６側から底壁側に向けて開口幅が狭まる先細り形状に形成されていてもよい。
ゲートトレンチ８３の底壁は、ドリフト領域４５の底部から非実装面６側に間隔を空けて形成されている。ゲートトレンチ８３の底壁は、ドリフト領域４５を露出させている。ゲートトレンチ８３の底壁は、ドリフト領域４５の底部に向かう湾曲状（Ｕ字状）に形成されている。ゲートトレンチ８３の底壁は、ドリフト領域４５の底部から１μｍ以上５μｍ以下の間隔を空けて形成されていることが好ましい。

ゲートトレンチ８３の幅は、０．５μｍ以上２μｍ以下であってもよい。ゲートトレンチ８３の幅は、０．８μｍ以上１．２μｍ以下であることが好ましい。ゲートトレンチ８３の深さは、１μｍ以上１０μｍ以下であってもよい。ゲートトレンチ８３の深さは、２μｍ以上６μｍ以下であることが好ましい。
絶縁層８４は、ゲートトレンチ８３の内壁に沿って膜状に形成されている。絶縁層８４は、ゲートトレンチ８３内においてリセス空間を区画している。絶縁層８４においてゲートトレンチ８３の底壁を被覆する部分は、ゲートトレンチ８３の底壁に倣って形成されている。これにより、絶縁層８４は、ゲートトレンチ８３内においてＵ字状に窪んだＵ字空間を区画している。

絶縁層８４は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムまたは酸化タンタルのうちの少なくとも１種を含む。絶縁層８４は、この形態では、酸化シリコン層からなる単層構造を有している。
絶縁層８４は、ゲートトレンチ８３の底壁側から非実装面６側に向けてこの順に形成された底側絶縁層８６および開口側絶縁層８７を含む。底側絶縁層８６は、ゲートトレンチ８３の底壁側の内壁を被覆している。底側絶縁層８６は、具体的には、ボディ領域８１の底部に対してゲートトレンチ８３の底壁側の内壁を被覆している。底側絶縁層８６は、ゲートトレンチ８３の底壁側においてＵ字空間を区画している。底側絶縁層８６の一部は、ボディ領域８１に接していてもよい。

開口側絶縁層８７は、ゲートトレンチ８３の開口側の内壁を被覆している。開口側絶縁層８７は、具体的には、ボディ領域８１の底部に対してゲートトレンチ８３の開口側の領域においてゲートトレンチ８３の側壁を被覆している。開口側絶縁層８７は、ボディ領域８１に接している。開口側絶縁層８７の一部は、ドリフト領域４５に接していてもよい。
底側絶縁層８６は、第１厚さＴ１を有している。開口側絶縁層８７は、第１厚さＴ１未満の第２厚さＴ２を有している。第１厚さＴ１は、底側絶縁層８６においてゲートトレンチ８３の内壁の法線方向に沿う厚さである。第２厚さＴ２は、開口側絶縁層８７においてゲートトレンチ８３の内壁の法線方向に沿う厚さである。

埋設電極８５は、絶縁層８４を挟んでゲートトレンチ８３に埋め込まれている。埋設電極８５は、この形態では、底側電極８８、開口側電極８９および中間絶縁層９０を含む絶縁分離型の電極構造を有している。
底側電極８８は、絶縁層８４を挟んでゲートトレンチ８３の底壁側に埋設されている。底側電極８８は、具体的には、底側絶縁層８６を挟んでゲートトレンチ８３の底壁側に埋設されている。底側電極８８は、底側絶縁層８６を挟んでドリフト領域４５に対向している。底側電極８８の一部は、底側絶縁層８６を挟んでボディ領域８１に対向していてもよい。

底側電極８８は、図示しない領域においてゲートトレンチ８３の開口に引き出された引き出し部を含む。底側電極８８の引き出し部は、図示しない領域においてゲート配線５４またはソース電極４９に電気的に接続される。
底側電極８８は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。底側電極８８は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

開口側電極８９は、絶縁層８４を挟んでゲートトレンチ８３の開口側に埋設されている。開口側電極８９は、具体的には、開口側絶縁層８７を挟んでゲートトレンチ８３の開口側に区画されたリセス空間に埋設されている。開口側電極８９は、開口側絶縁層８７を挟んでボディ領域８１に対向している。開口側電極８９の一部は、開口側絶縁層８７を挟んでドリフト領域４５に対向していてもよい。開口側電極８９は、図示しない領域においてゲート配線５４に電気的に接続される。

開口側電極８９は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。開口側電極８９は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

中間絶縁層９０は、底側電極８８および開口側電極８９の間に介在し、底側電極８８および開口側電極８９を電気的に絶縁している。中間絶縁層９０は、具体的には、底側電極８８および開口側電極８９の間の領域において底側絶縁層８６から露出する底側電極８８の外面を被覆している。中間絶縁層９０は、絶縁層８４（底側絶縁層８６）に連なっている。

中間絶縁層９０は、第３厚さＴ３を有している。第３厚さＴ３は、底側電極８８の第１厚さＴ１未満である。中間絶縁層９０は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムまたは酸化タンタルのうちの少なくとも１種を含む。中間絶縁層９０は、この形態では、酸化シリコン層からなる単層構造を有している。
パワーＭＩＳＦＥＴ４３を駆動させるとき（つまり、ゲートのオン制御時）、底側電極８８にゲート電圧が印加され、開口側電極８９にゲート電圧が印加されてもよい。この場合、底側電極８８および開口側電極８９は、ゲート電極として機能する。これにより、底側電極８８および開口側電極８９の間の電圧降下を抑制できるから、底側電極８８および開口側電極８９の間の電界集中に起因する耐圧の低下を抑制できる。また、チップ２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。

パワーＭＩＳＦＥＴ４３を駆動させるとき（つまり、ゲートのオン制御時）、底側電極８８に基準電圧が印加され、開口側電極８９にゲート電圧が印加されてもよい。この場合、底側電極８８がフィールド電極として機能する一方で、開口側電極８９がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

半導体装置１は、ボディ領域８１の表層部に形成された複数のｎ^＋型のソース領域９１を含む。ソース領域９１のｎ型不純物濃度は、ドリフト領域４５のｎ型不純物濃度を超えている。ソース領域９１のｎ型不純物濃度は、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。
複数のソース領域９１は、ボディ領域８１の表層部においてゲートトレンチ８３の側壁に沿って形成されている。複数のソース領域９１の底部は、ボディ領域８１の底部に対して非実装面６側の領域に位置している。複数のソース領域９１は、絶縁層８４（開口側絶縁層８７）を挟んで埋設電極８５（開口側電極８９）に対向している。

複数のソース領域９１は、互いに隣り合う複数のゲートトレンチ８３の間の領域において第２方向Ｙに沿って間隔を空けて形成されている。各ソース領域９１は、ボディ領域８１内においてドリフト領域４５との間でパワーＭＩＳＦＥＴ４３のチャネルを画定している。
半導体装置１は、ボディ領域８１の表層部に形成された複数のｐ^＋型のコンタクト領域９２を含む。コンタクト領域９２のｐ型不純物濃度は、ボディ領域８１のｐ型不純物濃度を超えている。コンタクト領域９２のｐ型不純物濃度は、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。

複数のコンタクト領域９２は、ボディ領域８１の表層部において複数のソース領域９１の間の領域に形成されている。これにより、複数のコンタクト領域９２は、複数のソース領域９１に対して交互の配列となる態様でボディ領域８１の表層部に形成されている。
半導体装置１は、出力領域４１において層間絶縁層３１に埋め込まれた複数のプラグ電極９３を含む。複数のプラグ電極９３は、タングステンを含んでいてもよい。複数のプラグ電極９３は、対応するソース領域９１およびコンタクト領域９２に電気的に接続された複数のプラグ電極９３を含む。また、複数のプラグ電極９３は、対応する底側電極８８に電気的にそれぞれ接続された複数のプラグ電極９３を含む。また、複数のプラグ電極９３は、対応する開口側電極８９に電気的にそれぞれ接続されたプラグ電極９３を含む。

ソース電極４９は、対応する複数のプラグ電極９３を介してソース領域９１およびコンタクト領域９２に電気的に接続されている。ソース電極４９は、対応する複数のプラグ電極９３を介して開口側電極８９に電気的に接続されていてもよい。ゲート配線５４は、対応する複数のプラグ電極９３を介して底側電極８８および／または開口側電極８９に電気的に接続されている。

図１１は、図１に示す半導体装置１が組み込まれた半導体パッケージ１０１を、パッケージ本体１０２を透過して示す斜視図である。図１２は、図１１に示す半導体装置１の接合状態を示す断面図である。
図１１および図１２を参照して、半導体パッケージ１０１は、この形態では、所謂ＳＯＰ（Small Outline Package）である。半導体パッケージ１０１は、パッケージ本体１０２、ダイパッド１０３、半導体装置１、導電接合材１０４、複数（この形態では８個）のリード端子１０５および複数（この形態では８個）の導線１０６を含む。

パッケージ本体１０２は、モールド樹脂からなる。パッケージ本体１０２は、モールド樹脂の一例としてのエポキシ樹脂を含んでいてもよい。パッケージ本体１０２は、直方体形状に形成されている。パッケージ本体１０２は、一方側の第１主面１０７、他方側の第２主面１０８、ならびに、第１主面１０７および第２主面１０８を接続する４つの側面１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄを含む。

４つの側面１０９Ａ〜１０９Ｄは、具体的には、第１側面１０９Ａ、第２側面１０９Ｂ、第３側面１０９Ｃおよび第４側面１０９Ｄを含む。第１側面１０９Ａおよび第２側面１０９Ｂは、互いに対向している。第３側面１０９Ｃおよび第４側面１０９Ｄは、互いに対向している。
ダイパッド１０３は、パッケージ本体１０２内に配置されている。ダイパッド１０３は、第２主面１０８から露出していてもよい。ダイパッド１０３は、直方体形状に形成された金属板からなる。ダイパッド１０３は、Ｆｅ、Ａｕ、Ａｇ、ＣｕおよびＡｌの少なくとも１つを含んでいてもよい。ダイパッド１０３は、Ｎｉめっき膜、Ａｕめっき膜、Ａｇめっき膜およびＣｕめっき膜のうちの少なくとも１つが形成された外面を有していてもよい。

複数のリード端子１０５は、第１リード端子１０５Ａ、第２リード端子１０５Ｂ、第３リード端子１０５Ｃ、第４リード端子１０５Ｄ、第５リード端子１０５Ｅ、第６リード端子１０５Ｆ、第７リード端子１０５Ｇおよび第８リード端子１０５Ｈを含む。リード端子１０５の個数は、半導体装置１の機能に応じて調節され、図１１および図１２に示される個数に限定されない。

４つのリード端子１０５Ａ〜１０５Ｄは、パッケージ本体１０２の第１側面１０９Ａ側に配置されている。４つのリード端子１０５Ａ〜１０５Ｄは、ダイパッド１０３から間隔を空けて配置されている。４つのリード端子１０５Ａ〜１０５Ｄは、第１側面１０９Ａが延びる方向に間隔を空けて配列されている。４つのリード端子１０５Ａ〜１０５Ｄは、パッケージ本体１０２内から第１側面１０９Ａを横切ってパッケージ本体１０２外に引き出されている。

４つのリード端子１０５Ｅ〜１０５Ｈは、パッケージ本体１０２の第２側面１０９Ｂ側に配置されている。４つのリード端子１０５Ｅ〜１０５Ｈは、ダイパッド１０３から間隔を空けて配置されている。４つのリード端子１０５Ｅ〜１０５Ｈは、第２側面１０９Ｂが延びる方向に間隔を空けて配列されている。４つのリード端子１０５Ｅ〜１０５Ｈは、パッケージ本体１０２内から第２側面１０９Ｂを横切ってパッケージ本体１０２外に引き出されている。

複数のリード端子１０５は、Ｆｅ、Ａｕ、Ａｇ、ＣｕおよびＡｌの少なくとも１つを含んでいてもよい。複数のリード端子１０５は、Ｎｉめっき膜、Ａｕめっき膜、Ａｇめっき膜およびＣｕめっき膜のうちの少なくとも１つが形成された外面を有していてもよい。
半導体装置１は、実装面５をダイパッド１０３に対向させた姿勢でダイパッド１０３の上に配置されている。導電接合材１０４は、半導体装置１およびダイパッド１０３の間に介在し、半導体装置１のドレイン電極４６をダイパッド１０３に接合させている。導電接合材１０４は、具体的には、第１金属層２１およびダイパッド１０３の間に介在し、かつ、第２金属層２７を被覆している。

導電接合材１０４は、第１金属層２１を介して実装面５を被覆している。導電接合材１０４は、第１金属層２１を介して実装面５の全域を被覆している。導電接合材１０４は、非実装面６から実装面５側に間隔を空けて第２金属層２７を被覆している。導電接合材１０４は、第２金属層２７を介して第１接続壁１５Ａ〜１５Ｄおよび庇部１０Ａ〜１０Ｄを被覆している。

導電接合材１０４は、第２接続壁１６Ａ〜１６Ｄを露出させている。つまり、導電接合材１０４は、エピタキシャル層４を露出させている。チップ２に対する導電接合材１０４の親和性（濡れ性）は、第２金属層２７に対する導電接合材１０４の親和性（濡れ性）よりも小さい。したがって、導電接合材１０４が第２接続壁１６Ａ〜１６Ｄに濡れ拡がることを抑制できる。

これにより、導電接合材１０４に起因するエピタキシャル層４の電気的性質の変動を抑制できるから、エピタキシャル層４に形成された機能デバイスの電気的特性の変動を適切に抑制できる。
導電接合材１０４は、半田または導電ペーストからなる。半田は、鉛フリー半田であってもよい。半田は、ＳｎＡｇＣｕ、ＳｎＺｎＢｉ、ＳｎＣｕ、ＳｎＣｕＮｉおよびＳｎＳｂＮｉのうちの少なくとも１つを含んでいてもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。

導電接合材１０４は、銀ペーストからなることが好ましい。銀ペーストは、焼結銀ペーストからなることが特に好ましい。焼結銀ペーストは、ナノサイズまたはマイクロサイズのＡｇ粒子を有機溶剤に分散させたペーストからなる。
半導体装置１で生じた熱は、第１金属層２１および第２金属層２７を介して導電接合材１０４に伝達される。導電接合材１０４に伝達された熱は、ダイパッド１０３に伝達される。これにより、半導体装置１の温度上昇を抑制できる。ダイパッド１０３がパッケージ本体１０２の第２主面１０８から露出している場合には、ダイパッド１０３の熱をパッケージ本体１０２外に効率的に放散させることができる。したがって、半導体装置１の温度上昇を適切に抑制できる。

複数の導線１０６は、第１導線１０６Ａ、第２導線１０６Ｂ、第３導線１０６Ｃ、第４導線１０６Ｄ、第５導線１０６Ｅ、第６導線１０６Ｆ、第７導線１０６Ｇおよび第８導線１０６Ｈを含む。導線１０６の個数は、半導体装置１の機能に応じて調節され、図１１および図１２に示される個数に限定されない。
第１導線１０６Ａは、第１リード端子１０５Ａの一端部およびソース電極４９に電気的に接続されている。第１導線１０６Ａは、この形態では、ボンディングワイヤの一例としてのアルミニウムワイヤからなる。第１導線１０６Ａは、アルミニウムワイヤに代えて、金ワイヤまたは銅ワイヤからなっていてもよい。

第２導線１０６Ｂは、第２リード端子１０５Ｂの一端部および基準電圧電極５１に電気的に接続されている。第３導線１０６Ｃは、第３リード端子１０５Ｃの一端部およびＥＮＡＢＬＥ電極５２に電気的に接続されている。第４導線１０６Ｄは、第４リード端子１０５Ｄの一端部およびＳＥＮＳＥ電極５３に電気的に接続されている。
第５導線１０６Ｅは、第５リード端子１０５Ｅの一端部およびダイパッド１０３に電気的に接続されている。第６導線１０６Ｆは、第６リード端子１０５Ｆの一端部およびダイパッド１０３に電気的に接続されている。第７導線１０６Ｇは、第７リード端子１０５Ｇの一端部および入力電極５０に電気的に接続されている。第８導線１０６Ｈは、第８リード端子１０５Ｈの一端部およびダイパッド１０３に電気的に接続されている。

第２〜第８導線１０６Ｂ〜１０６Ｈは、この形態では、ボンディングワイヤの一例としての金ワイヤまたは銅ワイヤからそれぞれなる。第２〜第８導線１０６Ｂ〜１０６Ｈは、この形態では、アルミニウムワイヤからそれぞれなっていてもよい。ダイパッド１０３、半導体装置１および複数のリード端子１０５Ａ〜１０５Ｈに対する複数の導線１０６の接続形態は任意であり、図１１および図１２に示される接続形態に限定されない。

半導体パッケージ１０１の形態は、ＳＯＰ以外の形態も採り得る。半導体パッケージ１０１は、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）もしくはＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の形態を有していてもよい。

以上、半導体装置１は、庇部１０Ａ〜１０Ｄを含む側壁７Ａ〜７Ｄを有している。これにより、実装面５への導電接合材１０４の回り込みを庇部１０Ａ〜１０Ｄによって抑制できる。また、半導体装置１は、実装面５を被覆する第１金属層２１に加えて、側壁７Ａ〜７Ｄを被覆する第２金属層２７を含む。第２金属層２７は、非実装面６から実装面５側に間隔を空けて側壁７Ａ〜７Ｄを被覆している。

これにより、放熱性を適切に向上できる。半導体装置１の放熱性は、半導体パッケージ１０１内において第２金属層２７を被覆する導電接合材１０４を形成することによってさらに高めることができる。
図１３Ａ〜図１３Ｌは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。以下では、機能デバイスの形成工程を省略する。

図１３Ａを参照して、シリコン製のウエハ１１１が用意される。ウエハ１１１は、一方側の第１ウエハ主面１１２、他方側の第２ウエハ主面１１３を含む。第１ウエハ主面１１２および第２ウエハ主面１１３は、チップ２の実装面５および非実装面６にそれぞれ対応している。
ウエハ１１１は、基板３およびエピタキシャル層４を含む積層構造を有している。エピタキシャル層４は、エピタキシャル成長法によって、基板３の主面からシリコンをエピタキシャル成長させることによって形成されている。

図１３Ｂを参照して、第１ウエハ主面１１２の上に、層間絶縁層３１が形成される。層間絶縁層３１は、熱酸化処理法および／またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
図１３Ｃを参照して、複数の電極３２のベースとなるベース電極１１４が、層間絶縁層３１の上に形成される。ベース電極１１４は、スパッタ法および／またはめっき法によって形成されてもよい。

図１３Ｄを参照して、所定パターンを有するレジストマスク１１５が、ベース電極１１４の上に形成される。次に、レジストマスク１１５を介するエッチング法によって、ベース電極１１４の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ベース電極１１４が、複数の電極３２に分割される。レジストマスク１１５は、その後除去される。

図１３Ｅを参照して、最上絶縁層３３のベースとなるベース絶縁層１１６が、層間絶縁層３１の上に形成される。ベース絶縁層１１６は、パッシベーション層３６および樹脂層３７を含む積層構造を有している。パッシベーション層３６は、窒化シリコンを含む。パッシベーション層３６は、ＣＶＤ法によって形成されてもよい。樹脂層３７は、感光性樹脂（この形態ではポリベンゾオキサゾール）を含む。樹脂層３７は、感光性樹脂をパッシベーション層３６の上に塗布することによって形成されてもよい。

図１３Ｆを参照して、樹脂層３７が、選択的に露光された後、現像される。これにより、樹脂層３７に、第２開口３９およびダイシングストリート１１７が形成される。
図１３Ｇを参照して、樹脂層３７を介するエッチング法によって、パッシベーション層３６において樹脂層３７から露出する部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、パッシベーション層３６に、第１開口３８およびダイシングストリート１１７が形成される。

このようにして、ベース絶縁層１１６に複数のパッド開口３４およびダイシングストリート１１７が形成されると同時に、ベース絶縁層１１６が複数の最上絶縁層３３に分割される。複数のパッド開口３４は、第１開口３８および第２開口３９によってそれぞれ形成される。複数のパッド開口３４は、対応する電極３２をそれぞれ露出させる。ダイシングストリート１１７は、複数の最上絶縁層３３の周縁によって区画され、平面視において格子状に形成される。

ダイシングストリート１１７の幅ＷＤ２は、２μｍ以上２００μｍ以下であってもよい。幅ＷＤ２は、ダイシングストリート１１７が延びる方向に直交する方向の幅である。幅ＷＤ２は、２μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。
図１３Ｈを参照して、第２ウエハ主面１１３が研削される。第２ウエハ主面１１３は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。これにより、ウエハ１１１（基板３）が所望の厚さになるまで薄化される。

図１３Ｉを参照して、溝１１８が、第２ウエハ主面１１３に形成される。溝１１８は、平面視においてダイシングストリート１１７に沿う格子状に形成される。溝１１８は、ウエハ１１１において半導体装置１となる領域を第２ウエハ主面１１３側から区画する。溝１１８は、この工程では、第１ブレード幅ＷＢ１を有する第１ブレード１１９による研削法によって形成されている。第１ブレード幅ＷＢ１は、ダイシングストリート１１７の幅ＷＤ２未満であることが好ましい。

溝１１８は、研削法に代えてまたはこれに加えて、エッチング法によって形成されてもよい。溝１１８が、エッチング法によって形成される場合、まず、溝１１８を形成すべき領域を露出させる開口を有するレジストマスク（図示せず）が第２ウエハ主面１１３の上に形成される。次に、レジストマスク（図示せず）を介するエッチング法によって、第２ウエハ主面１１３の不要な部分が除去される。

エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえば反応性イオンエッチング法）であることが好ましい。これにより、溝１１８が、第２ウエハ主面１１３に形成される。レジストマスク（図示せず）は、その後除去される。
図１３Ｊを参照して、粗面化エッチング法によって、第２ウエハ主面１１３および溝１１８の内壁が粗面化されてもよい。粗面化エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。粗面化エッチング法は、ウエットエッチング法であることが好ましい。

図１３Ｋを参照して、第１金属層２１および第２金属層２７のベースとなるベース金属層１２０が、第２ウエハ主面１１３の上に形成される。ベース金属層１２０は、第２ウエハ主面１１３および溝１１８の内壁に沿って膜状に形成される。これにより、ベース金属層１２０は、溝１１８内においてリセス空間を区画する。
ベース金属層１２０は、この形態では、Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６を含む積層構造を有している。Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６は、スパッタ法、蒸着法および／またはめっき法によって、それぞれ形成されてもよい。

ベース金属層１２０は、粗面化された第２ウエハ主面１１３および溝１１８の内壁を被覆する。これにより、第２ウエハ主面１１３および溝１１８の内壁に対するベース金属層１２０の密着力を高めることができるから、第２ウエハ主面１１３および溝１１８の内壁からのベース金属層１２０の剥離を適切に抑制できる。
図１３Ｌを参照して、ウエハ１１１が、ダイシングストリート１１７に沿って切断され、複数の半導体装置１に分割される。この工程では、第１ブレード幅ＷＢ１未満の第２ブレード幅ＷＢ２を有する第２ブレード１２１による研削法によってウエハ１１１が切断される。ウエハ１１１は、第２ブレード１２１によって第１ウエハ主面１１２側から切断される。以上を含む工程を経て、半導体装置１が製造される。

以下、図１４Ａ〜図１４Ｇを参照して、図１３Ｇ以降の工程を詳細に説明する。図１４Ａ〜図１４Ｇは、図１３Ｇ以降の工程を示す断面図であって、半導体装置１の製造方法をより詳細に説明するための断面図である。
図１４Ａを参照して、図１３Ｇの工程においてパッシベーション層３６が除去された後、第１ウエハ主面１１２側に第１支持テープ１２２が貼着される。第１支持テープ１２２は、紫外線硬化型の片面粘着テープからなることが好ましい。第１支持テープ１２２は、たとえば、紫外線透過性樹脂を含む基材フィルム、および、基材フィルの一方面側に設けられた紫外線硬化性樹脂を含む粘着剤層を含むバックグラインドテープであってもよい。

図１４Ｂを参照して、ウエハ１１１が第１支持テープ１２２によって支持された状態で、第２ウエハ主面１１３が研削される。第２ウエハ主面１１３は、ＣＭＰ法によって研削されてもよい。これにより、ウエハ１１１（基板３）が所望の厚さになるまで薄化される。
図１４Ｃを参照して、ウエハ１１１が第１支持テープ１２２によって支持された状態で、溝１１８が第２ウエハ主面１１３に形成される。溝１１８は、平面視においてダイシングストリート１１７に沿う格子状に形成される。溝１１８は、ウエハ１１１において半導体装置１となる領域を第２ウエハ主面１１３側から区画する。溝１１８は、この工程では、第１ブレード幅ＷＢ１を有する第１ブレード１１９による研削法によって形成されている。第１ブレード幅ＷＢ１は、ダイシングストリート１１７の幅ＷＤ２未満であることが好ましい。溝１１８の形成後、第１支持テープ１２２に紫外線が照射され、第１支持テープ１２２が剥離される。

むろん、溝１１８は、研削法に代えてまたはこれに加えて、エッチング法によって形成されてもよい。この場合、たとえば、ウエハ１１１が第１支持テープ１２２によって支持された状態で、溝１１８を形成すべき領域を露出させる開口を有するレジストマスク（図示せず）が第２ウエハ主面１１３の上に形成される。次に、レジストマスク（図示せず）を介するエッチング法によって、第２ウエハ主面１１３の不要な部分が除去される。

エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法（たとえば反応性イオンエッチング法）であることが好ましい。これにより、溝１１８が、第２ウエハ主面１１３に形成される。溝１１８の形成後、第１支持テープ１２２およびレジストマスク（図示せず）は除去される。
図１４Ｄを参照して、粗面化エッチング法によって、第２ウエハ主面１１３および溝１１８の内壁が粗面化されてもよい。粗面化エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。粗面化エッチング法は、ウエットエッチング法であることが好ましい。

図１４Ｅを参照して、第１金属層２１および第２金属層２７のベースとなるベース金属層１２０が、第２ウエハ主面１１３の上に形成される。ベース金属層１２０は、第２ウエハ主面１１３および溝１１８の内壁に沿って膜状に形成される。これにより、ベース金属層１２０は、溝１１８内においてリセス空間を区画する。
ベース金属層１２０は、この形態では、Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６を含む積層構造を有している。Ｔｉ層２２、Ｎｉ層２３、Ａｕ層２４、Ｐｄ層２５およびＡｇ層２６は、スパッタ法、蒸着法および／またはめっき法によって、それぞれ形成されてもよい。

ベース金属層１２０は、粗面化された第２ウエハ主面１１３および溝１１８の内壁を被覆する。これにより、第２ウエハ主面１１３および溝１１８の内壁に対するベース金属層１２０の密着力を高めることができるから、第２ウエハ主面１１３および溝１１８の内壁からのベース金属層１２０の剥離を適切に抑制できる。
図１４Ｆを参照して、第２ウエハ主面１１３側（具体的にはベース金属層１２０）に第２支持テープ１２３が貼着される。第２支持テープ１２３は、紫外線硬化型の片面粘着テープからなることが好ましい。第２支持テープ１２３は、たとえば、紫外線透過性樹脂を含む基材フィルム、および、基材フィルの一方面側に設けられた紫外線硬化性樹脂を含む粘着剤層を含むダイシングテープであってもよい。

図１４Ｇを参照して、ウエハ１１１が第２支持テープ１２３によって支持された状態で、ウエハ１１１が第１ウエハ主面１１２側からダイシングストリート１１７に沿って切断され、複数の半導体装置１に分割される。この工程では、第１ブレード幅ＷＢ１未満の第２ブレード幅ＷＢ２を有する第２ブレード１２１による研削法によってウエハ１１１が切断される。

ウエハ１１１の切断後、第２支持テープ１２３に紫外線が照射されて第２支持テープ１２３の粘着力が低下される。その後、複数の半導体装置１が第２支持テープ１２３からピックアップされる。この時、第１金属層２１および第２金属層２７は、粗面化された第２ウエハ主面１１３および溝１１８を被覆している。したがって、半導体装置１のピックアップに伴う第１金属層２１および第２金属層２７の剥離を抑制できる。

ウエハ１１１は、第２ブレード１２１による切断法の他、図１５Ａ〜図１５Ｂに示される切断法によって切断されてもよい。図１５Ａ〜図１５Ｂは、図１４Ｆ以降の工程を示す断面図であって、ウエハ１１１の別の切断法を説明するための断面図である。
図１５Ａを参照して、第２支持テープ１２３の貼着後、レーザ光照射装置（図示せず）からダイシングストリート１１７を介してウエハ１１１の内部にレーザ光が照射される。レーザ光は、ベース金属層１２０を有さない第１ウエハ主面１１２側からウエハ１１１の内部にパルス状に照射されることが好ましい。レーザ光の集光部（焦点）はウエハ１１１の内部（厚さ方向途中部）に設定され、レーザ光の照射位置はダイシングストリート１１７に沿って移動される。

これにより、平面視においてダイシングストリート１１７および溝１１８に沿って延びる改質層１２４が、ウエハ１１１の内部に形成される。改質層１２４は、レーザ光照射痕からなり、ウエハ１１１の結晶構造の一部が別の性質に改質した領域からなる。つまり、改質層１２４は、密度、屈折率または機械的強度（結晶強度）、もしくは、その他の物理的特性がウエハ１１１の結晶構造とは異なる性質に改質された領域からなる。

改質層１２４は、非晶質層（アモルファス層）、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも１つの層を含んでいてもよい。非晶質層は、ウエハ１１１の一部が非晶質化した層である。溶融再硬化層は、ウエハ１１１の一部が溶融した後再度硬化した層である。欠陥層は、ウエハ１１１に形成された空孔や亀裂等を含む層である。絶縁破壊層は、ウエハ１１１の一部が絶縁破壊した層である。屈折率変化層は、ウエハ１１１の一部がウエハ１１１とは異なる屈折率に変化した層である。

改質層１２４は、平面視においてダイシングストリート１１７および溝１１８の平面形状に整合する平面形状を有している。つまり、改質層１２４は、平面視において格子状に形成される。改質層１２４は、ウエハ１１１の内部においてダイシングストリート１１７および溝１１８に対向する領域に形成される。改質層１２４は、平面視において溝１１８の中央部に対向する領域に形成されることが好ましい。改質層１２４の幅は、ダイシングストリート１１７の幅ＷＤ２未満であることが好ましい。また、改質層１２４の幅は、溝１１８の幅（＝第１ブレード幅ＷＢ１に相当）未満であることが特に好ましい。

改質層１２４は、ウエハ１１１の内部において第１ウエハ主面１１２および溝１１８から間隔を空けて形成されることが好ましい。この場合、改質層１２４は、ウエハ１１１の内部において基板３（ドレイン領域４４）からなる部分に形成されることが好ましい。改質層１２４は、ウエハ１１１の内部においてエピタキシャル層４（ドリフト領域４５）から間隔を空けて基板３からなる部分に形成されることが特に好ましい。改質層１２４は、ウエハ１１１の内部においてエピタキシャル層４に形成されないことが最も好ましい。

図１５Ｂを参照して、ウエハ１１１に外力が加えられ、改質層１２４を起点にウエハ１１１が劈開される。層間絶縁層３１およびベース金属層１２０は、ウエハ１１１の劈開と同時に劈開される。最上絶縁層３３は、ダイシングストリート１１７を区画し、劈開ライン上に位置していないので、劈開から免れる。樹脂層３７を含む最上絶縁層３３が劈開ライン上に配置されている場合、樹脂層３７の弾性によって劈開が妨げられる。したがって、この形態に係る劈開工程によれば、ウエハ１１１の劈開を円滑に行うことができる。

また、この形態では、押圧部材１２５によって、第２支持テープ１２３を介して第２ウエハ主面１１３側からウエハ１１１に外力が加えられる。この方法によれば、ウエハ１１１の劈開時において、押圧部材１２５を起点にして、複数の半導体装置１を互いに離間する方向に傾斜させることができる。したがって、劈開に起因する複数の半導体装置１同士の衝突が抑制される。これにより、半導体装置１のクラックが抑制される。

ウエハ１１１の劈開後、第２支持テープ１２３に紫外線が照射されて第２支持テープ１２３の粘着力が低下される。その後、複数の半導体装置１が第２支持テープ１２３からピックアップされる。この時、第１金属層２１および第２金属層２７は、粗面化された第２ウエハ主面１１３および溝１１８を被覆している。したがって、半導体装置１のピックアップに伴う第１金属層２１および第２金属層２７の剥離を抑制できる。

図１６は、図４に対応し、図１５Ａ〜図１５Ｂの工程を経て製造された半導体装置１を示す断面図である。以下では、既出の構造については同一の参照符号を付して説明を省略する。
図１６を参照して、半導体装置１において、側壁７Ａ〜７Ｄは、非実装面６および庇部１０Ａ〜１０Ｄの間の領域に劈開面を有している。つまり、側壁７Ａ〜７Ｄは、実装面５側の切欠部１１、および、非実装面６側の劈開部１２６を有している。切欠部１１は、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄを含み、実装面５から非実装面６に向けて窪んでいる。劈開部１２６は、第２接続壁１６Ａ〜１６Ｄを含み、非実装面６および切欠部１１の間の領域に形成されている。

この構造において、半導体装置１は、側壁７Ａ〜７Ｄの劈開部１２６に形成された改質層１２４を含む。つまり、改質層１２４は、チップ２のヘッド部１８に形成されている。改質層１２４は、側壁７Ａ〜７Ｄにおいて非実装面６および切欠部１１（庇部１０Ａ〜１０Ｄ）から間隔を空けて形成されていることが好ましい。改質層１２４は、側壁７Ａ〜７Ｄにおいて基板３（ドレイン領域４４）からなる部分に形成されていることが好ましい。

この場合、改質層１２４は、側壁７Ａ〜７Ｄにおいてエピタキシャル層４（ドリフト領域４５）から間隔を空けて基板３からなる部分に形成されることが特に好ましい。改質層１２４は、側壁７Ａ〜７Ｄにおいてエピタキシャル層４に形成されないことが最も好ましい。改質層１２４の幅は、庇部１０Ａ〜１０Ｄの幅ＷＥ未満であることが好ましい。
第２金属層２７において、第２被覆部２９の露出部３０は、この形態では、劈開面からなる。第２被覆部２９の露出部３０は、側壁７Ａ〜７Ｄの劈開部１２６との間で一つの劈開面（劈開部）を形成している。また、層間絶縁層３１の周縁は、この形態では、劈開面からなる。層間絶縁層３１の周縁は、側壁７Ａ〜７Ｄの劈開部１２６との間で１つの劈開面（劈開部）を形成している。

以上、この製造方法によれば、ウエハ１１１の内部において溝１１８によって薄化された部分に改質層１２４が形成され、当該改質層１２４を起点にウエハ１１１が劈開される。これにより、ウエハ１１１において劈開すべき部分が小さくなるので、劈開に起因するクラックの発生リスクを低減できる。よって、半導体装置１の外観不良を抑制できる。
また、ウエハ１１１の劈開工程によれば、第２ブレード１２１を使用しなくて済む。したがって、第２ブレード１２１の消耗を防止できる。また、第２ブレード１２１のプロセスマージンをなくすことができると同時に、ウエハ１１１において研削によって消失する部分（つまり、切りしろ）をなくすことができる。これにより、１枚のウエハ１１１から取得可能な半導体装置１の個数を増加させることができる。

また、この製造方法によれば、溝１１８によってウエハ１１１に対するレーザ光の照射範囲を狭めることができるから、レーザ光の照射時間を短縮できる。よって、ウエハ１１１を円滑に劈開できる。これらのことから、溝１１８を有するウエハ１１１は、劈開工程との親和性が極めて高いといえる。
改質層１２４は、溝１１８（切欠部１１）から第１ウエハ主面１１２（非実装面６）側に間隔を空けて形成されることが好ましい。この場合、劈開時において改質層１２４に起因する溝１１８（切欠部１１）のクラックを抑制できる。また、改質層１２４は、第１ウエハ主面１１２（非実装面６）から溝１１８（切欠部１１）側に間隔を空けて形成されていることが好ましい。この場合、劈開時において断面視した場合のチップ２の角部におけるクラックを抑制できる。ウエハ１１１に形成される改質層１２４の幅は、溝１１８の幅（＝第１ブレード幅ＷＢ１に相当）未満であることが好ましい。この場合、ウエハ１１１のダメージを低減できるので、溝１１８（切欠部１１）におけるクラック発生のリスクを低減できる。

エピタキシャル層４は機能デバイスが形成されたデバイス面（非実装面６）を有するところ、エピタキシャル層４に改質層１２４が形成された場合、改質層１２４に起因してエピタキシャル層の一部が変質するため、エピタキシャル層４の物理的特性や電気的特性を鑑みると好ましいとはいえない。
したがって、レーザ光の集光部（焦点）は、ウエハ１１１において基板３（ドレイン領域４４）からなる部分に設定されることが好ましい。つまり、改質層１２４は、ウエハ１１１において基板３（ドレイン領域４４）からなる部分に形成されることが好ましい。これにより、改質層１２４に起因するエピタキシャル層４の物理的特性および電気的特性の変動を抑制できる。その結果、エピタキシャル層４に形成された機能デバイスの電気的特性の変動も抑制できる。

この場合、改質層１２４は、ウエハ１１１の内部においてエピタキシャル層４（ドリフト領域４５）から間隔を空けて基板３からなる部分に形成されることが特に好ましい。改質層１２４は、ウエハ１１１の内部においてエピタキシャル層４に形成されないことが最も好ましい。むろん、この開示は、エピタキシャル層４に改質層１２４が形成された構造を阻害するものではなく、改質層１２４は必要に応じてエピタキシャル層４に形成されてもよい。

本発明の実施形態はさらに他の形態で実施することもできる。
前述の実施形態では、側壁７Ａ〜７Ｄが庇部１０Ａ〜１０Ｄをそれぞれ有している例について説明した。しかし、側壁７Ａ〜７Ｄのうちの１つ、２つまたは３つが、庇部１０Ａ〜１０Ｄを有していない構造が採用されてもよい。このような構造は、溝１１８の形成工程の一部を省略することによって形成される。ただし、チップ２の対称性や放熱性等を鑑みると、全ての側壁７Ａ〜７Ｄが庇部１０Ａ〜１０Ｄを有していることが好ましい。

前述の実施形態では、実装面５、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄが粗面からなる例について説明した。しかし、実装面５、庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄは、粗面化されていなくてもよい。この場合、図１３Ｊの工程は省かれる。図１３Ｊの工程が省かれた場合、少なくとも実装面５は、研削痕を有する研削面からなる。図１３Ｉの工程において溝１１８が第１ブレード１１９によって形成される場合、研削痕を有する研削面からなる庇部１０Ａ〜１０Ｄおよび第１接続壁１５Ａ〜１５Ｄが形成される。

前述の実施形態では、最上絶縁層３３がパッシベーション層３６および樹脂層３７を含む積層構造を有している例について説明した。しかし、最上絶縁層３３は、パッシベーション層３６または樹脂層３７からなる単層構造を有していてもよい。
前述の実施形態では、埋設電極８５が底側電極８８、開口側電極８９および中間絶縁層９０を含む絶縁分離型の電極構造を有している例について説明した。しかし、埋設電極８５は、絶縁層８４を挟んでゲートトレンチ８３に一体物として埋設されていてもよい。この場合、絶縁層８４は、一様な厚さを有していてもよい。

前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の実施形態では、シリコン製のチップ２が採用された例について説明した。しかし、前述の実施形態において、ワイドバンドギャップ半導体材料製のチップ２が採用されてもよい。この場合、炭化シリコン製のチップ２が採用されてもよい。また、前述の実施形態において、化合物半導体材料製のチップ２が採用されてもよい。この場合、窒化ガリウム製または酸化ガリウム製のチップ２が採用されてもよい。

前述の実施形態では、縦型デバイス（パワーＭＩＳＦＥＴ４３）を含む機能デバイスが、庇部１０Ａ〜１０Ｄを有するチップ２に形成された例について説明した。しかし、横型デバイスを含む機能デバイスが、庇部１０Ａ〜１０Ｄを有するチップ２に形成されてもよい。また、横型デバイスからなる機能デバイスだけが、庇部１０Ａ〜１０Ｄを有するチップ２に形成されてもよい。

前述の実施形態では、機能デバイスがＩＰＤである例について説明した。しかし、機能デバイスはＩＰＤに限定されない。庇部１０Ａ〜１０Ｄを有するチップ２は、ＩＰＤ以外の機能デバイスを備えた種々の電子部品（半導体装置）に適用できる。たとえば、庇部１０Ａ〜１０Ｄを有するチップ２は、受動デバイス、半導体受動デバイス、半導体整流デバイス、半導体発光デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを備えた電子部品（半導体装置）等に適用できる。

受動デバイス（半導体受動デバイス）は、抵抗、コンデンサおよびコイルのうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体発光デバイスは、発光ダイオード、半導体レーザおよび有機エレクトロルミネッセンスのうちの少なくとも１つを含んでいてもよい。

半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）のうちの少なくとも１つを含んでいてもよい。
機能デバイスは、受動デバイス（半導体受動デバイス）、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。集積回路は、ＳＳＩ（Small Scale Integration）、ＬＳＩ（Large Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）またはＵＬＳＩ（Ultra-Very Large Scale Integration）を含んでいてもよい。

以下、この明細書および図面から抽出される特徴の例を示す。
半導体装置の放熱性は、チップの側壁に金属層を形成することによって向上できる。しかし、この場合、導電接合材が金属層を介してチップの非実装面に回り込む結果、不所望な短絡が引き起こされる虞がある。その結果、放熱性を適切に向上できない。そこで、以下の［Ａ１］〜［Ａ１９］は、放熱性を適切に向上できる半導体装置を提供する。

［Ａ１］実装面、前記実装面よりも外側に張り出した非実装面、ならびに、前記実装面よりも外側に張り出した庇部を有し、前記実装面および前記非実装面を接続する側壁を含むチップと、前記実装面を被覆する第１金属層と、前記非実装面から前記実装面側に間隔を空けて前記側壁を被覆する第２金属層と、を含む、半導体装置。この半導体装置によれば、庇部によって非実装面への導電接合材の回り込みを抑制できる。よって、放熱性を適切に向上できる半導体装置を提供できる。

［Ａ２］前記庇部は、前記非実装面から前記実装面側に間隔を空けて形成されている、Ａ１に記載の半導体装置。
［Ａ３］前記第２金属層は、前記側壁において前記実装面および前記庇部の間の領域を被覆している、Ａ１または２に記載の半導体装置。
［Ａ４］前記第２金属層は、前記庇部を被覆している、Ａ１〜Ａ３のいずれか一つに記載の半導体装置。

［Ａ５］前記庇部は、前記実装面側の内端部、前記非実装面側の外端部、ならびに、前記内端部および前記外端部を接続する接続部を有している、Ａ１〜Ａ４のいずれか一つに記載の半導体装置。
［Ａ６］前記接続部は、傾斜面からなる、Ａ５に記載の半導体装置。
［Ａ７］前記側壁は、前記非実装面および前記庇部を接続する接続壁を有し、前記第２金属層は、前記接続壁を露出させている、Ａ１〜Ａ６のいずれか一つに記載の半導体装置。

［Ａ８］前記チップは、前記実装面を形成する基板、および、前記非実装面を形成するエピタキシャル層を含む積層構造を有し、前記庇部は、前記基板に形成されている、Ａ１〜Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記庇部は、前記エピタキシャル層から間隔を空けて前記基板に形成されている、Ａ８に記載の半導体装置。

［Ａ１０］前記第２金属層は、前記エピタキシャル層を露出させている、Ａ８またはＡ９に記載の半導体装置。
［Ａ１１］前記庇部は、前記実装面の周縁部を前記非実装面に向けて切り欠いた切欠部によって形成されている、Ａ１〜Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１２］前記第１金属層は、貴金属を含む、Ａ１〜Ａ１１のいずれか一つに記載の半導体装置。

［Ａ１３］前記第２金属層は、貴金属を含む、Ａ１〜Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１４］ダイパッドと、前記ダイパッドから間隔を空けて配置されたリード端子と、前記実装面を前記ダイパッドに対向させた姿勢で前記ダイパッドの上に配置されたＡ１〜Ａ１３のいずれか一つに記載の半導体装置と、前記第１金属層および前記ダイパッドの間に介在し、前記第２金属層を被覆し、前記半導体装置を前記ダイパッドに接合させる導電接合材と、を含む、半導体パッケージ。

［Ａ１５］前記導電接合材は、前記非実装面から前記実装面側に間隔を空けて前記第２金属層を被覆している、Ａ１４に記載の半導体パッケージ。
［Ａ１６］前記導電接合材は、前記庇部を被覆している、Ａ１４またはＡ１５に記載の半導体パッケージ。
［Ａ１７］前記導電接合材は、半田または導電ペーストからなる、Ａ１４〜Ａ１６のいずれか一つに記載の半導体パッケージ。

［Ａ１８］前記導電接合材は、銀ペーストからなる、Ａ１７に記載の半導体パッケージ。
［Ａ１９］樹脂からなるパッケージ本体をさらに含み、前記ダイパッド、前記リード端子、前記半導体装置および前記導電接合材は、前記パッケージ本体内に配置されている、Ａ１４〜Ａ１８のいずれか一つに記載の半導体パッケージ。

以下の［Ｂ１］〜［Ｂ２０］は、導電接合材の回り込みを抑制できる半導体装置を提供する。
［Ｂ１］第１面（５）、第２面（６）、ならびに、前記第１面（５）および前記第２面（６）を接続する側壁（７Ａ〜７Ｄ）を含み、前記側壁（７Ａ〜７Ｄ）において前記第１面（５）から前記第２面（６）に向けて窪んだ切欠部（１１）、および、前記側壁（７Ａ〜７Ｄ）において前記第２面（６）および前記切欠部（１１）の間に形成された劈開部（１６Ａ〜１６Ｄ、１２６）を有する半導体チップ（２）と、前記側壁（７Ａ〜７Ｄ）において前記劈開部（１６Ａ〜１６Ｄ、１２６）に形成され、前記半導体チップ（２）の結晶構造とは異なる性質に改質された改質層（１２４）と、を含む、半導体装置（１）。この半導体装置（１）によれば、切欠部（１１）によって第２面（６）への導電接合材の回り込みを抑制できる。

［Ｂ２］前記改質層（１２４）は、前記第２面（６）から前記切欠部（１１）側に間隔を空けて形成されている、Ｂ１に記載の半導体装置（１）。
［Ｂ３］前記改質層（１２４）は、前記切欠部（１１）から前記第２面（６）側に間隔を空けて形成されている、Ｂ１またはＢ２に記載の半導体装置（１）。
［Ｂ４］前記第１面（５）に沿う面方向に関して、前記改質層（１２４）は、前記切欠部（１１）の幅（ＷＥ）未満の幅を有している、Ｂ１〜Ｂ３のいずれか一つに記載の半導体装置（１）。

［Ｂ５］前記第１面（５）を被覆する金属層（２１）をさらに含む、Ｂ１〜Ｂ４のいずれか一つに記載の半導体装置（１）。
［Ｂ６］前記切欠部（１１）を被覆する側壁金属層（２２）をさらに含む、Ｂ１〜Ｂ５のいずれか一つに記載の半導体装置（１）。
［Ｂ７］前記側壁金属層（２２）は、前記劈開部（１６Ａ〜１６Ｄ、１２６）を露出させている、Ｂ６に記載の半導体装置（１）。

［Ｂ８］前記第１面（５）は、実装面（５）であり、前記第２面（６）は、非実装面（６）である、Ｂ１〜Ｂ７のいずれか一つに記載の半導体装置（１）。
［Ｂ９］半導体基板（３）およびエピタキシャル層（４）を含む積層構造を有し、前記半導体基板（３）側の第１面（５）、前記エピタキシャル層（４）側の第２面（６）、ならびに、前記半導体基板（３）および前記エピタキシャル層（４）によって形成された側壁（７Ａ〜７Ｄ）を有し、前記側壁（７Ａ〜７Ｄ）において前記第１面（５）から前記第２面（６）に向けて窪んだ切欠部（１１）、および、前記側壁（７Ａ〜７Ｄ）において前記第２面（６）および前記切欠部（１１）の間に形成された劈開部（１６Ａ〜１６Ｄ、１２６）を有する半導体チップ（２）と、前記側壁（７Ａ〜７Ｄ）において前記劈開部（１６Ａ〜１６Ｄ、１２６）に形成され、前記半導体チップ（２）の結晶構造とは異なる性質に改質された改質層（１２４）と、を含む、半導体装置（１）。この半導体装置（１）によれば、切欠部（１１）によって第２面（６）への導電接合材の回り込みを抑制できる。

［Ｂ１０］前記切欠部（１１）は、前記第１面（５）から前記第２面（６）に向けて前記半導体基板（３）の厚さ方向途中部まで形成され、前記劈開部（１６Ａ〜１６Ｄ、１２６）は、前記半導体基板（３）および前記エピタキシャル層（４）によって形成されている、Ｂ９に記載の半導体装置（１）。
［Ｂ１１］前記改質層（１２４）は、前記第２面（６）から前記切欠部（１１）側に間隔を空けて形成されている、Ｂ９またはＢ１０に記載の半導体装置（１）。

［Ｂ１２］前記改質層（１２４）は、前記切欠部（１１）から前記第２面（６）側に間隔を空けて形成されている、Ｂ９〜Ｂ１１のいずれか一つに記載の半導体装置（１）。
［Ｂ１３］前記改質層（１２４）は、前記側壁（７Ａ〜７Ｄ）において前記半導体基板（３）からなる部分に形成されている、Ｂ９〜Ｂ１２のいずれか一つに記載の半導体装置（１）。

［Ｂ１４］前記改質層（１２４）は、前記側壁（７Ａ〜７Ｄ）において前記エピタキシャル層（４）から前記切欠部（１１）側に間隔を空けて前記半導体基板（３）からなる部分に形成されている、Ｂ９〜Ｂ１３のいずれか一つに記載の半導体装置（１）。
［Ｂ１５］前記第１面（５）に沿う面方向に関して、前記改質層（１２４）は、前記切欠部（１１）の幅（ＷＥ）未満の幅を有している、Ｂ９〜Ｂ１４のいずれか一つに記載の半導体装置（１）。

［Ｂ１６］前記第１面（５）を被覆する金属層（２１）をさらに含む、Ｂ９〜Ｂ１５のいずれか一つに記載の半導体装置（１）。
［Ｂ１７］前記側壁（７Ａ〜７Ｄ）を被覆する側壁金属層（２２）をさらに含む、Ｂ９〜Ｂ１６のいずれか一つに記載の半導体装置（１）。
［Ｂ１８］前記側壁金属層（２２）は、前記切欠部（１１）を被覆し、前記劈開部（１６Ａ〜１６Ｄ、１２６）を露出させている、Ｂ１７に記載の半導体装置（１）。

［Ｂ１９］前記側壁金属層（２２）は、前記側壁（７Ａ〜７Ｄ）において前記エピタキシャル層（４）から前記切欠部（１１）側に間隔を空けて前記半導体基板（３）からなる部分を被覆している、Ｂ１７またはＢ１８に記載の半導体装置（１）。
［Ｂ２０］前記第１面（５）は、実装面（５）であり、前記第２面（６）は、非実装面（６）である、Ｂ９〜Ｂ１９のいずれか一つに記載の半導体装置（１）。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

１ 半導体装置
２ チップ
３ 基板
４ エピタキシャル層
５ 実装面
６ 非実装面
７Ａ 側壁
７Ｂ 側壁
７Ｃ 側壁
７Ｄ 側壁
１０Ａ 庇部
１０Ｂ 庇部
１０Ｃ 庇部
１０Ｄ 庇部
１１ 切欠部
１２ 内端部
１３ 外端部
１４ 接続部
１６Ａ 第２接続壁
１６Ｂ 第２接続壁
１６Ｃ 第２接続壁
１６Ｄ 第２接続壁
２１ 第１金属層
２７ 第２金属層
１０１ 半導体パッケージ
１０２ パッケージ本体
１０３ ダイパッド
１０４ 導電接合材
１０５ リード端子

Claims (20)

1. 実装面、非実装面、ならびに、前記実装面および前記非実装面を接続する側壁を含み、前記側壁において前記実装面よりも外側に張り出した庇部を有するチップと、
   前記実装面を被覆する金属層と、を含む、半導体装置。
2. 前記非実装面は、前記実装面よりも外側に張り出しており、
   前記庇部は、前記チップの厚さ方向に前記非実装面に対向している、請求項１に記載の半導体装置。
3. 前記側壁を被覆する側壁金属層をさらに含む、請求項１または２に記載の半導体装置。
4. 前記側壁金属層は、前記非実装面から前記実装面側に間隔を空けて形成されている、請求項３に記載の半導体装置。
5. 前記側壁金属層は、前記側壁において前記実装面および前記庇部の間の領域を被覆している、請求項３または４に記載の半導体装置。
6. 前記側壁金属層は、前記チップの厚さ方向に前記非実装面に対向している、請求項３〜５のいずれか一項に記載の半導体装置。
7. 前記側壁金属層は、前記庇部を被覆している、請求項３〜６のいずれか一項に記載の半導体装置。
8. 前記側壁は、前記非実装面および前記庇部を接続する接続壁を有し、
   前記側壁金属層は、前記接続壁を露出させている、請求項３〜７のいずれか一項に記載の半導体装置。
9. 前記側壁金属層は、貴金属を含む、請求項３〜８のいずれか一項に記載の半導体装置。
10. 前記金属層は、貴金属を含む、請求項１〜９のいずれか一項に記載の半導体装置。
11. 半導体基板およびエピタキシャル層を含む積層構造を有し、前記半導体基板側の実装面、前記エピタキシャル層側の非実装面、ならびに、前記半導体基板および前記エピタキシャル層によって形成された側壁を有し、前記側壁において前記半導体基板からなる部分に前記実装面よりも外側に張り出した庇部を有するチップと、
    前記実装面を被覆する金属層と、を含む、半導体装置。
12. 前記非実装面は、前記実装面よりも外側に張り出しており、
    前記庇部は、前記チップの厚さ方向に前記非実装面に対向している、請求項１１に記載の半導体装置。
13. 前記庇部は、前記側壁において前記エピタキシャル層から前記実装面側に間隔を空けて前記半導体基板からなる部分に形成されている、請求項１１または１２に記載の半導体装置。
14. 前記側壁を被覆する側壁金属層をさらに含む、請求項１１〜１３のいずれか一項に記載の半導体装置。
15. 前記側壁金属層は、前記非実装面から前記実装面側に間隔を空けて形成されている、請求項１４に記載の半導体装置。
16. 前記側壁金属層は、前記側壁において前記エピタキシャル層から前記実装面側に間隔を空けて前記半導体基板からなる部分を被覆している、請求項１４〜１５のいずれか一項に記載の半導体装置。
17. 前記側壁金属層は、前記エピタキシャル層を露出させている、請求項１４〜１６のいずれか一項に記載の半導体装置。
18. 前記エピタキシャル層に形成された機能デバイスをさらに含む、請求項１４〜１７のいずれか一項に記載の半導体装置。
19. ダイパッドと、
    前記ダイパッドから間隔を空けて配置されたリード端子と、
    前記実装面を前記ダイパッドに対向させた姿勢で前記ダイパッドの上に配置された請求項１〜１８のいずれか一項に記載の半導体装置と、
    前記金属層および前記ダイパッドの間に介在し、前記非実装面から前記実装面側に間隔を空けて前記半導体装置を前記ダイパッドに接合させる導電接合材と、を含む、半導体パッケージ。
20. 前記導電接合材は、前記庇部を被覆している、請求項１９に記載の半導体パッケージ。

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