DE102020113796A1

DE102020113796A1 - Halbleiterbauteil

Info

Publication number: DE102020113796A1
Application number: DE102020113796.6A
Authority: DE
Inventors: Yosui FUTAMURA; Masahiko Nakamura
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-05-23
Filing date: 2020-05-22
Publication date: 2020-11-26
Also published as: US11521917B2; US20200373227A1

Abstract

Ein Halbleiterbauteil beinhaltet einen Chip, der eine Montagefläche, eine Nicht-Montagefläche und eine Seitenwand aufweist, die die Montagefläche und die Nicht-Montagefläche verbindet, und der einen Überhangabschnitt aufweist, der an der Seitenwand weiter nach außen vorsteht als die Montagefläche, und mit einer Metallschicht, die die Montagefläche bedeckt.

Description

BEZUGNAHME AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht die Vorteile der Priorität der japanischen Patentanmeldung mit der Nr. 2019-097152 , die am 23. Mai 2019 eingereicht worden ist, und der Priorität der japanischen Patentanmeldung mit der Nr. 2020-072411 , die am 14. April 2020 eingereicht wurde. Der gesamte Inhalt dieser Anmeldungen ist vorliegend durch Bezugnahme enthalten.
HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Halbleiterbauteil.
Beschreibung des Standes der Technik
9 des Dokumentes JP2011-249257A offenbart ein Halbleitergehäuse, welches ein Halbleiterbauteil, einen Gehäusehauptkörper, ein Die- bzw. Chip-Pad, ein Anschlussterminal und ein leitfähiges Bond-Material enthält. Das Halbleiterbauteil beinhaltet einen Chip und eine Rückflächenelektrode, die eine rückseitige Fläche des Chips bedeckt. Das Halbleiterbauteil ist auf dem Die-Pad in einer Orientierung angeordnet, bei der die Rückflächenelektrode hin zu dem Die-Pad weist. Das leitfähige Bond-Material ist zwischen dem Die-Pad und der Rückflächenelektrode angeordnet und bondet bzw. verbindet das Halbleiterbauteil mit dem Die-Pad.
ÜBERBLICK ÜBER DIE ERFINDUNG
Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, das einen Chip aufweist, der eine Montagefläche („mounting surface“) , eine Nicht-Montagefläche („non-mounting surface“) und eine Seitenwand beinhaltet, die die Montagefläche und die Nicht-Montagefläche verbindet, und der einen Überhangabschnitt („eaves portion“) aufweist, der an der Seitenwand weiter nach außen vorsteht als die Montagefläche, und das bzw. der eine Metallschicht aufweist, die die Montagefläche bedeckt.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, das einen Chip aufweist, der eine laminierte Struktur hat, einschließlich eines Halbleitersubstrats und einer Epitaxial- bzw. Epitaxieschicht, der eine Montagefläche auf der Seite des Halbleitersubstrats hat, der eine Nicht-Montagefläche auf der Seite der Epitaxialschicht hat und der eine Seitenwand hat, die durch das Halbleitersubstrat und die Epitaxialschicht gebildet ist, und der einen Überhangabschnitt aufweist, der an einem Abschnitt der Seitenwand, der durch das Halbleitersubstrat gebildet ist, weiter nach außen vorsteht als die Montagefläche, und das bzw. der eine Metallschicht aufweist, die die Montagefläche bedeckt.
Die zuvor genannten und weiteren Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung ergeben sich deutlicher durch die nachstehende Beschreibung der bevorzugten Ausführungsformen, die unten angegeben ist, und zwar unter Bezugnahme auf die beigefügte Zeichnung.
Figurenliste

1 ist eine perspektivische Ansicht eines Halbleiterbauteils gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
2 ist eine perspektivische Ansicht, bei der das Halbleiterbauteil, das in 1 gezeigt ist, aus einer anderen Richtung gezeigt ist.
3 ist eine perspektivische Ansicht eines Chips, der in 1 gezeigt ist.
4 ist eine Schnittansicht des Halbleiterbauteils, das in 1 gezeigt ist.
5 ist eine vergrößerte Ansicht einer Region V, die in 4 gezeigt ist.
6 ist eine vergrößerte Ansicht einer Region VI, die in 4 gezeigt ist.
7 ist eine Draufsicht auf eine Struktur auf einer Seite einer Nicht-Montagefläche des Halbleiterbauteils, das in 1 gezeigt ist.
8 ist ein Diagramm einer elektrischen Konfiguration des Halbleiterbauteils, das in 1 gezeigt ist.
9 ist eine Draufsicht auf eine Struktur eines Leistungs-MISFET, der in 8 gezeigt ist.
10 ist eine Schnittansicht entlang einer Linie X-X, die in 9 gezeigt ist.
11 ist eine perspektivische Ansicht eines Halbleitergehäuses, welches das Halbleiterbauteil, das in 1 gezeigt ist, beinhaltet bzw. aufnimmt, und zwar durch den Gehäusehauptkörper hindurch.
12 ist eine Schnittansicht eines Bond-Zustandes des Halbleiterbauteils, das in 11 gezeigt ist.
13A bis 13L sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Herstellen des Halbleiterbauteils, das in 1 gezeigt ist.
14A bis 14G sind Schnittansichten von Schritten nach 13G und sind Schnittansichten zum Beschreiben des Verfahrens zum Herstellen des Halbleiterbauteils, das in 1 gezeigt ist, in größerer Genauigkeit.
15A und 15B sind Schnittansichten von Schritten nach 14F und sind Schnittansichten zum Beschreiben eines weiteren Verfahrens zum Schneiden bzw. Trennen eines Wafers.
16 entspricht 4 und ist eine Schnittansicht des Halbleiterbauteils, das mittels der Schritte der 15A und 15B hergestellt ist.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, das dazu in der Lage ist, ein Herumfließen bzw. Umherfließen („flowing around“) eines leitfähigen Bond-Materials von einer Montagefläche zu einer Nicht-Montagefläche zu unterdrücken.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, das einen Chip aufweist, der eine Montagefläche, eine Nicht-Montagefläche und eine Seitenwand beinhaltet, die die Montagefläche und die Nicht-Montagefläche verbindet, und der einen Überhangabschnitt („eaves portion“) enthält, der an der Seitenwand weiter nach außen vorsteht als die Montagefläche, und der eine Metallschicht enthält, die die Montagefläche bedeckt. Gemäß dem vorliegenden Halbleiterbauteil kann mittels des Überhangabschnittes ein Herumfließen eines leitfähigen Bond-Materials von der Montagefläche hin zu der Nicht-Montagefläche unterdrückt werden.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, das einen Chip aufweist, der eine laminierte Struktur hat, einschließlich eines Halbleitersubstrats und einer Epitaxialschicht, der eine Montagefläche auf der Seite des Halbleitersubstrats hat, der eine Nicht-Montagefläche auf der Seite der Epitaxialschicht hat und der eine Seitenwand hat, die durch das Halbleitersubstrat und die Epitaxialschicht gebildet ist, und der einen Überhangabschnitt hat, der an einem Abschnitt der Seitenwand, der durch das Halbleitersubstrat gebildet ist, weiter nach außen vorsteht als die Montagefläche, und das bzw. der eine Metallschicht hat, die die Montagefläche bedeckt. Gemäß dem vorliegenden Halbleiterbauteil kann mittels des Überhangabschnittes ein Herumfließen eines leitfähigen Bond-Materials von der Montagefläche hin zu der Nicht-Montagefläche unterdrückt werden.
Nachstehend werden bevorzugte Ausführungsformen der vorliegenden Erfindung im Detail unter Bezugnahme auf die beigefügte Zeichnung beschrieben.
1 ist eine perspektivische Ansicht eines Halbleiterbauteils 1 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. 2 ist eine perspektivische Ansicht, bei der das Halbleiterbauteil 1, das in 1 gezeigt ist, aus einer anderen Richtung betrachtet wird. 3 ist eine perspektivische Ansicht eines Chips 2, der in 1 gezeigt ist. 4 ist eine Schnittansicht des Halbleiterbauteils 1, das in 1 gezeigt ist. 5 ist eine vergrößerte Ansicht einer Region V, die in 4 gezeigt ist. 6 ist eine vergrößerte Ansicht einer Region VI, die in 4 gezeigt ist.
Unter Bezugnahme auf 1 bis 6 beinhaltet das Halbleiterbauteil 1 einen Chip 2, der aus Silicium hergestellt ist. In 1 bis 6 ist der Chip 2 in Abmessungen gezeigt, die sich von tatsächlichen Abmessungen unterscheiden, und zwar um die Struktur des Chips 2 zu verdeutlichen (das Gleiche gilt für die weiteren nachstehenden Figuren bzw. Zeichnungen). Bei dieser Ausführungsform weist der Chip 2 eine laminierte Struktur auf, die ein Substrat 3 und eine Epitaxialschicht 4 beinhaltet. Bei dieser Ausführungsform sind ein Leitfähigkeitstyp des Substrats 3 und ein Leitfähigkeitstyp der Epitaxialschicht 4 jeweils vom n-Typ.
Eine Verunreinigungskonzentration vom n-Typ des Substrats 3 ist ggf. nicht kleiner als 1×10¹⁸ cm^-3 und nicht größer als 1×10²¹ cm^-3. Die Epitaxialschicht 4 weist eine Verunreinigungskonzentration vom n-Typ auf, die kleiner ist als die Verunreinigungskonzentration vom n-Typ des Substrats 3. Die Verunreinigungskonzentration vom n-Typ der Epitaxialschicht 4 ist ggf. nicht kleiner als 1×10¹⁵ cm^-3 und nicht größer als 1×10¹⁸ cm^-3.
Eine Dicke des Substrats 3 ist ggf. nicht kleiner als 50 µm und ggf. nicht größer als 450 µm. Die Dicke des Substrats 3 ist ggf. nicht kleiner als 50 µm und nicht größer als 150 µm, ggf. nicht kleiner als 150 µm und nicht größer als 250 µm, ggf. nicht kleiner als 250 µm und nicht größer als 350 µm, oder ggf. nicht kleiner als 350 µm und nicht größer als 450 µm. Wenn man das Substrat 3 dünn ausgestaltet, kann der Widerstandswert des Chips 2 reduziert werden. Die Dicke des Substrats 3 wird durch Schleifen eingestellt.
Die Epitaxialschicht 4 weist eine Dicke auf, die kleiner ist als jene des Substrats 3. Die Dicke der Epitaxialschicht 4 ist ggf. nicht kleiner als 5 µm und ggf. nicht größer als 50 µm. Die Dicke der Epitaxialschicht 4 ist ggf. nicht kleiner als 5 µm und nicht größer als 10 µm, ggf. nicht kleiner als 10 µm und nicht größer als 20 µm, ggf. nicht kleiner als 20 µm und nicht größer als 30 µm, ggf. nicht kleiner als 30 µm und nicht größer als 40 µm, oder ggf. nicht kleiner als 40 µm und nicht größer als 50 µm. Die Dicke der Epitaxialschicht 4 ist vorzugsweise nicht kleiner als 10 µm und vorzugsweise nicht größer als 30 µm.
Der Chip 2 weist auf einer Seite eine Montagefläche 5 auf, weist auf der anderen Seite eine Nicht-Montagefläche („non-mounting surface“) 6 auf und weist vier Seitenwände 7A bis 7D auf, die die Montagefläche 5 und die Nicht-Montagefläche 6 verbinden. Die Montagefläche 5 ist eine Außenfläche („facing surface“), die hin zu einem Verbindungsobjekt weist, wenn das Halbleiterbauteil 1 mit dem Verbindungsobjekt zu verbinden ist.
Die Montagefläche 5 ist durch das Substrat 3 gebildet. Die Nicht-Montagefläche 6 ist durch die Epitaxialschicht 4 gebildet. Die Seitenwände 7A bis 7D sind jeweils durch das Substrat 3 und die Epitaxialschicht 4 gebildet.
Die Montagefläche 5 ist einer Draufsicht in einer vierseitigen Form gebildet, und zwar bei einer Betrachtung aus einer Normalenrichtung Z der Montagefläche 5 (nachstehend einfach als „Draufsicht“ bezeichnet). Bei dieser Ausführungsform ist die Montagefläche 5 in eine Quadratform gebildet. Die Montagefläche 5 kann in eine Rechteckform gebildet sein. Die Montagefläche 5 weist einen ersten Flächeninhalt („area“) S1 auf.
Die Nicht-Montagefläche 6 ist in Draufsicht in eine vierseitigen Form gebildet. Bei dieser Ausführungsform ist die Nicht-Montagefläche 6 in eine Quadratform gebildet. Die Nicht-Montagefläche 6 kann in eine Rechteckform gebildet sein. Die Nicht-Montagefläche 6 weist einen zweiten Flächeninhalt S2 auf, der größer ist als der erste Flächeninhalt S1 der Montagefläche 5 (S1 < S2). Die Nicht-Montagefläche 6 weist vorzugsweise eine Ebenenform („planar shape“) auf, die ähnlich ist zu der Ebenenform der Montagefläche 5.
Die Nicht-Montagefläche 6 steht entlang von Ebenenrichtungen (tangentialen Richtungen) der Montagefläche 5 weiter nach außen vor als die Montagefläche 5. Bei dieser Ausführungsform steht die Nicht-Montagefläche 6 über einen gesamten Umfang weiter nach außen vor als die Montagefläche 5. Die Nicht-Montagefläche 6 ist eine Bauteilfläche, an der eine funktionales Bauteil gebildet ist.
Die Seitenwände 7A bis 7D beinhalten genauer gesagt die erste Seitenwand 7A, die zweite Seitenwand 7B, die dritte Seitenwand 7C und die vierte Seitenwand 7D. Die erste Seitenwand 7A und die zweite Seitenwand 7B erstrecken sich entlang einer ersten Richtung X und weisen jeweils in eine zweite Richtung Y, die die erste Richtung X schneidet. Die dritte Seitenwand 7C und die vierte Seitenwand 7D erstrecken sich jeweils entlang der zweiten Richtung Y und weisen jeweils in die erste Richtung X. Genauer gesagt ist die zweite Richtung Y orthogonal zu der ersten Richtung X. Eine Länge der Seitenwände 7A bis 7D ist jeweils ggf. nicht kleiner als 0,5 mm und nicht größer als 2 mm.
Die Seitenwände 7A bis 7D haben jeweils in Regionen zwischen der Montagefläche 5 und der Nicht-Montagefläche 6 Überhangabschnitte 10A bis 10D, die entlang der Ebenenrichtungen (tangentialen Richtungen) der Montagefläche 5 weiter nach außen vorstehen als die Montagefläche 5. Die Überhangabschnitte 10A bis 10D weisen zu der Nicht-Montagefläche 6 bzw. lieben der Nicht-Montagefläche 6 gegenüber bzw. sind benachbart zu der Nicht-Montagefläche 6, und zwar in der Normalenrichtung Z. Die Überhangabschnitte 10A bis 10D sind gebildet durch eingeschnittene bzw. ausgeklinkte Abschnitte 11, bei denen Umfangsrandabschnitte der Montagefläche 5 in Richtung hin zu der Nicht-Montagefläche 6 eingeschnitten bzw. ausgeklinkt sind. Genauer gesagt beinhalten die Überhangabschnitte 10A bis 10D einen ersten Überhangabschnitt 10A, einen zweiten Überhangabschnitt 10B, einen dritten Überhangabschnitt 10C und einen vierten Überhangabschnitt 10D.
Der erste Überhangabschnitt 10A ist in der ersten Seitenwand 7A gebildet. Der erste Überhangabschnitt 10A ist als ein Band gebildet, das sich in der ersten Seitenwand 7A entlang der ersten Richtung X erstreckt. Der erste Überhangabschnitt 10A erstreckt sich in einer Richtung parallel zu der Montagefläche 5 (der Nicht-Montagefläche 6) . Der erste Überhangabschnitt 10A erstreckt sich in der ersten Seitenwand 7A von einem Eckabschnitt bzw. Kantenabschnitt („corner portion“) auf der Seite der dritten Seitenwand 7C hin zu einem Kantenabschnitt auf der Seite der vierten Seitenwand 7D.
Der zweite Überhangabschnitt 10B ist in der zweiten Seitenwand 7B gebildet. Der zweite Überhangabschnitt 10B ist als ein Band gebildet, das sich entlang der ersten Richtung X in der zweiten Seitenwand 7B erstreckt. Der zweite Überhangabschnitt 10B erstreckt sich in einer Richtung parallel zu der Montagefläche 5 (der Nicht-Montagefläche 6) . Der zweite Überhangabschnitt 10B erstreckt sich in der zweiten Seitenwand 7B von einem Kantenabschnitt auf der Seite der dritten Seitenwand 7C hin zu einem Kantenabschnitt auf der Seite der vierten Seitenwand 7D.
Der dritte Überhangabschnitt 10C ist in der dritten Seitenwand 7C gebildet. Der dritte Überhangabschnitt 10C ist als ein Band gebildet, das sich entlang der zweiten Richtung Y in der dritten Seitenwand 7C erstreckt. Der dritte Überhangabschnitt 10C erstreckt sich in einer Richtung parallel zu der Montagefläche 5 (der Nicht-Montagefläche 6) . Der dritte Überhangabschnitt 10C erstreckt sich in der dritten Seitenwand 7C von einem Kantenabschnitt auf der Seite der ersten Seitenwand 7A hin zu einem Kantenabschnitt auf der Seite der zweiten Seitenwand 7B. Der dritte Überhangabschnitt 10C geht kontinuierlich über in den ersten Überhangabschnitt 10A an dem Kantenabschnitt auf der Seite der ersten Seitenwand 7A. Der dritte Überhangabschnitt 10C geht kontinuierlich über in den zweiten Überhangabschnitt 10B an dem Kantenabschnitt auf der Seite der zweiten Seitenwand 7B.
Der vierte Überhangabschnitt 10D ist in der vierten Seitenwand 7D gebildet. Der vierte Überhangabschnitt 10D ist als ein Band gebildet, das sich entlang der zweiten Richtung Y in der vierten Seitenwand 7D erstreckt. Der vierte Überhangabschnitt 10D erstreckt sich in einer Richtung parallel zu der Montagefläche 5 (der Nicht-Montagefläche 6) . Der vierte Überhangabschnitt 10D erstreckt sich in der vierten Seitenwand 7D von einem Kantenabschnitt auf der Seite der ersten Seitenwand 7A hin zu einem Kantenabschnitt auf der Seite der zweiten Seitenwand 7B. Der vierte Überhangabschnitt 10D geht kontinuierlich über in den ersten Überhangabschnitt 10A an dem Kantenabschnitt auf der Seite der ersten Seitenwand 7A. Der vierte Überhangabschnitt 10D geht kontinuierlich über in den zweiten Überhangabschnitt 10B an dem Kantenabschnitt auf der Seite der zweiten Seitenwand 7B.
Die Überhangabschnitte 10A bis 10D sind somit über einen gesamten Umfang des Chips 2 gebildet. Ferner bilden die Überhangabschnitte 10A bis 10D einen einzelnen Überhangabschnitt, der sich in einer Draufsicht in einer Ringform erstreckt (eine vierseitige Ringform bei dieser Ausführungsform). Die Überhangabschnitte 10A bis 10D sind jeweils ausgehend von der Nicht-Montagefläche 6 mit Abständen hin zu der Seite der Montagefläche 5 gebildet. Die Überhangabschnitte 10A bis 10D sind jeweils ausgehend von der Montagefläche 5 mit Abständen hin zu der Seite der Nicht-Montagefläche 6 gebildet.
Vorzugsweise sind die Überhangabschnitte 10A bis 10D jeweils an dem Substrat 3 gebildet. Besonders bevorzugt ist es, wenn die Überhangabschnitte 10A bis 10D jeweils an dem Substrat 3 mit Abständen von der Epitaxialschicht 4 gebildet sind. Hierdurch können Variationen hinsichtlich der physikalischen Eigenschaften und elektrischen Eigenschaften der Epitaxialschicht 4 aufgrund der Überhangabschnitte 10A bis 10D unterdrückt werden, und folglich können Variationen der elektrischen Charakteristika des funktionalen Bauteils geeignet unterdrückt werden, das in der Epitaxialschicht 4 gebildet ist. Die Überhangabschnitte 10A bis 10D müssen nicht notwendigerweise auf der gleichen Tiefenposition gebildet werden. Wenigstens einer der Überhangabschnitte 10A bis 10D kann in der Normalenrichtung Z gegenüber den anderen Überhangabschnitten 10A bis 10D versetzt bzw. verschoben gebildet sein.
Unter Bezugnahme auf 3 und 4 hat jeder der Überhangabschnitte 10A bis 10D einen inneren Endabschnitt 12 auf der Seite der Montagefläche 5, einen äußeren Endabschnitt 13 auf der Seite der Nicht-Montagefläche 6 und einen Verbindungsabschnitt 14, der den inneren Endabschnitt 12 und den äußeren Endabschnitt 13 verbindet, und zwar in einer Draufsicht. Bei dieser Ausführungsform ist der äußere Endabschnitt 13 in Bezug auf den inneren Endabschnitt 12 in Normalenrichtung Z auf der Seite der Nicht-Montagefläche 6 positioniert. Hierdurch weist der Verbindungsabschnitt 14 eine geneigte Fläche auf, die von dem inneren Endabschnitt 12 hin zu dem äußeren Endabschnitt 13 geneigt ist. Der Verbindungsabschnitt 14 kann sich flach bzw. eben bzw. geradlinig zwischen dem inneren Endabschnitt 12 und dem äußeren Endabschnitt 13 erstrecken. Der Verbindungsabschnitt 14 kann in einer gekrümmten Form gebildet sein, die zwischen dem inneren Endabschnitt 12 und dem äußeren Endabschnitt 13 hin zu der Seite der Nicht-Montagefläche 6 ausgenommen bzw. zurückversetzt ist.
Der äußere Endabschnitt 13 kann auf der gleichen Ebene positioniert sein wie der innere Endabschnitt 12. Der Verbindungsabschnitt 14 kann sich in einer Richtung parallel zu der Montagefläche 5 und der Nicht-Montagefläche 6 erstrecken.
Die Seitenwände 7A bis 7D haben jeweils erste Verbindungswände 15A bis 15D, die die Montagefläche 5 und die inneren Endabschnitte 12 der Überhangabschnitte 10A bis 10D verbinden, und zweite Verbindungswände 16A bis 16D, die die Nicht-Montagefläche 6 und die äußeren Endabschnitte 13 der Überhangabschnitte 10A bis 10D verbinden. Die eingeschnittenen Abschnitte 11, die oben genannt wurden, sind durch die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D gebildet und sind ausgehend von der Montagefläche 5 in Richtung hin zu der Nicht-Montagefläche 6 ausgenommen bzw. zurückversetzt.
Die ersten Verbindungswände 15A bis 15D sind durch das Substrat 3 gebildet. Die ersten Verbindungswände 15A bis 15D sind in einem Winkel gebildet, der sich jenem der Überhangabschnitte 10A bis 10D unterscheidet. Die ersten Verbindungswände 15A bis 15D können sich entlang einer Richtung senkrecht zu der Montagefläche 5 erstrecken, und zwar in Regionen zwischen Umfangsrändern der Montagefläche 5 und den inneren Endabschnitten 12 der Überhangabschnitte 10A bis 10D.
Wenn die inneren Endabschnitte 12 der Überhangabschnitte 10A bis 10D weiter außen positioniert sind als die Umfangsränder der Montagefläche 5, können die ersten Verbindungswände 15A bis 15D ausgehend von den Umfangsrändern der Montagefläche 5 hin zu den inneren Endabschnitten 12 der Überhangabschnitte 10A bis 10D nach oben geneigt sein. Wenn die inneren Endabschnitte 12 der Überhangabschnitte 10A bis 10D weiter einwärts positioniert sind als die Umfangsränder der Montagefläche 5, können die ersten Verbindungswände 15A bis 15D ausgehend von den inneren Endabschnitten 12 der Überhangabschnitte 10A bis 10D in Richtung hin zu den Umfangsrändern der Montagefläche 5 nach unten geneigt sein.
Die zweiten Verbindungswände 16A bis 16D sind durch das Substrat 3 und die Epitaxialschicht 4 gebildet. Die zweiten Verbindungswände 16A bis 16D sind unter einem Winkel gebildet, der sich von jenem der Überhangabschnitte 10A bis 10D unterscheidet. Die zweiten Verbindungswände 16A bis 16D können sich entlang einer Richtung senkrecht zu der Nicht-Montagefläche 6 erstrecken, und zwar in Regionen zwischen den Umfangsrändern der Nicht-Montagefläche 6 und den äußeren Endabschnitten 13 der Überhangabschnitte 10A bis 10D. Die zweiten Verbindungswände 16A bis 16D können durch geschliffene Flächen (getrennte bzw. geschnittene Flächen) gebildet sein, die Schleifmarkierungen besitzen.
Wenn die äußeren Endabschnitte 13 der Überhangabschnitte 10A bis 10D weiter außen positioniert sind als die Umfangsränder der Nicht-Montagefläche 6, können die zweiten Verbindungswände 16A bis 16D ausgehend von den Umfangsrändern der Nicht-Montagefläche 6 hin zu den äußeren Endabschnitten 13 der Überhangabschnitte 10A bis 10D nach unten geneigt sein. Wenn die äußeren Endabschnitte 13 der Überhangabschnitte 10A bis 10D weiter einwärts positioniert sind als die Umfangsränder der Nicht-Montagefläche 6, können die zweiten Verbindungswände 16A bis 16D ausgehend von den äußeren Endabschnitten 13 der Überhangabschnitte 10A bis 10D in Richtung hin zu den Umfangsrändern der Nicht-Montagefläche 6 nach oben geneigt sein.
Eine Dicke T der zweiten Verbindungswände 16A bis 16D kann unter einer Bedingung, dass sie die Dicke der Epitaxialschicht 4 überschreitet, ggf. nicht kleiner sein als 10 µm und nicht größer als 200 µm. Die Dicke T ist ggf. nicht kleiner als 10 µm und nicht größer als 50 µm, ggf. nicht kleiner als 50 µm und nicht größer als 100 µm, ggf. nicht kleiner als 100 µm und nicht größer als 150 µm oder ggf. nicht kleiner als 150 µm und nicht größer bzw. dicker als 200 µm.
Eine Breite WE der Überhangabschnitte 10A bis 10D ist ggf. nicht kleiner als 10 µm und nicht größer als 100 µm. Die Breite WE ist eine Breite in einer Richtung orthogonal zu der Richtung, in der sich die Überhangabschnitte 10A bis 10D in einer Draufsicht erstrecken. Die Breite WE ist ggf. nicht kleiner als 10 µm und nicht größer als 20 µm, ggf. nicht kleiner als 20 µm und nicht größer als 40 µm, ggf. nicht kleiner als 40 µm und nicht größer als 60 µm, ggf. nicht kleiner als 60 µm und nicht größer als 80 µm, oder ggf. nicht kleiner als 80 µm und nicht größer als 100 µm. Die Breite WE ist vorzugsweise nicht kleiner als 20 µm und nicht größer als 60 µm.
Der Chip 2 hat somit eine Hammerkopf-Struktur, mit einem Körperabschnitt 17 und einem Kopfabschnitt 18. In 1 und 2 ist der Kopfabschnitt 18 durch eine Schraffur dargestellt. Der Körperabschnitt 17 beinhaltet die Montagefläche 5 und die ersten Verbindungswände 15A bis 15D. Der Kopfabschnitt 18 beinhaltet die Nicht-Montagefläche 6, die Überhangabschnitte 10A bis 10D und die zweiten Verbindungswände 16A bis 16D.
Die Überhangabschnitte 10A bis 10D unterdrücken, dass ein leitfähiges Bond-Material 104 (siehe 11 und 12, die nachstehend beschrieben werden), welches aus einem Lötmittel oder einer Metallpaste zusammengesetzt bzw. aufgebaut ist, von der Seite der Montagefläche 5 hin zu der Seite der Nicht-Montagefläche 6 herumfließt bzw. strömt, wenn das Halbleiterbauteil 1 an ein Verbindungsobjekt gebondet wird.
Das Halbleiterbauteil 1 beinhaltet eine erste Metallschicht 21, die die Montagefläche 5 bedeckt. Die erste Metallschicht 21 bedeckt die Montagefläche 5 insgesamt. Die erste Metallschicht 21 ist als eine Bond-Schicht gebildet, die über das leitfähige Bond-Material 104 an das Verbindungsobjekt gebondet ist.
Die erste Metallschicht 21 kann eine laminierte Struktur aufweisen, bei der eine Vielzahl von Metallschichten übereinander laminiert sind, oder kann eine Einzelschichtstruktur haben, die aus einer einzelnen Metallschicht aufgebaut bzw. erzeugt ist. Die erste Metallschicht 21 weist vorzugsweise eine äußere Fläche auf, die durch ein Metall mit einer Affinität (Benetzungseigenschaft) in Bezug auf das leitfähige Bond-Material 104 gebildet ist, die höher ist als jene des Chips 2 (Silicium). Die erste Metallschicht 21 weist vorzugsweise eine äußere Fläche auf, die ein Edelmetall beinhaltet.
Bei dieser Ausführungsform weist die erste Metallschicht 21 eine laminierte Struktur auf, die eine Ti-Schicht 22, eine Ni-Schicht 23, eine Au-Schicht 24, eine Pd-Schicht 25 und eine Ag-Schicht 26 beinhaltet, die in dieser Reihenfolge ausgehend von der Seite der Montagefläche 5 laminiert sind. Die Ti-Schicht 22 ist in Bezug auf den Chip 2 (Substrat 3) als eine Ohm'sche Elektrode gebildet.
Die erste Metallschicht 21 muss nicht notwendigerweise sämtliche Schichten der Ti-Schicht 22, der Ni-Schicht 23, der Au-Schicht 24, der Pd-Schicht 25 und der Ag-Schicht 26 beinhalten. Die erste Metallschicht 21 kann eine laminierte Struktur aufweisen, die die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24 und die Ag-Schicht 26 beinhaltet. Die erste Metallschicht 21 kann eine laminierte Struktur aufweisen, die die Ti-Schicht 22, die Ni-Schicht 23 und die Au-Schicht 24 beinhaltet. Die erste Metallschicht 21 kann eine Einzelschichtstruktur haben, die aus der Ti-Schicht 22 oder aus der Au-Schicht 24 erzeugt ist.
Das Halbleiterbauteil 1 beinhaltet eine zweite Metallschicht 27 (Seitenwand-Metallschicht), die die Seitenwände 7A bis 7D bedeckt, und zwar mit Abständen von der Nicht-Montagefläche 6 hin zu der Seite der Montagefläche 5. Genauer gesagt bedeckt die zweite Metallschicht 27 auf den Seitenwänden 7A bis 7D eine Region zwischen der Montagefläche 5 und den zweiten Verbindungswänden 16A bis 16D, derart, dass die zweiten Verbindungswände 16A bis 16D freigelegt sind. Das heißt, die zweite Metallschicht 27 legt die Epitaxialschicht 4 frei. Variationen hinsichtlich der elektrischen Eigenschaften der Epitaxialschicht 4 aufgrund der zweiten Metallschicht 27 können hierdurch unterdrückt werden, und dadurch können Variationen hinsichtlich der elektrischen Eigenschaften bzw. Charakteristika des funktionalen Bauteils unterdrückt werden, das in der Epitaxialschicht 4 gebildet ist.
Die zweite Metallschicht 27 ist als ein Film entlang der ersten Verbindungswände 15A bis 15D und der Überhangabschnitte 10A bis 10D gebildet. Die zweite Metallschicht 27 bildet Überhangabschnitte, die den Überhangabschnitten 10A bis 10D an den Seitenwänden 7A bis 7D des Chips 2 entsprechen.
Genauer gesagt beinhaltet die zweite Metallschicht 27 einen ersten Bedeckungsabschnitt 28, der die ersten Verbindungswände 15A bis 15D bedeckt, und einen zweiten Bedeckungsabschnitt 29, der die Überhangabschnitte 10A bis 10D bedeckt. Die ersten Verbindungswände 15A bis 15D gehen auf der Seite der Montagefläche 5 kontinuierlich über in die erste Metallschicht 21.
Der zweite Bedeckungsabschnitt 29 geht kontinuierlich über in den ersten Bedeckungsabschnitt 28, und zwar auf den Seiten der ersten Verbindungswände 15A bis 15D. Der zweite Bedeckungsabschnitt 29 beinhaltet einen freigelegten Abschnitt 30, der gegenüber den zweiten Verbindungswänden 16A bis 16D freiliegt. In 1 und 2 ist der freigelegte bzw. freiliegende Abschnitt 30 durch eine Schraffur dargestellt.
Der freigelegte Abschnitt 30 geht kontinuierlich über in die zweiten Verbindungswände 16A bis 16D. Genauer gesagt ist der freigelegte Abschnitt 30 bündig ausgebildet mit den zweiten Verbindungswänden 16A bis 16D. Noch genauer gesagt bildet der freigelegte Abschnitt 30 des zweiten Bedeckungsabschnittes 29 eine einzelne geschliffene Fläche (geschnittene bzw. getrennte Fläche), und zwar zusammen mit den zweiten Verbindungswänden 16A bis 16D.
Die zweite Metallschicht 27 ist als eine Wärmesenke gebildet, durch die Wärme, die an dem Chip 2 erzeugt wird, von den Seiten der Seitenwände 7A bis 7D absorbiert wird, und ist zur gleichen Zeit als eine Bond-Schicht gebildet, die über das leitfähige Bond-Material 104 an das Verbindungsobjekt gebondet ist. Die zweite Metallschicht 27 kann eine laminierte Struktur haben, bei der eine Vielzahl von Metallschichten übereinander laminiert sind, oder kann eine Einzelschichtstruktur haben, die aus einer einzelnen Metallschicht erzeugt ist.
Die zweite Metallschicht 27 weist vorzugsweise eine äußere Fläche auf, die durch ein Metall mit einer Affinität (Benetzungseigenschaft) in Bezug auf das leitfähige Bond-Material 104 gebildet ist, die höher ist als jene des Chips 2 (Silicium). Die zweite Metallschicht 27 weist vorzugsweise eine äußere Fläche auf, die ein Edelmetall beinhaltet. Bei dieser Ausführungsform weist die zweite Metallschicht 27 die gleiche Struktur auf wie die erste Metallschicht 21 und ist integral bzw. einstückig mit der ersten Metallschicht 21 gebildet. Das heißt, die zweite Metallschicht 27 weist die laminierte Struktur auf, die die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24, die Pd-Schicht 25 und die Ag-Schicht 26 beinhaltet, die in dieser Reihenfolge ausgehend von den Seiten der Seitenwände 7A bis 7D laminiert sind.
Die zweite Metallschicht 27 muss nicht notwendigerweise sämtliche Schichten der Ti-Schicht 22, der Ni-Schicht 23, der Au-Schicht 24, der Pd-Schicht 25 und der Ag-Schicht 26 beinhalten. Wenn die erste Metallschicht 21 die laminierte Struktur hat, die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24 und die Ag-Schicht 26 beinhaltet, hat die zweite Metallschicht 27 vorzugsweise die laminierte Struktur, die die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24 und die Ag-Schicht 26 beinhaltet.
Wenn die erste Metallschicht 21 die laminierte Struktur hat, die die Ti-Schicht 22, die Ni-Schicht 23 und die Au-Schicht 24 beinhaltet, hat die zweite Metallschicht 27 vorzugsweise die laminierte Struktur, die die Ti-Schicht 22, die Ni-Schicht 23 und die Au-Schicht 24 beinhaltet. Wenn die erste Metallschicht 21 die Einzelschichtstruktur hat, die aus der Ti-Schicht 22 oder aus der Au-Schicht 24 erzeugt ist, hat die zweite Metallschicht 27 vorzugsweise die Einzelschichtstruktur, die aus der Ti-Schicht 22 oder aus der Au-Schicht 24 erzeugt bzw. aufgebaut ist.
Die Montagefläche 5, die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D sind vorzugsweise aus rauen Oberflächen gebildet, die eine vorbestimmte arithmetische mittlere Rauigkeit Ra haben. Die Montagefläche 5, die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D können durch ein aufrauendes Ätzverfahren aufgeraut sein.
Die arithmetische mittlere Rauigkeit (arithmetic mean roughness“) Ra überschreitet ggf. 0 nm und beträgt ggf. nicht mehr als 1000 nm. Die arithmetische mittlere Rauigkeit Ra überschreitet ggf. 0 nm und ist nicht größer als 200 nm oder ist ggf. nicht kleiner als 200 nm und nicht größer als 400 nm, ist ggf. nicht kleiner als 400 nm und nicht größer als 600 nm, ist ggf. nicht kleiner als 600 nm und nicht größer als 800 nm, oder ist ggf. nicht kleiner als 800 nm und nicht größer als 1000 nm.
In diesem Fall bedeckt die erste Metallschicht 21 die Montagefläche 5, die aufgeraut ist. Eine Adhäsionskraft der ersten Metallschicht 21 an der Montagefläche 5 kann hierdurch erhöht werden, und ein Abschälen bzw. Ablösen der ersten Metallschicht 21 von der Montagefläche 5 kann somit geeignet unterdrückt werden. Gleichfalls bedeckt die zweite Metallschicht 27 die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D, die aufgeraut sind. Eine Adhäsionskraft der zweiten Metallschicht 27 an den Überhangabschnitten 10A bis 10D und den ersten Verbindungswänden 15A bis 15D kann hierdurch erhöht werden, und ein Abschälen bzw. Ablösen der zweiten Metallschicht 27 von den Überhangabschnitten 10A bis 10D und den ersten Verbindungswänden 15A bis 15D kann somit geeignet unterdrückt werden.
Andererseits unterscheiden sich die zweiten Verbindungswände 16A bis 16D vorzugsweise hinsichtlich ihres Erscheinungsbildes („appearance“) von den Überhangabschnitten 10A bis 10D und den ersten Verbindungswänden 15A bis 15D. In diesem Fall sind die zweiten Verbindungswände 16A bis 16D vorzugsweise erzeugt aus geschliffenen Flächen (getrennten bzw. geschnittenen Flächen), die Schleifmarkierungen haben.
Das Halbleiterbauteil 1 beinhaltet eine Zwischenschicht-Isolierschicht 31, die die Nicht-Montagefläche 6 bedeckt. In 1 und 2 ist die Zwischenschicht-Isolierschicht 31 durch eine Schraffur dargestellt. Umfangsränder der Zwischenschicht-Isolierschicht 31 liegen gegenüber den zweiten Verbindungswänden 16A bis 16D frei. In dieser Ausführungsform gehen die Umfangsränder der Zwischenschicht-Isolierschicht 31 kontinuierlich über in die zweiten Verbindungswände 16A bis 16D. Genauer gesagt sind die Umfangsränder der Zwischenschicht-Isolierschicht 31 bündig ausgebildet mit den zweiten Verbindungswänden 16A bis 16D. Noch genauer gesagt bilden die Umfangsränder der Zwischenschicht-Isolierschicht 31 zusammen mit den zweiten Verbindungswänden 16A bis 16D eine einzelne geschliffene Schleiffläche bzw. geschliffene Fläche (geschnittene bzw. getrennte Fläche).
Die Zwischenschicht-Isolierschicht 31 bedeckt im Wesentlichen die gesamte Nicht-Montagefläche 6. Die Zwischenschicht-Isolierschicht 31 kann wenigstens eines von USG (undotiertes Siliciumoxidglas), PSG (Phosphorsilikatglas) und BPSG (Borphosphorsilikatglas) enthalten, und zwar als Beispiel von Siliciumoxid. Die Zwischenschicht-Isolierschicht 31 weist eine Einzelschichtstruktur auf, die aus einer USG-Schicht erzeugt ist. Die Zwischenschicht-Isolierschicht 31 kann eine abgeflachte Hauptfläche haben. Die Hauptfläche der Zwischenschicht-Isolierschicht 31 kann erzeugt sein aus einer geschliffenen Fläche mit Schleifmarkierungen bzw. Schleifspuren.
Das Halbleiterbauteil 1 beinhaltet eine Vielzahl von (fünf bei dieser Ausführungsform) Elektroden 32, die auf der Nicht-Montagefläche 6 gebildet sind. Die Vielzahl von Elektroden 32 sind jeweils auf der Zwischenschicht-Isolierschicht 31 gebildet. Die Vielzahl von Elektroden 32 sind jeweils als Terminalelektroden gebildet, die extern verbunden sind durch Anschlussdrähte („lead wires“) (zum Beispiel Bond-Drähte), etc. Die Anzahl, Konfiguration und Ebenenformen der Vielzahl von Elektroden 32 sind beliebig und sind nicht auf jene beschränkt, die in 1 etc. gezeigt sind.
Die Vielzahl von Elektroden 32 können jeweils wenigstens einen Typ von Schicht aus einer Ti-Schicht, einer TiN-Schicht, einer Al-Schicht, einer Cu-Schicht, einer AlSi-Schicht, einer AlCu-Schicht, einer AlSiCu-Schicht, einer Ni-Schicht, einer Au-Schicht, einer Pd-Schicht und einer Ag-Schicht beinhalten.
Das Halbleiterbauteil 1 beinhaltet eine obere Isolierschicht 33, die die Zwischenschicht-Isolierschicht 31 bedeckt. Die obere Isolierschicht 33 weist eine Vielzahl von Pad-Öffnungen 34 auf, die die Vielzahl von Elektroden 32 jeweils freilegen. Ebenenformen der Vielzahl von Pad-Öffnungen 34 sind beliebig.
Umfangsränder der oberen Isolierschicht 33 können mit nach innen gerichteten bzw. versetzten Abständen ausgehend von den ersten Verbindungswänden 15A bis 15D gebildet sein, und zwar in einer Draufsicht. Die Umfangsränder der oberen Isolierschicht 33 können in Regionen zwischen den ersten Verbindungswänden 15A bis 15D und den zweiten Verbindungswänden 16A bis 16D positioniert sein, und zwar gesehen in einer Draufsicht.
Die Umfangsränder der oberen Isolierschicht 33 sind in Draufsicht mit Abständen bzw. Intervallen gebildet, und zwar nach innen gerichtet sind bzw. einwärts liegend in Bezug auf die zweiten Verbindungswände 16A bis 16D. Die Umfangsränder der oberen Isolierschicht 33 demarkieren bzw. grenzen eine Trennstraße bzw. Vereinzelungsstraße („dicing street“) 35 ab, und zwar zusammen mit den zweiten Verbindungswänden 16A bis 16D. Die Trennstraße 35 ist als ein Band gebildet, das sich entlang der zweiten Verbindungswände 16A bis 16D erstreckt. Genauer gesagt ist die Trennstraße 35 in eine Ringform (vierseitige Ringform bei dieser Ausführungsform) gebildet, die die obere Isolierschicht 33 umgibt.
Eine Breite WD der Trennstraße 35 ist ggf. nicht kleiner als 1 µm und nicht größer als 100 µm. Die Breite WD ist eine Breite in einer Richtung orthogonal zu einer Richtung, in der sich die Trennstraße 35 erstreckt. Die Breite WD ist ggf. nicht kleiner als 1 µm und nicht größer als 25 µm, ggf. nicht kleiner als 25 µm und nicht größer als 50 µm, ggf. nicht kleiner als 50 µm und nicht größer als 75 µm oder ggf. nicht kleiner als 75 µm und nicht größer als 100 µm.
Durch die Trennstraße 35 wird es unnötig, die obere Isolierschicht 33 physikalisch zu schneiden bzw. zu trennen, wenn das Halbleiterbauteil 1 von einem Wafer 111 (siehe 13A bis 13L, die nachstehend beschrieben werden) getrennt bzw. vereinzelt wird. Das Halbleiterbauteil 1 kann hierdurch problemlos („smoothly“) von dem Wafer 111 abgetrennt bzw. vereinzelt werden. Ferner kann das Auftreten von Brüchen des Chips 2 (insbesondere der zweiten Verbindungswände 16A bis 16D) aufgrund eines Abschälens oder einer Verschlechterung der oberen Isolierschicht 33 unterdrückt werden. Der Chip 2, der die Überhangabschnitte 10A bis 10D hat, kann hierdurch geeignet gebildet werden.
Unter Bezugnahme auf 4 weist die obere Isolierschicht 33 bei dieser Ausführungsform eine laminierte Struktur auf, die eine Passivierungsschicht 36 und eine Harzschicht 37 beinhaltet, die in dieser Reihenfolge ausgehend von der Seite der Nicht-Montagefläche 6 laminiert sind.
Die Passivierungsschicht 36 beinhaltet vorzugsweise ein Isoliermaterial, das sich von jenem der Zwischenschicht-Isolierschicht 31 unterscheidet. Bei dieser Ausführungsform ist die Passivierungsschicht 36 aus einer Siliciumnitridschicht erzeugt. Die Passivierungsschicht 36 ist als ein Film entlang der Zwischenschicht-Isolierschicht 31 und der Vielzahl von Elektroden 32 gebildet. Die Passivierungsschicht 36 weist eine Vielzahl von ersten Öffnungen 38 auf, die jeweilige Abschnitte der Vielzahl von Elektroden 32 freilegen. Ebenenformen der Vielzahl von ersten Öffnungen 38 sind beliebig.
Eine Dicke der Passivierungsschicht 36 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 20 µm. Die Dicke der Passivierungsschicht 36 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 1 µm, ggf. nicht kleiner als 1 µm und nicht größer als 5 µm, ggf. nicht kleiner als 5 µm und nicht größer als 10 µm, ggf. nicht kleiner als 10 µm und nicht größer als 15 µm oder ggf. nicht kleiner als 15 µm und nicht größer als 20 µm.
Die Harzschicht 37 ist als ein Film entlang einer Hauptfläche der Passivierungsschicht 36 gebildet. Die Harzschicht 37 kann ein lichtempfindliches Harz beinhalten. Das lichtempfindliche Harz kann von einem negativen Typ oder einem positiven Typ sein. Die Harzschicht 37 kann wenigstens eines von einem Polyimid, einem Polyamid und einem Polybenzoxazol beinhalten. Bei dieser Ausführungsform beinhaltet die Harzschicht 37 Polybenzoxazol.
Bei dieser Ausführungsform legen Umfangsränder der Harzschicht 37 Umfangsränder der Passivierungsschicht 36 frei. Die Umfangsränder der oberen Isolierschicht 33 sind durch die Harzschicht 37 und durch die Passivierungsschicht 36 gebildet. Gegebenenfalls kann die Harzschicht 37 die Umfangsränder der Passivierungsschicht 36 bedecken.
Die Harzschicht 37 weist eine Vielzahl von zweiten Öffnungen 39 auf, die jeweilige Abschnitte der Vielzahl von Elektroden 32 freilegen. Ebenenformen der Vielzahl von zweiten Öffnungen 39 sind beliebig. Jede zweite Öffnung 39 steht in Kommunikation mit einer entsprechenden ersten Öffnung 38 und bildet mit der entsprechenden ersten Öffnung 38 eine einzelne Pad-Öffnung 34.
Innenwände der jeweiligen zweiten Öffnungen 39 können bündig ausgebildet sein mit Innenwänden der jeweiligen ersten Öffnungen 38. Die Innenwände der jeweiligen zweiten Öffnungen 39 können an äußeren Seiten der jeweiligen ersten Öffnungen 38 positioniert sein. Das heißt, die Harzschicht 37 kann ggf. die Innenwände der jeweiligen ersten Öffnungen 38 freilegen. Die Innenwände der jeweiligen zweiten Öffnungen 39 können ggf. an inneren Seiten der jeweiligen ersten Öffnungen 38 positioniert sein. Das heißt, die Harzschicht 37 kann ggf. die Innenwände der jeweiligen ersten Öffnungen 38 bedecken.
Eine Dicke der Harzschicht 37 ist ggf. nicht kleiner als 1 µm und nicht größer als 50 µm. Die Dicke der Harzschicht 37 ist ggf. nicht kleiner als 1 µm und nicht größer als 10 µm, ggf. nicht kleiner als 10 µm und nicht größer als 20 µm, ggf. nicht kleiner als 20 µm und nicht größer als 30 µm, ggf. nicht kleiner als 30 µm und nicht größer als 40 µm oder ggf. nicht kleiner als 40 µm und nicht größer als 50 µm.
7 ist eine Draufsicht auf eine Struktur der Seite der Nicht-Montagefläche 6 des Halbleiterbauteils 1, das in 1 gezeigt ist. 7 ist eine schematische Ansicht und eine Darstellung der oberen Isolierschicht 33 ist weggelassen.
Unter Bezugnahme auf 7 beinhaltet die Nicht-Montagefläche 6 eine Ausgangsregion 41 und eine Eingangsregion 42. Die Ausgangsregion 41 bzw. die Eingangsregion 42 ist in einer Region auf der Seite der dritten Seitenwand 7C gebildet. Die Eingangsregion 42 bzw. die Ausgangsregion 41 ist in einer Region auf der Seite der vierten Seitenwand 7D gebildet. Ein Flächeninhalt der Ausgangsregion 41 ist vorzugsweise nicht kleiner als ein Flächeninhalt der Eingangsregion 42. Eine Ebenenform der Eingangsregion 42 und eine Ebenenform der Ausgangsregion 41 sind beliebig und sind nicht auf spezielle Formen beschränkt.
Die Ausgangsregion 41 beinhaltet einen Leistungs-MISFET (Metallisolator-Halbleiter-Feldeffekttransistor) 43 als ein Beispiel eines funktionalen Bauteils. Der Leistungs-MISFET 43 beinhaltet ein Gate, ein Drain und eine Source.
Das heißt, das Substrat 3 ist als eine ein Drain-Region 44 des Leistungs-MISFET 43 gebildet. Ferner ist die Epitaxialschicht 4 als eine Drift-Region 45 des Leistungs-MISFET 43 gebildet. Ferner sind die erste Metallschicht 21 und die zweite Metallschicht 27 als eine Drain-Elektrode 46 des Leistungs-MISFET 43 gebildet.
Die Eingangsregion 42 beinhaltet eine Steuerschaltung 47 als ein Beispiel eines funktionalen Bauteils. Die Steuerschaltung 47 beinhaltet eine Vielzahl von Typen von funktionalen Schaltungen, die verschiedene Funktionen realisieren. Die Vielzahl von Typen von funktionalen Schaltungen beinhaltet eine Schaltung, die ein Gate-Signal erzeugt, welches den Leistungs-MISFET 43 ansteuert und steuert („drives and controls“), und zwar basierend auf einem elektrisches Signal von außen. Die Steuerschaltung 47 bildet ein sog. IPD (intelligentes Leistungsbauteil, „intelligent power device“), und zwar zusammen mit dem Leistungs-MISFET 43. Das IPD wird auch als ein IPM (intelligentes Leistungsmodul) bezeichnet.
Das Halbleiterbauteil 1 beinhaltet eine Regionseparierungsstruktur 48, die die Ausgangsregion 41 und die Eingangsregion 42 elektrisch voneinander trennt. In 7 ist die Regionseparierungsstruktur 48 durch eine Schraffur gezeigt. Obgleich eine spezielle Beschreibung weggelassen wird, kann die Regionseparierungsstruktur 48 eine Grabenisolierstruktur haben, bei der ein Isolator in einen Graben eingebettet ist. Die Regionseparierungsstruktur 48 kann einen Leiter aufweisen, der über den Isolator in dem Graben eingebettet ist. In diesem Fall ist der Leiter vorzugsweise mit der Sourcemasse-verbunden („source-grounded“).
Die Ausgangsregion 41, die Eingangsregion 42 und die Regionseparierungsstruktur 48 sind im Inneren einer Region gebildet, die in Draufsicht von den Überhangabschnitten 10A bis 10D (erste Verbindungswände 15A bis 15D) umgeben ist. Das heißt, die funktionalen Bauteile sind innerhalb der Region gebildet, die von den Überhangabschnitten 10A bis 10D (erste Verbindungswände 15A bis 15D) in Draufsicht umgeben sind.
Bei dieser Ausführungsform beinhaltet die Vielzahl von Elektroden 32 eine Source-Elektrode 49, eine Eingangselektrode 50, eine Referenzspannungselektrode 51, eine FREIGABE-Elektrode („ENABLE electrode“) 52 und eine ERFASSUNGS-Elektrode („SENSE electrode“) 53. Die Source-Elektrode 49 ist auf der Ausgangsregion 41 gebildet. Die Eingangselektrode 50, die Referenzspannungselektrode 51, die FREIGABE-Elektrode 52 und die ERFASSUNGS-Elektrode 53 sind jeweils auf der Eingangsregion 42 gebildet.
Die Source-Elektrode 49 überträgt eine Source-Spannung an die Source des Leistungs-MISFET 43. Die Eingangselektrode 50 überträgt eine Eingangsspannung zum Ansteuern der Steuerschaltung 47. Die Referenzspannungselektrode 51 überträgt eine Referenzspannung (zum Beispiel eine Massespannung) an den Leistungs-MISFET 43 und die Steuerschaltung 47. Die FREIGABE-Elektrode 52 überträgt ein elektrisches Signal zum Freigeben („enabling“) oder zum Sperren („disabling“) eines Abschnittes oder sämtlicher der Funktionen der Steuerschaltung 47. Die ERFASSUNGS-Elektrode 53 überträgt ein elektrisches Signal zum Erfassen einer Abnormalität der Steuerschaltung 47.
Das Halbleiterbauteil 1 beinhaltet eine Gate-Verdrahtung 54, die auf der Zwischenschicht-Isolierschicht 31 gebildet ist. Die Gate-Verdrahtung 54 ist selektiv zu der Ausgangsregion 41 und zu der Eingangsregion 42 geroutet. Die Gate-Verdrahtung 54 ist elektrisch mit dem Gate des Leistungs-MISFET 43 verbunden, und zwar in der Ausgangsregion 41, und ist elektrisch mit der Steuerschaltung 47 verbunden, und zwar in der Eingangsregion 42. Die Gate-Verdrahtung 54 überträgt ein Gate-Signal, das von der Steuerschaltung 47 erzeugt wird, an das Gate des Leistungs-MISFET 43.
8 ist ein Diagramm einer elektrischen Konfiguration des Halbleiterbauteils 1, das in 1 gezeigt ist. Obgleich nachstehend ein Ausführungsformbeispiel beschrieben werden wird, bei dem das Halbleiterbauteil 1 ein hochseitiges Schaltbauteil („high side switching device“) ist, ist das Halbleiterbauteil 1 nicht auf ein hochseitiges Schaltbauteil beschränkt. Das Halbleiterbauteil 1 kann auch als ein tiefseitiges Schaltbauteil („low side switching device“) vorgesehen werden, und zwar durch Einstellen einer elektrischen Verbindungskonfiguration und von Funktionen der Steuerschaltung 47.
Unter Bezugnahme auf 8 ist die Drain-Elektrode 46 mit einer Leistungsversorgung verbunden. Die Drain-Elektrode 46 stellt eine Leistungsversorgungsspannung VB für den Leistungs-MISFET 43 und die Steuerschaltung 47 bereit. Die Leistungsversorgungsspannung VB ist ggf. nicht kleiner als 10 V und nicht größer als 20 V. Die Source-Elektrode 49 ist mit einer Last verbunden.
Die Eingangselektrode 50 kann mit einer MCU (Mikrocontroller-Einheit), einem Gleichstrom/Gleichstrom-Wandler („DC/DC converter“), einer LDO (Low Dropout) , etc verbunden werden. Die Eingangselektrode 50 stellt die Eingangsspannung für die Steuerschaltung 47 bereit. Die Eingangsspannung ist ggf. nicht kleiner als 1 V und nicht größer als 10 V. Die Referenzspannungselektrode 51 ist mit einer Referenzspannungsverdrahtung verbunden. Die Referenzspannungselektrode 51 stellt die Referenzspannung für den Leistungs-MISFET 43 und die Steuerschaltung 47 bereit. Die FREIGABE-Elektrode 52 kann mit der MCU verbunden sein. Die ERFASSUNGS-Elektrode 53 kann mit einem Widerstand verbunden sein.
Das Gate des Leistungs-MISFET 43 ist über die Gate-Verdrahtung 54 mit der Steuerschaltung 47 (einer Gate-Steuerschaltung 59, die nachstehend beschrieben wird) verbunden. Das Drain des Leistungs-MISFET 43 ist mit der Drain-Elektrode 46 verbunden. Die Source des Leistungs-MISFET 43 ist mit der Steuerschaltung 47 (einer Stromerfassungsschaltung 61, die nachstehend beschrieben wird) und mit der Source-Elektrode 49 verbunden.
Die Steuerschaltung 47 beinhaltet einen Sensor-MISFET 55, eine Eingangsschaltung 56, eine Strom/Spannungssteuerschaltung 57, eine Schutzschaltung 58, die Gate-Steuerschaltung 59, eine „Active-Clamp“-Schaltung 60, die Stromerfassungsschaltung 61, eine Leistungsversorgungs-Umkehrverbindungsschutzschaltung bzw. Leistungsversorgungs-Fehlpolungsschutzschaltung 62 und eine Abnormalitäts-Erfassungsschaltung 63.
Ein Gate des Sensor-MISFET 55 ist mit der Gate-Steuerschaltung 59 verbunden. Ein Drain des Sensor-MISFET 55 ist mit der Drain-Elektrode 46 verbunden. Eine Source des Sensor-MISFET 55 ist mit der Stromerfassungsschaltung 61 verbunden.
Die Eingangsschaltung 56 ist mit der Eingangselektrode 50 und mit der Strom/Spannungssteuerschaltung 57 verbunden. Die Eingangsschaltung 56 kann eine Schmitt-Triggerschaltung aufweisen. Die Eingangsschaltung 56 formt eine Wellenform bzw. einen Signalverlauf eines elektrischen Signals, das an die Eingangselektrode 50 angelegt wird. Ein Signal, das von der Eingangsschaltung 56 erzeugt wird, wird in die Strom/Spannungssteuerschaltung 57 eingegeben.
Die Strom/Spannungssteuerschaltung 57 ist mit der Schutzschaltung 58, der Gate-Steuerschaltung 59, der Leistungsversorgungs-Umkehrverbindungsschutzschaltung 62 und mit der Abnormalitäts-Erfassungsschaltung 63 verbunden. Die Strom/Spannungssteuerschaltung 57 kann eine Logikschaltung beinhalten.
Die Strom/Spannungssteuerschaltung 57 erzeugt verschiedene Spannungen gemäß dem elektrischen Signal von der Eingangsschaltung 56 und einem elektrischen Signal von der Schutzschaltung 58. Bei dieser Ausführungsform beinhaltet die Strom/Spannungssteuerschaltung 57 eine Ansteuer- bzw. Treiberspannungserzeugungsschaltung 64, eine erste Konstantspannungserzeugungsschaltung 65, eine zweite Konstantspannungserzeugungsschaltung 66 und eine Referenzspannungs/Referenzstromerzeugungsschaltung 67.
Die Ansteuerspannungserzeugungsschaltung 64 erzeugt eine Ansteuerspannung zum Ansteuern der Gate-Steuerschaltung 59. Die Ansteuerspannung kann auf einen Wert eingestellt werden, bei dem ein vorbestimmter Wert von der Leistungsversorgungsspannung VB subtrahiert wird. Die Ansteuerspannungserzeugungsschaltung 64 kann eine Ansteuerspannung von ggf. nicht kleiner als 5 V und nicht mehr als 15 V erzeugen, wobei 5 V von der Leistungsversorgungsspannung VB subtrahiert werden. Die Ansteuerspannung wird in die Gate-Steuerschaltung 59 eingegeben.
Die erste Konstantspannungserzeugungsschaltung 65 erzeugt eine erste Konstantspannung zum Ansteuern der Schutzschaltung 58. Die erste Konstantspannungserzeugungsschaltung 65 kann eine Zener-Diode oder eine Regulatorschaltung (hier eine Zener-Diode) beinhalten. Die erste Konstantspannung ist ggf. nicht kleiner als 1 V und ggf. nicht größer als 5 V. Die erste Konstantspannung wird in die Schutzschaltung 58 (genauer gesagt eine Last-Offen-Erfassungsschaltung 69, etc., die nachstehend beschrieben wird) eingegeben.
Die zweite Konstantspannungserzeugungsschaltung 66 erzeugt eine zweite Konstantspannung zum Ansteuern der Schutzschaltung 58. Die zweite Konstantspannungserzeugungsschaltung 66 kann eine Zener-Diode oder eine Regulatorschaltung (hier eine Regulatorschaltung, „regulator circuit“) beinhalten. Die zweite Konstantspannung ist ggf. nicht kleiner als 1 V und ggf. nicht größer als 5 V. Die zweite Konstantspannung wird in die Schutzschaltung 58 (genauer gesagt in eine Überhitzungsschutzschaltung 70 und ein Tiefspannungs-Fehlfunktionsunterdrückungsschaltung 71, die nachstehend beschrieben wird) eingegeben.
Die Referenzspannungs/Referenzstromerzeugungsschaltung 67 erzeugt eine Referenzspannung und einen Referenzstrom für verschiedene Schaltungen. Die Referenzspannung ist ggf. nicht kleiner als 1 V und ggf. nicht größer als 5 V. Der Referenzstrom ist ggf. nicht kleiner als 1 mA und ggf. nicht größer als 1 A. Die Referenzspannung und der Referenzstrom werden in die verschiedenen Schaltungen eingegeben. Wenn die verschiedenen Schaltungen einen Komparator beinhalten, können die Referenzspannung und der Referenzstrom in den Komparator eingegeben werden.
Die Schutzschaltung 58 ist mit der Strom/Spannungssteuerschaltung 57, der Gate-Steuerschaltung 59, der Abnormalitäts-Erfassungsschaltung 63, der Source des Leistungs-MISFET 43 und der Source des Sensor-MISFET 55 verbunden. Die Schutzschaltung 58 beinhaltet eine Überstromschutzschaltung („overcurrent protection circuit“) 68, eine Last-Offen-Erfassungsschaltung 69, die Überhitzungsschutzschaltung 70 und die Tiefspannungs-Fehlfunktionsunterdrückungsschaltung 71.
Die Überstromschutzschaltung 68 schützt den Leistungs-MISFET 43 gegenüber einem Überstrom („overcurrent“) . Die Überstromschutzschaltung 68 ist mit der Gate-Steuerschaltung 59 und mit der Source des Sensor-MISFET 55 verbunden. Die Überstromschutzschaltung 68 kann eine Stromüberwachungsschaltung beinhalten. Ein Signal, das von der Überstromschutzschaltung 68 erzeugt wird, wird in die Gate-Steuerschaltung 59 (genauer gesagt eine Ansteuersignalausgangsschaltung 74, die nachstehend beschrieben wird) eingegeben.
Die Last-Offen-Erfassungsschaltung 69 erfasst einen Kurzschlusszustand oder einen Offenzustand bzw. Leerlaufzustand der Last. Die Last-Offen-Erfassungsschaltung 69 ist mit der Strom/Spannungssteuerschaltung 57 und mit der Source des Leistungs-MISFET 43 verbunden. Ein Signal, das von der Last-Offen-Erfassungsschaltung 69 erzeugt wird, wird in die Strom/Spannungssteuerschaltung 57 eingegeben.
Die Überhitzungsschutzschaltung 70 überwacht eine Temperatur des Leistungs-MISFET 43 und schützt den Leistungs-MISFET 43 gegenüber einem übermäßigen Temperaturanstieg. Die Überhitzungsschutzschaltung 70 ist mit der Strom/Spannungssteuerschaltung 57 verbunden. Die Überhitzungsschutzschaltung 70 beinhaltet ein Temperaturerfassungsbauteil. Das Temperaturerfassungsbauteil weist vorzugsweise eine Temperaturerfassungsdiode auf, die eine Diode mit pn-Übergang beinhaltet. Ein Signal, das von der Überhitzungsschutzschaltung 70 erzeugt wird, wird in die Strom/Spannungssteuerschaltung 57 eingegeben.
Die Tiefspannungs-Fehlfunktionsunterdrückungsschaltung 71 unterdrückt eine Fehlfunktion des Leistungs-MISFET 43, wenn die Leistungsversorgungsspannung VB kleiner ist als ein vorbestimmter Wert. Die Tiefspannungs-Fehlfunktionsunterdrückungsschaltung 71 ist mit der Strom/Spannungssteuerschaltung 57 verbunden. Ein Signal, das von der Tiefspannungs-Fehlfunktionsunterdrückungsschaltung 71 erzeugt wird, wird in die Strom/Spannungssteuerschaltung 57 eingegeben.
Die Gate-Steuerschaltung 59 steuert einen eingeschalteten Zustand („on state“) und einen ausgeschalteten Zustand („off state“) des Leistungs-MISFET 43 und einen eingeschalteten Zustand und einen ausgeschalteten Zustand des Sensor-MISFET 55. Die Gate-Steuerschaltung 59 ist mit der Strom/Spannungssteuerschaltung 57, der Schutzschaltung 58, dem Gate des Leistungs-MISFET 43 und dem Gate des Sensor-MISFET 55 verbunden.
Die Gate-Steuerschaltung 59 erzeugt ein Gate-Signal entsprechend der Anzahl bzw. Zahl der Gate-Verdrahtung 54, und zwar gemäß einem elektrischen Signal von der Strom/Spannungssteuerschaltung 57 und einem elektrischen Signal von der Schutzschaltung 58. Das Gate-Signal wird über die Gate-Verdrahtung 54 in das Gate des Leistungs-MISFET 43 bzw. in das Gate des Sensor-MISFET 55 eingegeben.
Genauer gesagt beinhaltet die Gate-Steuerschaltung 59 eine Oszillationsschaltung 72, eine Ladungspumpenschaltung 73 und die Ansteuersignalausgangsschaltung 74. Die Oszillationsschaltung 72 oszilliert gemäß dem elektrischen Signal von der Strom/Spannungssteuerschaltung 57 und erzeugt ein vorbestimmtes elektrisches Signal. Das elektrische Signal, das von der Oszillationsschaltung 72 erzeugt wird, wird in die Ladungspumpenschaltung 73 eingegeben. Die Ladungspumpenschaltung 73 verstärkt („boosts“) das elektrische Signal von der Oszillationsschaltung 72. Das von der Ladungspumpenschaltung 73 verstärkte elektrische Signal wird in die Ansteuersignalausgangsschaltung 74 eingegeben.
Die Ansteuersignalausgangsschaltung 74 erzeugt das Gate-Signal gemäß dem elektrischen Signal von der Ladungspumpenschaltung 73 und dem elektrischen Signal von der Schutzschaltung 58 (genauer gesagt der Überstromschutzschaltung 68). Das Gate-Signal wird über die Gate-Verdrahtung 54 in das Gate des Leistungs-MISFET 43 und das Gate des Sensor-MISFET 55 eingegeben. Der Sensor-MISFET 55 und der Leistungs-MISFET 43 werden gleichzeitig von der Gate-Steuerschaltung 59 gesteuert.
Die „Active-Clamp“-Schaltung 60 schützt den Leistungs-MISFET 43 gegenüber einer gegenelektromotorischen Kraft („back electromotive force“). Die „Active-Clamp“-Schaltung 60 ist verbunden mit der Drain-Elektrode 46, dem Gate des Leistungs-MISFET 43 und dem Gate des Sensor-MISFET 55. Die „Active-Clamp“-Schaltung 60 kann eine Vielzahl von Dioden beinhalten.
Die „Active-Clamp“-Schaltung 60 kann eine Vielzahl von Dioden beinhalten, die miteinander unter Vorspannung verbunden sind („biased connected“). Die „Active-Clamp“-Schaltung 60 kann eine Vielzahl von Dioden beinhalten, die über eine Sperrvorspannung („reverse bias“) miteinander verbunden sind. Die „Active-Clamp“-Schaltung 60 kann eine Vielzahl von Dioden beinhalten, die unter Vorspannung miteinander verbunden sind, und eine Vielzahl von Dioden beinhalten, die unter einer Sperrvorspannung miteinander verbunden sind. Die Vielzahl von Dioden können eine Diode mit pn-Übergang beinhalten oder können eine Zener-Diode beinhalten oder können eine Diode mit pn-Übergang und eine Zener-Diode beinhalten.
Die Stromerfassungsschaltung 61 erfasst einen Strom, der durch den Leistungs-MISFET 43 bzw. den Sensor-MISFET 55 fließt. Die Stromerfassungsschaltung 61 ist mit der Schutzschaltung 58, der Abnormalitäts-Erfassungsschaltung 63, der Source des Leistungs-MISFET 43 und der Source des Sensor-MISFET 55 verbunden. Die Stromerfassungsschaltung 61 erzeugt ein Stromerfassungssignal gemäß einem elektrischen Signal, das von dem Leistungs-MISFET 43 erzeugt wird, und einem elektrischen Signal, das von dem Sensor-MISFET 55 erzeugt wird. Das Stromerfassungssignal wird in die Abnormalitäts-Erfassungsschaltung 63 eingegeben.
Die Leistungsversorgungs-Umkehrverbindungsschutzschaltung 62 schützt die Strom/Spannungssteuerschaltung 57, den Leistungs-MISFET 43, etc. gegenüber einer Umkehrspannung, wenn eine Leistungsversorgung umgekehrt bzw. falsch gepolt angeschlossen wird. Die Leistungsversorgungs-Umkehrverbindungsschutzschaltung 62 ist verbunden mit der Referenzspannungselektrode 51 und der Strom/Spannungssteuerschaltung 57.
Die Abnormalitäts-Erfassungsschaltung 63 überwacht eine Spannung der Schutzschaltung 58. Die Abnormalitäts-Erfassungsschaltung 63 ist verbunden mit der Strom/Spannungssteuerschaltung 57, der Schutzschaltung 58 und der Stromerfassungsschaltung 61. Wenn eine Abnormalität (Variation hinsichtlich Spannung etc.) in irgendeiner Schaltung von der Überstromschutzschaltung 68, der Last-Offen-Erfassungsschaltung 69, der Überhitzungsschutzschaltung 70 und der Tiefspannungs-Fehlfunktionsunterdrückungsschaltung 71 auftritt, erzeugt die Abnormalitäts-Erfassungsschaltung 63 ein Abnormalitätserfassungssignal, und zwar in Übereinstimmung bzw. gemäß der Spannung der Schutzschaltung 58, und gibt dieses nach außen aus.
Genauer gesagt beinhaltet die Abnormalitäts-Erfassungsschaltung 63 eine erste Multiplexerschaltung 75 und eine zweite Multiplexerschaltung 76. Die erste Multiplexerschaltung 75 beinhaltet zwei Eingangsabschnitte, einen Ausgangsabschnitt und einen Auswahlsteuereingangsabschnitt. Die Schutzschaltung 58 und die Stromerfassungsschaltung 61 sind mit den jeweiligen Eingangsabschnitten der ersten Multiplexerschaltung 75 verbunden. Die zweite Multiplexerschaltung 76 ist mit dem Ausgangsabschnitt der ersten Multiplexerschaltung 75 verbunden. Die Strom/Spannungssteuerschaltung 57 ist mit dem Auswahlsteuereingangsabschnitt der ersten Multiplexerschaltung 75 verbunden.
Die erste Multiplexerschaltung 75 erzeugt ein Abnormalitätserfassungssignal gemäß dem elektrischen Signal von der Strom/Spannungssteuerschaltung 57, dem Spannungserfassungssignal von der Schutzschaltung 58 und dem Stromerfassungssignal von der Stromerfassungsschaltung 61. Das Abnormalitätserfassungssignal, das von der ersten Multiplexerschaltung 75 erzeugt wird, wird in die zweite Multiplexerschaltung 76 eingegeben.
Die zweite Multiplexerschaltung 76 beinhaltet zwei Eingangsabschnitte und einen Ausgangsabschnitt. Der Ausgangsabschnitt der zweiten Multiplexerschaltung 76 und die FREIGABE-Elektrode 52 sind jeweils verbunden mit den Eingangsabschnitten der zweiten Multiplexerschaltung 76. Die ERFASSUNGS-Elektrode 53 ist mit dem Ausgangsabschnitt der zweiten Multiplexerschaltung 76 verbunden.
Wenn die MCU an die FREIGABE-Elektrode 52 angeschlossen ist und wenn der Widerstand an die ERFASSUNGS-Elektrode 53 angeschlossen ist, wird ein Einschaltsignal („on signal“) von der MCU in die FREIGABE-Elektrode 52 eingegeben und das Abnormalitätserfassungssignal wird von der ERFASSUNGS-Elektrode 53 abgenommen. Das Abnormalitätserfassungssignal wird von dem Widerstand, der mit der ERFASSUNGS-Elektrode 53 verbunden ist, in ein elektrisches Signal gewandelt. Eine Zustandsabnormalität des Halbleiterbauteils 1 wird auf der Grundlage dieses elektrischen Signals erfasst.
9 ist eine Draufsicht auf eine Struktur des Leistungs-MISFET 43, der in 8 gezeigt ist. 10 ist eine Schnittansicht entlang einer Linie X-X, die in 9 gezeigt ist.
Unter Bezugnahme auf 9 und 10 beinhaltet das Halbleiterbauteil 1 eine Körperregion 81 vom p-Typ, die in einem Flächenschichtabschnitt der Nicht-Montagefläche 6 in der Ausgangsregion 41 gebildet ist. Eine Verunreinigungskonzentration vom p-Typ der Körperregion 81 ist ggf. nicht kleiner als 1×10¹⁶ cm^-3 und nicht größer als 1×10¹⁸ cm^-3.
Die Körperregion 81 ist in der Drift-Region 45 gebildet. Ein Bodenabschnitt der Körperregion 81 ist in Bezug auf einen Bodenabschnitt der Drift-Region 45 in einer Region auf der Seite der Nicht-Montagefläche 6 gebildet. Eine Dicke der Körperregion 81 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 2 µm. Die Dicke der Körperregion 81 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 1 µm, ggf. nicht kleiner als 1 µm und nicht größer als 1,5 µm oder ggf. nicht kleiner als 1,5 µm und nicht größer als 2 µm.
Das Halbleiterbauteil 1 beinhaltet eine Vielzahl von Graben-Gate-Strukturen 82, die in der Nicht-Montagefläche 6 in der Ausgangsregion 41 gebildet sind. In Draufsicht erstrecken sich die Vielzahl von Graben-Gate-Strukturen 82 jeweils als Bänder entlang der ersten Richtung X und sind mit Abständen in der zweiten Richtung Y gebildet. Die Vielzahl von Graben-Gate-Strukturen 82 sind in Draufsicht insgesamt in Streifen gebildet.
Ein Abstand („pitch“) PS zwischen der Vielzahl von Graben-Gate-Strukturen 82 ist ggf. nicht kleiner als 0,1 µm und nicht größer als 2 µm. Der Abstand PS ist vorzugsweise nicht kleiner als 0,3 µm und nicht größer als 1,5 µm. Ein Abstand („pitch“) PC zwischen zentralen Abschnitten der Vielzahl von Graben-Gate-Strukturen 82 ist ggf. nicht kleiner als 1 µm und nicht größer als 8 µm. Der Abstand PC ist vorzugsweise nicht kleiner als 1 µm und nicht größer als 3 µm.
Jede Graben-Gate-Struktur 82 beinhaltet einen Gate-Graben 83, eine Isolierschicht 84 und ein eingebettete Elektrode 85. Der Gate-Graben 83 ist gebildet durch Grabenbildung ausgehend von der Nicht-Montagefläche 6 in Richtung hin zu der Seite der Montagefläche 5. Der Gate-Graben 83 durchdringt die Körperregion 81.
Der Gate-Graben 83 beinhaltet eine Seitenwand und eine Bodenwand. Die Seitenwand des Gate-Grabens 83 legt die Drift-Region 45 und die Körperregion 81 frei. Die Seitenwand des Gate-Grabens 83 erstreckt sich entlang der Normalenrichtung Z. Die Seitenwand des Gate-Grabens 83 kann senkrecht zu der Nicht-Montagefläche 6 gebildet sein.
Ein absoluter Wert eines Winkels, den die Seitenwand mit der Nicht-Montagefläche 6 innerhalb des Chips 2 einnimmt, kann 90° überschreiten und kann ggf. nicht größer sein als 95° (zum Beispiel etwa 91°) . Das heißt, der Gate-Graben 83 kann in eine kegelförmig zulaufende Form gebildet sein, die sich hinsichtlich der Öffnungsbreite ausgehend von der Seite der Nicht-Montagefläche 6 hin zu der Seite der Bodenwand verengt.
Die Bodenwand des Gate-Grabens 83 ist ausgehend von dem Bodenabschnitt der Drift-Region 45 mit einem Abstand zu der Seite der Nicht-Montagefläche 6 gebildet. Die Bodenwand des Gate-Grabens 83 legt die Drift-Region 45 frei. Die Bodenwand des Gate-Grabens 83 ist in eine gekrümmte Form (U-Form) gebildet, die hin zu dem Bodenabschnitt der Drift-Region 45 gerichtet ist. Die Bodenwand des Gate-Grabens 83 ist vorzugsweise mit einem Abstand von nicht weniger als 1 µm und nicht mehr als 5 µm von dem Bodenabschnitt der Drift-Region 45 gebildet.
Eine Breite des Gate-Grabens 83 ist ggf. nicht kleiner als 0,5 µm und nicht größer als 2 µm. Die Breite des Gate-Grabens 83 ist vorzugsweise nicht kleiner als 0,8 µm und nicht größer als 1,2 µm. Eine Tiefe des Gate-Grabens 83 ist ggf. nicht kleiner als 1 µm und nicht größer als 10 µm. Die Tiefe des Gate-Grabens 83 ist vorzugsweise nicht kleiner als 2 µm und nicht größer als 6 µm.
Die Isolierschicht 84 ist als ein Film entlang der Innenwand des Gate-Grabens 83 gebildet. Die Isolierschicht 84 grenzt einen Ausnehmungsraum im Inneren des Gate-Grabens 83 ab. Ein Abschnitt der Isolierschicht 84, der die Bodenwand des Gate-Grabens 83 bedeckt, ist in Übereinstimmung mit der Bodenwand des Gate-Grabens 83 gebildet. Die Isolierschicht 84 grenzt hierdurch einen U-förmigen Raum ab, der innerhalb des Gate-Grabens 83 in eine U-Form ausgenommen ist.
Die Isolierschicht 84 beinhaltet wenigstens ein Material von Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirconiumoxid und Tantaloxid. Bei dieser Ausführungsform weist die Isolierschicht 84 eine Einzelschichtstruktur auf, die aus einer Siliciumoxidschicht erzeugt ist.
Die Isolierschicht 84 weist eine bodenseitige Isolierschicht 86 und eine öffnungsseitige Isolierschicht 87 auf, die ausgehend von der Seite der Bodenwand in Richtung hin zu der Seite der Nicht-Montagefläche 6 des Gate-Grabens 83 gebildet sind. Die bodenseitige Isolierschicht 86 bedeckt die Innenwand auf der Seite der Bodenwand des Gate-Grabens 83. Genauer gesagt bedeckt die bodenseitige Isolierschicht 86 die Innenwand auf der Seite der Bodenwand des Gate-Grabens 83, und zwar ausgehend von dem Bodenabschnitt der Körperregion 81. Die bodenseitige Isolierschicht 86 grenzt den U-förmigen Raum auf der Seite der Bodenwand des Gate-Grabens 83 ab. Ein Abschnitt der bodenseitigen Isolierschicht 86 kann die Körperregion 81 kontaktieren.
Die öffnungsseitige Isolierschicht 87 bedeckt die Innenwand an der Öffnungsseite des Gate-Grabens 83. Genauer gesagt bedeckt die öffnungsseitige Isolierschicht 87 die Seitenwand des Gate-Grabens 83 in einer Region an der Öffnungsseite des Gate-Grabens 83, und zwar in Bezug auf den Bodenabschnitt der Körperregion 81. Die öffnungsseitige Isolierschicht 87 kontaktiert die Körperregion 81. Ein Abschnitt der öffnungsseitigen Isolierschicht 87 kann die Drift-Region 45 kontaktieren.
Die bodenseitige Isolierschicht 86 weist eine erste Dicke T1 auf. Die öffnungsseitige Isolierschicht 87 weist eine zweite Dicke T2 auf, die kleiner ist als die erste Dicke T1. Die erste Dicke T1 ist eine Dicke entlang einer Normalenrichtung auf die Innenwand des Gate-Grabens 83, und zwar an der bodenseitigen Isolierschicht 86. Die zweite Dicke T2 ist eine Dicke entlang der Normalenrichtung auf die Innenwand des Gate-Grabens 83, und zwar bei der öffnungsseitigen Isolierschicht 87.
Die eingebettete Elektrode 85 ist über die Isolierschicht 84 in den Gate-Graben 83 eingebettet. Bei dieser Ausführungsform weist die eingebettete Elektrode 85 eine Elektrodenstruktur vom dielektrischen Isolationstyp auf, die eine bodenseitige Elektrode 88, eine öffnungsseitige Elektrode 89 und eine Zwischenisolierschicht 90 beinhaltet.
Die bodenseitige Elektrode 88 ist über die Isolierschicht 84 an der Seite der Bodenwand des Gate-Grabens 83 eingebettet. Genauer gesagt ist die bodenseitige Elektrode 88 auf der Seite der Bodenwand des Gate-Grabens 83 über die bodenseitige Isolierschicht 86 eingebettet. Die bodenseitige Elektrode 88 weist hin zu der Drift-Region 45, und zwar über die bodenseitige Isolierschicht 86. Ein Abschnitt der bodenseitigen Elektrode 88 kann über die bodenseitige Isolierschicht 86 hin zu der Körperregion 81 weisen.
Die bodenseitige Elektrode 88 beinhaltet einen herausgeführten Abschnitt, der in einer nicht dargestellten Region hin zu Öffnung des Gate-Grabens 83 herausgeführt ist. Der herausgeführte Abschnitt der bodenseitigen Elektrode 88 ist elektrisch mit der Gate-Verdrahtung 54 oder mit der Source-Elektrode 49 verbunden, und zwar in der nicht dargestellten Region.
Die bodenseitige Elektrode 88 kann wenigstens ein Material von leitfähigem Polysilicium, Wolfram, Aluminium, Kupfer, einer Aluminiumlegierung und einer Kupferlegierung beinhalten. Bei dieser Ausführungsform beinhaltet die bodenseitige Elektrode 88 leitfähiges Polysilicium. Das leitfähige Polysilicium kann eine Verunreinigung vom n-Typ oder eine Verunreinigung vom p-Typ enthalten. Das leitfähige Polysilicium beinhaltet vorzugsweise eine Verunreinigung vom n-Typ.
Die öffnungsseitige Elektrode 89 ist über die Isolierschicht 84 bei der Öffnungsseite des Gate-Grabens 83 eingebettet. Genauer gesagt ist die öffnungsseitige Elektrode 89 über die öffnungsseitige Isolierschicht 87 in den Ausnehmungsraum eingebettet, der an der Öffnungsseite des Gate-Grabens 83 abgegrenzt ist. Die öffnungsseitige Elektrode 89 weist über die öffnungsseitige Isolierschicht 87 hin zu der Körperregion 81. Ein Abschnitt der öffnungsseitigen Elektrode 89 kann über die öffnungsseitige Isolierschicht 87 hin zu der Drift-Region 45 weisen. Die öffnungsseitige Elektrode 89 ist elektrisch mit der Gate-Verdrahtung 54 verbunden, und zwar in einer nicht dargestellten Region.
Die öffnungsseitige Elektrode 89 kann wenigstens ein Material von leitfähigem Polysilicium, Wolfram, Aluminium, Kupfer, einer Aluminiumlegierung und einer Kupferlegierung beinhalten. Bei dieser Ausführungsform beinhaltet die öffnungsseitige Elektrode 89 leitfähiges Polysilicium. Das leitfähige Polysilicium kann eine Verunreinigung vom n-Typ oder eine Verunreinigung vom p-Typ beinhalten. Das leitfähige Polysilicium beinhaltet vorzugsweise eine Verunreinigung vom n-Typ.
Die Zwischenisolierschicht 90 ist zwischen der bodenseitigen Elektrode 88 und der öffnungsseitigen Elektrode 89 angeordnet und stellt eine elektrische Isolierung der bodenseitigen Elektrode 88 und der öffnungsseitigen Elektrode 89 dar. Genauer gesagt bedeckt die Zwischenisolierschicht 90 eine äußere Fläche der bodenseitigen Elektrode 88, die von der bodenseitigen Isolierschicht 86 in einer Region zwischen der bodenseitigen Elektrode 88 und der öffnungsseitigen Elektrode 89 freiliegt. Die Zwischenisolierschicht 90 geht kontinuierlich über in die Isolierschicht 84 (bodenseitige Isolierschicht 86).
Die Zwischenisolierschicht 90 weist eine dritte Dicke T3 auf. Die dritte Dicke T3 ist kleiner als die erste Dicke T1 der bodenseitigen Elektrode 88. Die Zwischenisolierschicht 90 beinhaltet wenigstens einen Material von Siliciumoxid, Siliciumnitrid, Aluminiumoxid, Zirconoxid und Tantaloxid. Bei dieser Ausführungsform weist die Zwischenisolierschicht 90 eine Einzelschichtstruktur auf, die aus einer Siliciumoxidschicht erzeugt ist.
Wenn der Leistungs-MISFET 43 angesteuert wird (das heißt während einer Einschalt-Steuerung des Gates), kann eine Gate-Spannung an die bodenseitige Elektrode 88 angelegt sein und kann eine Gate-Spannung an die öffnungsseitige Elektrode 89 angelegt sein. In diesem Fall funktionieren die bodenseitige Elektrode 88 und die öffnungsseitige Elektrode 89 als Gate-Elektroden. Ein Spannungsabfall zwischen der bodenseitigen Elektrode 88 und der öffnungsseitigen Elektrode 89 kann hierdurch unterdrückt werden, und daher kann eine Abnahme einer Stehspannung („withstand voltage“) aufgrund einer Konzentration eines elektrischen Feldes zwischen der bodenseitigen Elektrode 88 und der öffnungsseitigen Elektrode 89 unterdrückt werden. Ferner kann ein EINSCHALT-Widerstand („ON resistance“) des Chips 2 verringert werden und eine Reduktion des Leistungsverbrauchs („consumption power“) kann hierdurch erreicht werden.
Wenn der Leistungs-MISFET 43 angesteuert wird (das heißt während der Einschalt-Steuerung des Gates), kann die Referenzspannung an die bodenseitige Elektrode 88 angelegt werden und kann die Gate-Spannung an die öffnungsseitige Elektrode 89 angelegt werden. In diesem Fall funktioniert die öffnungsseitige Elektrode 89 als eine Gate-Elektrode, während die bodenseitige Elektrode 88 als eine Feldelektrode funktioniert. Eine parasitäre Kapazität kann hierdurch verringert werden und eine Verbesserung der Schaltgeschwindigkeit kann hierdurch erreicht werden.
Das Halbleiterbauteil 1 beinhaltet eine Vielzahl von Source-Regionen 91 vom n⁺-Typ, die in einem Flächenschichtabschnitt der Körperregion 81 gebildet sind. Eine Verunreinigungskonzentration vom n-Typ der Source-Regionen 91 überschreitet eine Verunreinigungskonzentration vom n-Typ der Drift-Region 45. Die Verunreinigungskonzentration vom n-Typ der Source-Regionen 91 ist ggf. nicht kleiner als 1×10¹⁹ cm^-3 und ggf. nicht größer als 1×10²¹ cm^-3.
Die Vielzahl von Source-Regionen 91 sind in dem Flächenschichtabschnitt der Körperregion 81 entlang der Seitenwände der Gate-Gräben 83 gebildet. Bodenabschnitte der Vielzahl von Source-Regionen 91 sind in Bezug auf den Bodenabschnitt der Körperregion 81 in einer Region auf der Seite der Nicht-Montagefläche 6 bzw. der Montagefläche 5 positioniert. Die Vielzahl von Source-Regionen 91 weisen über die Isolierschichten 84 (öffnungsseitige Isolierschichten 87) hin zu den eingebetteten Elektroden 85 (öffnungsseitige Elektroden 89).
Die Vielzahl von Source-Regionen 91 sind in Regionen zwischen der Vielzahl von wechselseitig benachbarten Gate-Gräben 83 mit Abständen in der zweiten Richtung Y gebildet. Jede Source-Region 91 definiert einen Kanal des Leistungs-MISFET 43 im Inneren der Körperregion 81, und zwar zusammen mit der Drift-Region 45.
Das Halbleiterbauteil 1 beinhaltet eine Vielzahl von Kontakt-Regionen 92 vom p⁺-Typ, die in dem Flächenschichtabschnitt der Körperregion 81 gebildet sind. Eine Verunreinigungskonzentration vom p-Typ der Kontakt-Regionen 92 überschreitet die Verunreinigungskonzentration vom p-Typ der Körperregion 81. Die Verunreinigungskonzentration vom p-Typ der Kontakt-Regionen 92 ist ggf. nicht kleiner als 1×10¹⁹ cm^-3 und ggf. nicht größer als 1×10²¹ cm^-3.
Die Vielzahl von Kontakt-Regionen 92 sind in dem Flächenschichtabschnitt der Körperregion 81 in Regionen zwischen der Vielzahl von Source-Regionen 91 gebildet. Die Vielzahl von Kontakt-Regionen 92 sind daher in dem Flächenschichtabschnitt der Körperregion 81 in einem Modus gebildet, bei dem sie abwechselnd in Bezug auf die Vielzahl von Source-Regionen 91 array-artig angeordnet sind.
Das Halbleiterbauteil 1 beinhaltet eine Vielzahl von Stopfelektroden („plug electrodes“) 93, die in der Ausgangsregion 41 in die Zwischenschicht-Isolierschicht 31 eingebettet sind. Die Vielzahl von Stopfelektroden 93 können Wolfram enthalten. Die Vielzahl von Stopfelektroden 93 beinhalten eine Vielzahl von Stopfelektroden 93, die elektrisch mit entsprechenden Source-Regionen 91 und Kontakt-Regionen 92 verbunden sind. Ferner beinhaltet die Vielzahl von Stopfelektroden 93 eine Vielzahl von Stopfelektroden 93, die elektrisch jeweils mit entsprechenden bodenseitigen Elektroden 88 verbunden sind. Ferner beinhaltet die Vielzahl von Stopfelektroden 93 solche Stopfelektroden 93, die elektrisch mit entsprechenden öffnungsseitigen Elektroden 89 verbunden sind.
Die Source-Elektrode 49 ist elektrisch über eine entsprechende Vielzahl von Stopfelektroden 93 mit den Source-Regionen 91 und den Kontakt-Regionen 92 verbunden. Die Source-Elektrode 49 kann elektrisch über eine entsprechende Vielzahl von Stopfelektroden 93 mit den öffnungsseitigen Elektroden 89 verbunden sein. Die Gate-Verdrahtung 54 ist elektrisch über eine entsprechende Vielzahl von Stopfelektroden 93 mit den bodenseitigen Elektroden 88 und/oder den öffnungsseitigen Elektroden 89 verbunden.
11 ist eine perspektivische Ansicht eines Halbleitergehäuses („semiconductor package“) 101, das das Halbleiterbauteil 1 aufnimmt, welches in 1 gezeigt ist, und zwar bei einer Betrachtung durch einen Gehäusehauptkörper 102 hindurch. 12 ist eine Schnittansicht eines Bond-Zustandes des Halbleiterbauteils 1, das in 11 gezeigt ist.
Unter Bezugnahme auf 11 und 12 ist das Halbleitergehäuse 101 bei dieser Ausführungsform ein sog. SOP („small outline package“). Das Halbleitergehäuse 101 beinhaltet den Gehäusehauptkörper 102, ein Die-Pad 103, das Halbleiterbauteil 1, das leitfähige Bond-Material 104, eine Vielzahl (acht bei dieser Ausführungsform) von Anschlussterminals 105 und eine Vielzahl (acht bei dieser Ausführungsform) von Anschlussdrähten 106.
Der Gehäusehauptkörper 102 ist aus Gussharz erzeugt bzw. gebildet. Der Gehäusehauptkörper 102 kann als ein Beispiel des Gussharzes ein Epoxidharz enthalten. Der Gehäusehauptkörper 102 ist in eine rechteckige Parallelepiped-Form gebildet. Der Gehäusehauptkörper 102 beinhaltet eine erste Hauptfläche 107 auf einer Seite, eine zweite Hauptfläche 108 auf der anderen Seite und vier Seitenflächen 109A, 109B, 109C und 109D, die die erste Hauptfläche 107 und die zweite Hauptfläche 108 verbinden.
Genauer gesagt beinhalten die vier Seitenflächen 109A bis 109D die erste Seitenfläche 109A, die zweite Seitenfläche 109B, die dritte Seitenfläche 109C und die vierte Seitenfläche 109D. Die erste Seitenfläche 109A und die zweite Seitenfläche 109B weisen zueinander. Die dritte Seitenfläche 109C und die vierte Seitenfläche 109D weisen hin zueinander.
Das Die-Pad 103 ist innerhalb des Gehäusehauptkörpers 102 angeordnet. Das Die-Pad 103 kann ggf. gegenüber der der zweiten Hauptfläche 108 freiliegen. Das Die-Pad 103 ist erzeugt aus einer Metallplatte, die in eine rechteckige Parallelepiped-Form gebildet ist. Das Die-Pad 103 kann wenigstens ein Material von Fe, Au, Ag, Cu und Al beinhalten. Das Die-Pad 103 kann ggf. eine äußere Fläche aufweisen, an der wenigstens ein Film eines Ni-Plattierungsfilms, eines Au-Plattierungsfilms, eines Ag-Plattierungsfilms und eines Cu-Plattierungsfilms gebildet ist.
Die Vielzahl von Anschlussterminals 105 beinhalten ein erstes Anschlussterminal 105A, ein zweites Anschlussterminal 105B, ein drittes Anschlussterminal 105C, ein viertes Anschlussterminal 105D, ein fünftes Anschlussterminal 105E, ein sechstes Anschlussterminal 105F, ein siebtes Anschlussterminal 105G und ein achtes Anschlussterminal 105H. Die Anzahl der Anschlussterminals 105 wird gemäß den Funktionen des Halbleiterbauteils 1 eingestellt und ist nicht auf die Anzahl beschränkt, die in 11 und 12 gezeigt ist.
Die vier Anschlussterminals 105A bis 105D sind auf der Seite der ersten Seitenfläche 109A des Gehäusehauptkörpers 102 angeordnet. Die vier Anschlussterminals 105A bis 105D sind mit Abständen von dem Die-Pad 103 angeordnet. Die vier Anschlussterminals 105A bis 105D sind in einer Richtung, in der sich die erste Seitenfläche 109A erstreckt, mit Abständen voneinander ausgerichtet bzw. aufgereiht. Die vier Anschlussterminals 105A bis 105D kreuzen bzw. schneiden die erste Seitenfläche 109A, und zwar ausgehend vom Inneren des Gehäusehauptkörpers 102, und sind hin zu der Außenseite des Gehäusehauptkörpers 102 herausgeführt.
Die vier Anschlussterminals 105E bis 105H sind auf der Seite der zweiten Seitenfläche 109B des Gehäusehauptkörpers 102 angeordnet. Die vier Anschlussterminals 105E bis 105H sind mit Abständen von dem Die-Pad 103 angeordnet. Die vier Anschlussterminals 105E bis 105H sind in einer Richtung, in der sich die zweite Seitenfläche 109B erstreckt, mit Abständen voneinander bzw. mit Intervallen ausgerichtet bzw. aufgereiht. Die vier Anschlussterminals 105E bis 105H kreuzen bzw. schneiden die zweite Seitenfläche 109B, und zwar von der Innenseite des Gehäusehauptkörpers 102, und sind nach außen aus dem Gehäusehauptkörper 102 herausgeführt.
Die Vielzahl von Anschlussterminals 105 können wenigstens ein Material von Fe, Au, Ag, Cu und Al beinhalten. Die Vielzahl von Anschlussterminals 105 können jeweils eine äußere Fläche haben, auf der wenigstens ein Film von einem Ni-Plattierungsfilm, einem Au-Plattierungsfilm, einem Ag-Plattierungsfilm und einem Cu-Plattierungsfilm gebildet ist.
Das Halbleiterbauteil 1 ist auf dem Die-Pad 103 in einer Orientierung angeordnet, bei der die Montagefläche 5 hin zu dem Die-Pad 103 weist. Das leitfähige Bond-Material 104 ist zwischen dem Halbleiterbauteil 1 und dem Die-Pad 103 angeordnet und bondet die Drain-Elektrode 46 des Halbleiterbauteils 1 an das Die-Pad 103. Genauer gesagt ist das leitfähige Bond-Material 104 zwischen der ersten Metallschicht 21 und dem Die-Pad 103 angeordnet und bedeckt die zweite Metallschicht 27.
Das leitfähige Bond-Material 104 bedeckt die Montagefläche 5 über die erste Metallschicht 21. Das leitfähige Bond-Material 104 bedeckt die Montagefläche 5 insgesamt über die erste Metallschicht 21. Das leitfähige Bond-Material 104 bedeckt die zweite Metallschicht 27 über einen Abstand zu der Seite der Montagefläche 5 von der Nicht-Montagefläche 6. Das leitfähige Bond-Material 104 bedeckt die ersten Verbindungswände 15A bis 15D und die Überhangabschnitte 10A bis 10D, und zwar über die zweite Metallschicht 27.
Das leitfähige Bond-Material 104 legt die zweiten Verbindungswände 16A bis 16D frei. Das heißt, das leitfähige Bond-Material 104 legt die Epitaxialschicht 4 frei. Die Affinität (Benetzungseigenschaft) des leitfähigen Bond-Materials 104 in Bezug auf den Chip 2 ist kleiner als die Affinität (Benetzungseigenschaft) des leitfähigen Bond-Materials 104 in Bezug auf die zweite Metallschicht 27. Es kann daher unterdrückt werden, dass das leitfähige Bond-Material 104 sich hin zu den zweiten Verbindungswänden 16A bis 16D nass ausbreitet (wet-spreading).
Variationen hinsichtlich der elektrischen Eigenschaften der Epitaxialschicht 4 aufgrund des leitfähigen Bond-Materials 104 können daher unterdrückt werden, und folglich können Variationen hinsichtlich der elektrischen Charakteristika der funktionalen Bauteile geeignet unterdrückt werden, die in der Epitaxialschicht 4 gebildet sind.
Das leitfähige Bond-Material 104 ist aus einem Lötmittel oder einer leitfähigen Paste erzeugt. Das Lötmittel kann ein bleifreies Lötmittel sein. Das Lötmittel kann wenigstens ein Material von SnAgCu, SnZnBi, SnCu, SnCuNi und SnSbNi enthalten. Die Metallpaste kann wenigstens ein Material von Au, Ag und Cu enthalten.
Das leitfähige Bond-Material 104 ist vorzugsweise aus einer Silberpaste erzeugt. Die Silberpaste ist in besonders bevorzugter Weise erzeugt aus einer gesinterten Silberpaste. Die gesinterte Silberpaste ist erzeugt aus einer Paste, bei der Ag-Partikel in einer Nano-Größe oder Mikro-Größe in einem organischen Lösungsmittel verteilt sind.
Bei dem Halbleiterbauteil 1 erzeugte Wärme wird über die erste Metallschicht 21 und die zweite Metallschicht 27 zu dem leitfähigen Bond-Material 104 übertragen. Die zu dem leitfähigen Bond-Material 104 übertragene Wärme wird zu dem Die-Pad 103 übertragen. Ein Temperaturanstieg des Halbleiterbauteils 1 kann daher unterdrückt werden. Wenn das Die-Pad 103 gegenüber der zweiten Hauptfläche 108 des Gehäusehauptkörpers 102 freiliegt, kann die Wärme des Die-Pads 103 effizient aus dem Gehäusehauptkörper 102 heraus abgeleitet („dissipated“) werden. Der Temperaturanstieg des Halbleiterbauteils 1 kann daher geeignet unterdrückt werden.
Die Vielzahl von Anschlussdrähten 106 beinhalten einen ersten Anschlussdraht 106A, einen zweiten Anschlussdraht 106B, einen dritten Anschlussdraht 106C, einen vierten Anschlussdraht 106D, einen fünften Anschlussdraht 106E, einen sechsten Anschlussdraht 106F, einen siebten Anschlussdraht 106G und einen achten Anschlussdraht 106H. Die Anzahl der Anschlussdrähte 106 wird gemäß den Funktionen des Halbleiterbauteils 1 eingestellt und ist nicht auf die Anzahl beschränkt, die in 11 und 12 gezeigt ist.
Der erste Anschlussdraht 106A ist elektrisch mit einem Endabschnitt des ersten Anschlussterminals 105A und der Source-Elektrode 49 verbunden. Bei dieser Ausführungsform ist der erste Anschlussdraht 106A aus einem Aluminiumdraht erzeugt, und zwar als ein Beispiel eines Bond-Drahtes. Der erste Anschlussdraht 106A kann anstelle des Aluminiumdrahts aus einem Golddraht oder einem Kupferdraht erzeugt sein.
Der zweite Anschlussdraht 106B ist elektrisch mit einem Endabschnitt des zweiten Anschlussterminals 105B und der Referenzspannungselektrode 51 verbunden. Der dritte Anschlussdraht 106C ist elektrisch mit einem Endabschnitt des dritten Anschlussterminals 105C und der FREIGABE-Elektrode 52 verbunden. Der vierte Anschlussdraht 106D ist elektrisch mit einem Endabschnitt des vierten Anschlussterminals 105D und der ERFASSUNGS-Elektrode 53 verbunden.
Der fünfte Anschlussdraht 106E ist elektrisch mit einem Endabschnitt des fünften Anschlussterminals 105E und dem Die-Pad 103 verbunden. Der sechste Anschlussdraht 106F ist elektrisch mit einem Endabschnitt des sechsten Anschlussterminals 105F und dem Die-Pad 103 verbunden. Der siebte Anschlussdraht 106G ist elektrisch mit einem Endabschnitt des siebten Anschlussterminals 105G und der Eingangselektrode 50 verbunden. Der achte Anschlussdraht 106H ist elektrisch mit einem Endabschnitt des achten Anschlussterminals 105H und dem Die-Pad 103 verbunden.
Bei dieser Ausführungsform sind der zweite bis achte Anschlussdraht 106B bis 106H jeweils aus einem Golddraht oder einem Kupferdraht erzeugt, und zwar als ein Beispiel eines Bond-Drahtes. Bei dieser Ausführungsform können der zweite bis achte Anschlussdraht 106B bis 106H jeweils aus einem Aluminiumdraht erzeugt sein. Eine Verbindungskonfiguration der Vielzahl von Anschlussdrähten 106 in Bezug auf das Die-Pad 103, das Halbleiterbauteil 1 und die Vielzahl von Anschlussterminals 105A bis 105H ist beliebig und ist nicht auf die Verbindungskonfiguration beschränkt, die in 11 und 12 gezeigt ist.
Im Hinblick auf die Form des Halbleitergehäuses 101 kann auch eine andere Form als SOP angewendet werden. Das Halbleitergehäuse 101 kann die Form eines TO („transistor outline“), eines QFN („quad for non lead package“), eines DFP („dual flat package“) , eines DIP („dual inline package“) , eines QFP („quad flat package“), eines SIP („single inline package“), eines SOJ („small outline J-leaded package“) oder eine beliebige von verschiedenen Formen haben, die sich auf diese beziehen.
Wie oben beschrieben, hat das Halbleiterbauteil 1 die Seitenwände 7A bis 7D, die die Überhangabschnitte 10A bis 10D enthalten. Folglich kann durch die Überhangabschnitte 10A bis 10D unterdrückt werden, dass das leitfähige Bond-Material 104 hin zu der Nicht-Montagefläche 6 herumfließt bzw. -strömt. Gleichfalls beinhaltet das Halbleiterbauteil 1 zusätzlich zu der ersten Metallschicht 21, die die Montagefläche 5 bedeckt, die zweite Metallschicht 27, die die Seitenwände 7A bis 7D bedeckt. Die zweite Metallschicht 27 bedeckt die Seitenwände 7A bis 7D mit Abständen („at intervals“) von der Nicht-Montagefläche 6, und zwar hin zu der Seite der Montagefläche 5.
Eine Wärmeableitung kann hierdurch geeignet verbessert werden. Die Wärmeableitung des Halbleiterbauteils 1 kann ferner verbessert werden, indem das leitfähige Bond-Material 104 gebildet wird, welches die zweite Metallschicht 27 innerhalb des Halbleitergehäuses 101 bedeckt.
13A bis 13L sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Herstellen des Halbleiterbauteils 1, das in 1 gezeigt ist. Nachstehend werden die Schritte zum Bilden der funktionalen Bauteile weggelassen.
Unter Bezugnahme auf 13A wird ein Wafer 111 vorbereitet, der aus Silicium hergestellt ist. Der Wafer 111 beinhaltet eine erste Waferhauptfläche 112 auf einer Seite und eine zweite Waferhauptfläche 113 auf der anderen Seite. Die erste Waferhauptfläche 112 und die zweite Waferhauptfläche 113 entsprechen der Montagefläche 5 bzw. der Nicht-Montagefläche 6 des Chips 2.
Der Wafer 111 weist eine laminierte Struktur auf, die das Substrat 3 und die Epitaxialschicht 4 beinhaltet. Die Epitaxialschicht 4 wird durch ein Epitaxialwachstumsverfahren gebildet, indem Silicium ausgehend von einer Hauptfläche des Substrats 3 epitaktisch aufgewachsen wird.
Unter Bezugnahme auf 13B wird die Zwischenschicht-Isolierschicht 31 auf der ersten Waferhauptfläche 112 gebildet. Die Zwischenschicht-Isolierschicht 31 kann gebildet werden durch ein thermisches Oxidationsbehandlungsverfahren und/oder ein CVD-Verfahren (CVD, „chemical vapor deposition“, chemische Dampfabscheidung).
Unter Bezugnahme auf 13C wird eine Basiselektrode 114, die eine Basis sein soll für die Vielzahl von Elektroden 32, auf der Zwischenschicht-Isolierschicht 31 gebildet. Die Basiselektrode 114 kann gebildet werden durch ein Sputter-Verfahren und/oder ein Plattierungsverfahren.
Unter Bezugnahme auf 13D wird eine Resist-Maske 115 mit einem vorbestimmten Muster auf der Basiselektrode 114 gebildet. Als Nächstes werden unnötige Abschnitte der Basiselektrode 114 entfernt, und zwar mittels eines Ätzverfahrens über die Resist-Maske 115. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Die Basiselektrode 114 wird hierdurch in die Vielzahl von Elektroden 32 unterteilt. Die Resist-Maske 115 wird anschließend entfernt.
Unter Bezugnahme auf 13E wird eine Basisisolierschicht 116, die eine Basis der oberen Isolierschichten 33 sein soll, auf der Zwischenschicht-Isolierschicht 31 gebildet. Die Basisisolierschicht 116 weist eine laminierte Struktur auf, die die Passivierungsschicht 36 und die Harzschicht 37 beinhaltet. Die Passivierungsschicht 36 beinhaltet Siliciumnitrid. Die Passivierungsschicht 36 kann durch ein CVD-Verfahren gebildet werden. Die Harzschicht 37 beinhaltet ein lichtempfindliches Harz (Polybenzoxazol bei dieser Ausführungsform). Die Harzschicht 37 kann durch Beschichten des lichtempfindlichen bzw. fotoempfindlichen Harzes auf die Passivierungsschicht 36 gebildet werden.
Unter Bezugnahme auf 13F wird die Harzschicht 37 selektiv belichtet und hiernach entwickelt. Die zweiten Öffnungen 39 und eine Trennstraße („dicing street“) 117 werden hierdurch in der Harzschicht 37 gebildet.
Unter Bezugnahme auf 13G werden Abschnitte der Passivierungsschicht 36, die gegenüber der Harzschicht 37 freiliegen, durch ein Ätzverfahren entfernt, und zwar über die Harzschicht 37. Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Die ersten Öffnungen 38 und die Trennstraße 117 werden hierdurch in der Passivierungsschicht 36 gebildet.
Somit werden die Vielzahl von Pad-Öffnungen 34 und die Trennstraße 117 in der Basisisolierschicht 116 gebildet, und zur gleichen Zeit wird die Basisisolierschicht 116 in eine Vielzahl der oberen Isolierschichten 33 unterteilt. Die Vielzahl von Pad-Öffnungen 34 werden jeweils durch eine erste Öffnung 38 und eine zweite Öffnung 39 gebildet. Die Vielzahl von Pad-Öffnungen 34 legen jeweils eine entsprechende Elektrode 32 frei. Die Trennstraße 117 wird durch die Umfangsränder der Vielzahl von oberen Isolierschichten 33 abgegrenzt und ist in Draufsicht in einer Gitterform gebildet.
Eine Breite WD2 der Trennstraße 117 ist ggf. nicht kleiner als 2 µm und nicht größer als 200 µm. Die Breite WD2 ist eine Breite in einer Richtung orthogonal zu einer Richtung, in der sich die Trennstraße 117 erstreckt. Die Breite WD2 ist ggf. nicht kleiner als 2 µm und nicht größer als 50 µm, ggf. nicht kleiner als 50 µm und nicht größer als 100 µm, ggf. nicht kleiner als 100 µm und nicht größer als 150 µm oder ggf. nicht kleiner als 150 µm und nicht größer als 200 µm.
Unter Bezugnahme auf 13H wird die zweite Waferhauptfläche 113 geschliffen. Die zweite Waferhauptfläche 113 kann durch ein CMP-Verfahren (CMP, „chemical mechanical polishing“, chemisch-mechanisches Polieren) geschliffen werden. Der Wafer 111 (Substrat 3) wird hierdurch auf eine gewünschte Dicke dünner gemacht.
Unter Bezugnahme auf 131 wird in der zweiten Waferhauptfläche 113 eine Vertiefung 118 gebildet. Die Vertiefung bzw. Nut 118 wird in einer Gitterform gebildet, die in Draufsicht entlang der Trennstraße 117 orientiert ist. Die Vertiefung 118 grenzt Regionen des Wafers 111, die Halbleiterbauteile 1 sein sollen, von der Seite der zweiten Waferhauptfläche 113 ab. Bei diesem Schritt wird die Nut 118 durch ein Schleifverfahren gebildet, und zwar unter Verwendung einer ersten Schneide („first blade“) 119, die eine erste Schneidenbreite WB1 hat. Die erste Schneidenbreite WB1 ist vorzugsweise kleiner als die Breite WD2 der Trennstraße 117.
Die Vertiefung 118 kann anstelle oder zusätzlich dem Schleifverfahren durch ein Ätzverfahren gebildet werden. Wenn die Vertiefung 118 durch ein Ätzverfahren gebildet wird, wird zunächst eine Resist-Maske (nicht gezeigt) mit einer Öffnung, die eine Region freilegt, in der die Vertiefung 118 zu bilden ist, auf der zweiten Waferhauptfläche 113 gebildet. Als Nächstes wird ein unnötiger Abschnitt der zweiten Waferhauptfläche 113 durch das Ätzverfahren über die Resist-Maske (nicht gezeigt) entfernt.
Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trockenätzverfahren (zum Beispiel ein reaktives Ionenätzverfahren). Die Vertiefung 118 wird hierdurch in der zweiten Waferhauptfläche 113 gebildet. Die Resist-Maske (nicht gezeigt) wird anschließend entfernt.
Unter Bezugnahme auf 13J können die zweite Waferhauptfläche 113 und eine Innenwand der Vertiefung 118 durch ein aufrauendes Ätzverfahren aufgeraut werden. Das aufrauende Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Das aufrauende Ätzverfahren ist vorzugsweise ein Nassätzverfahren.
Unter Bezugnahme auf 13K wird eine Basismetallschicht 120, die eine Basis der ersten Metallschicht 21 und der zweiten Metallschicht 27 sein soll, auf der zweiten Waferhauptfläche 113 gebildet. Die Basismetallschicht 120 wird als ein Film entlang der zweiten Waferhauptfläche 113 und der Innenwand der Vertiefung 118 gebildet. Die Basismetallschicht 120 grenzt hierdurch einen Vertiefungsraum bzw. Ausnehmungsraum im Inneren der Vertiefung 118 ab.
Bei dieser Ausführungsform weist die Basismetallschicht 120 eine laminierte Struktur auf, die die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24, die Pd-Schicht 25 und die Ag-Schicht 26 beinhaltet. Die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24, die Pd-Schicht 25 und die Ag-Schicht 26 können jeweils durch ein Sputter-Verfahren, ein Dampfabscheidungsverfahren und/oder ein Plattierungsverfahren gebildet werden.
Die Basismetallschicht 120 bedeckt die zweite Waferhauptfläche 113 und die Innenwand der Vertiefung 118, die aufgeraut worden sind. Eine Adhäsionskraft der Basismetallschicht 120 an der zweiten Waferhauptfläche 113 und der Innenwand der Vertiefung 118 kann hierdurch vergrößert werden, und ein Ablösen bzw. Abschälen der Basismetallschicht 120 von der zweiten Waferhauptfläche 113 und der Innenwand der Vertiefung 118 kann somit geeignet unterdrückt werden.
Unter Bezugnahme auf 13L wird der Wafer 111 entlang der Trennstraße 117 getrennt und in eine Vielzahl der Halbleiterbauteile 1 unterteilt bzw. vereinzelt. Bei diesem Schritt wird der Wafer 111 durch ein Schleifverfahren unter Verwendung einer zweiten Schneide 121 geschnitten bzw. getrennt, die eine zweite Schneidenbreite WB2 besitzt, die kleiner ist als die erste Schneidenbreite WB1. Der Wafer 111 wird ausgehend von der Seite der ersten Waferhauptfläche 112 durch die zweite Schneide 121 getrennt. Das Halbleiterbauteil 1 wird durch Schritte hergestellt, die die obigen Schritte beinhalten.
Schritte, die von 13G ausgehen, werden nunmehr im Detail unter Bezugnahme auf 14A bis 14G beschrieben. 14A bis 14G sind Schnittansichten von Schritten, die von 13G ausgehen, und sind Schnittansichten zum Beschreiben des Verfahrens zum Herstellen des Halbleiterbauteils 1, das in 1 gezeigt ist, in größerer Genauigkeit.
Unter Bezugnahme auf 14A wird ein erstes Träger-Tape 122 auf die Seite der ersten Waferhauptfläche 112 geheftet („stuck“), und zwar nachdem die Passivierungsschicht 36 in dem Schritt der 13G entfernt worden ist. Das erste Träger-Tape 122 ist vorzugsweise erzeugt aus einem einseitig haftenden (one-sided tacky“) Tape, welches ultraviolett aushärtbar ist. Das erste Träger-Tape 122 kann bspw. ein Rückseitenschleif-Tape („back grinding tape“) sein, welches einen Basisfilm mit einem ultraviolett-durchlassenden Harz und eine Haftmittelschicht („tacky agent layer“) beinhaltet, die auf einer Oberflächenseite des Basisfilms vorgesehen ist und ein ultraviolett-aushärtbares Harz beinhaltet.
Unter Bezugnahme auf 14B wird die zweite Waferhauptfläche 113 in einem Zustand geschliffen, bei dem der Wafer 111 von dem ersten Träger-Tape 122 getragen bzw. gelagert wird. Die zweite Waferhauptfläche 113 kann durch ein CMP-Verfahren geschliffen werden. Der Wafer 111 (Substrat 3) wird hierdurch auf eine gewünschte Dicke dünner gemacht.
Unter Bezugnahme auf 14C wird die Vertiefung 118 in der zweiten Waferhauptfläche 113 in einem Zustand gebildet, bei dem der Wafer 111 von dem ersten Träger-Tape 122 getragen ist. Die Vertiefung 118 wird in Draufsicht in einer Gitterform bzw. in einem Gitter gebildet, das entlang der Trennstraße 117 orientiert ist. Die Vertiefung 118 grenzt die Regionen des Wafers 111, die die Halbleiterbauteile 1 sein sollen, von der Seite der zweiten Waferhauptfläche 113 ab. In diesem Schritt wird die Vertiefung 118 durch das Schleifverfahren gebildet, und zwar unter Verwendung der ersten Schneide bzw. Klinge 119, die die erste Schneidenbreite WB1 hat. Die erste Schneidenbreite WB1 ist vorzugsweise kleiner als die Breite WD2 der Trennstraße 117. Nachdem die Vertiefung 118 gebildet ist, werden Ultraviolettstrahlen auf das erste Träger-Tape 122 abgestrahlt, und das erste Träger-Tape 122 wird abgehoben bzw. abgeschält.
Es versteht sich dass, die Vertiefung 118 anstelle oder zusätzlich zu dem Schleifverfahren durch ein Ätzverfahren gebildet werden kann. In diesem Fall wird bspw. die Resist-Maske (nicht gezeigt), die die Öffnung hat, die die Region freilegt, in der die Vertiefung 118 zu bilden ist, auf der zweiten Waferhauptfläche 113 gebildet, und zwar in einem Zustand, bei dem der Wafer 111 mittels des ersten Träger-Tapes 122 getragen bzw. gelagert ist. Als Nächstes wird der unnötige bzw. nicht notwendige Abschnitt der zweiten Waferhauptfläche 113 durch das Ätzverfahren über die Resist-Maske (nicht gezeigt) entfernt.
Das Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Das Ätzverfahren ist vorzugsweise ein Trockenätzverfahren (zum Beispiel ein reaktives Ionenätzverfahren). Die Vertiefung 118 wird hierdurch in der zweiten Waferhauptfläche 113 gebildet. Nachdem die Vertiefung 118 gebildet ist, werden das erste Träger-Tape 122 und die Resist-Maske (nicht gezeigt) entfernt.
Unter Bezugnahme auf 14D können die zweite Waferhauptfläche 113 und die Innenwand der Vertiefung 118 durch ein aufrauendes Ätzverfahren aufgeraut werden. Das aufrauende Ätzverfahren kann ein Nassätzverfahren und/oder ein Trockenätzverfahren sein. Das aufrauende Ätzverfahren ist vorzugsweise ein Nassätzverfahren.
Unter Bezugnahme auf 14E wird die Basismetallschicht 120, die die Basis der ersten Metallschicht 21 und der zweiten Metallschicht 27 sein soll, auf der zweiten Waferhauptfläche 113 gebildet. Die Basismetallschicht 120 wird als ein Film entlang der zweiten Waferhauptfläche 113 und der Innenwand der Vertiefung 118 gebildet. Die Basismetallschicht 120 grenzt hier durch den Ausnehmungsraum im Inneren der Vertiefung 118 ab.
Bei dieser Ausführungsform hat Basismetallschicht 120 die laminierte Struktur, die die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24, die Pd-Schicht 25 und die Ag-Schicht 26 beinhaltet. Die Ti-Schicht 22, die Ni-Schicht 23, die Au-Schicht 24, die Pd-Schicht 25 und die Ag-Schicht 26 können jeweils durch ein Sputter-Verfahren, ein Dampfabscheidungsverfahren und/oder ein Plattierungsverfahren gebildet werden.
Die Basismetallschicht 120 bedeckt die zweite Waferhauptfläche 113 und die Innenwand der Vertiefung 118, die aufgeraut worden sind. Die Adhäsionskraft der Basismetallschicht 120 an der zweiten Waferhauptfläche 113 und der Innenwand der Vertiefung 118 kann hierdurch erhöht bzw. gesteigert werden, und ein Ablösen der Basismetallschicht 120 von der zweiten Waferhauptfläche 113 und der Innenwand der Vertiefung 118 kann hierdurch geeignet unterdrückt werden.
Unter Bezugnahme auf 14F wird ein zweites Träger-Tape 123 auf die Seite der zweiten Waferhauptfläche 113 geheftet (genauer gesagt die Basismetallschicht 120). Das zweite Träger-Tape 123 ist vorzugsweise erzeugt aus einem einseitig haftenden Tape, welches ultraviolett-aushärtbar ist. Das zweite Träger-Tape 123 kann bspw. ein Trenn-Tape bzw. Vereinzelungs-Tape („dicing tape“) sein, das einen Basisfilm einschließlich eines ultraviolett-durchlassenden Harzes und eine Haftmittelschicht beinhaltet, die auf einer Oberflächenseite des Basisfilms vorgesehen ist und ein ultraviolett aushärtbares Harz enthält.
Unter Bezugnahme auf 14G wird in einem Zustand, bei dem der Wafer 111 von dem zweiten Träger-Tape 123 gelagert ist, der Wafer 111 entlang der Trennstraße 117 geschnitten bzw. vereinzelt, und zwar ausgehend von der Seite der ersten Waferhauptfläche 112, und wird in die Vielzahl von Halbleiterbauteilen 1 unterteilt. Bei diesem Schritt wird der Wafer 111 durch das Schleifverfahren unter Verwendung der zweiten Schneide 121 geschnitten, die die die zweite Schneidenbreite WB2 hat, die kleiner ist als die erste Schneidenbreite WB1.
Nachdem der Wafer 111 geschnitten ist, werden Ultraviolettstrahlen auf das zweite Träger-Tape 123 abgestrahlt, und eine haftende Klebekraft des zweiten Träger-Tapes 123 wird verringert. Hiernach werden die Vielzahl von Halbleiterbauteilen 1 von dem zweiten Träger-Tape 123 abgenommen („picked up“) . Bei diesem Prozess bedecken die erste Metallschicht 21 und die zweite Metallschicht 27 die zweite Waferhauptfläche 113 und die Innenwand der Vertiefung 118, die aufgeraut worden sind. Ein Ablösen bzw. Abschälen der ersten Metallschicht 21 und der zweiten Metallschicht 27, was mit einem Abheben der Halbleiterbauteile 1 einhergeht, kann hierdurch unterdrückt werden.
Abgesehen von dem Trennverfahren, bei dem die zweite Schneide 121 verwendet wird, kann der Wafer 111 auch durch ein Trennverfahren getrennt bzw. geschnitten werden, das in 15A und 15B gezeigt ist. 15A und 15B sind Schnittansichten von Schritten ausgehend von 14F und sind Schnittansichten zum Beschreiben eines weiteren Verfahrens zum Trennen des Wafers 111.
Unter Bezugnahme auf 15A wird, und zwar nach dem Anheften an dem zweiten Träger-Tape 123, Laserlicht von einer Laserlichtbestrahlungsquelle (nicht gezeigt) in das Innere des Wafers 111 eingestrahlt, und zwar über die Trennstraße 117. Das Laserlicht wird vorzugsweise in Pulsen in das Innere des Wafers 111 eingestrahlt, und zwar ausgehend von der Seite der ersten Waferhauptfläche 112, die die Basismetallschicht 120 nicht beinhaltet. Ein lichtkonvergierender Abschnitt (Brennpunkt) des Laserlichtes wird in das Innere (einen in Dickenrichtung mittleren Abschnitt) des Wafers 111 eingestellt, und eine Bestrahlungsposition des Laserlichtes wird entlang der Trennstraße 117 bewegt.
Eine modifizierte Schicht 124, die sich entlang der Trennstraße 117 und der Vertiefung 118 in Draufsicht erstreckt, wird hierdurch in dem Inneren des Wafers 111 gebildet. Die modifizierte Schicht 124 ist erzeugt aus einer Laserlichtbestrahlungsmarkierung und ist erzeugt aus einer Region, bei der eine Kristallstruktur des Wafers 111 so modifiziert worden ist, dass sie eine geänderte Eigenschaft hat. Das heißt, die modifizierte Schicht 124 ist aus einer Region erzeugt, bei der eine Dichte, ein Brechungsindex, eine mechanische Festigkeit (Kristallfestigkeit) oder eine andere physikalische Charakteristik auf eine Eigenschaft modifiziert worden ist, die sich von jener der Kristallstruktur des Wafers 111 unterscheidet.
Die modifizierte Schicht 124 kann wenigstens eine Schicht einer amorphen Schicht, einer geschmolzenen und wieder verfestigten Schicht („melt rehardened layer“), einer Defektschicht, einer dielektrischen Durchbruch- bzw. Durchschlagschicht und einer Brechungsindexänderungsschicht beinhalten. Die amorphe Schicht ist eine Schicht, bei der ein Abschnitt des Wafers 111 amorph gemacht ist. Die geschmolzene und wieder verfestigte Schicht ist eine Schicht, bei der ein Abschnitt des Wafers 111 wieder verfestigt ist bzw. wieder gehärtet ist, nachdem er geschmolzen war. Die Defektschicht ist eine Schicht, die ein Loch, einen Bruch, etc. beinhaltet, und zwar gebildet in dem Wafer 111. Die dielektrische Durchschlagschicht ist eine Schicht, bei der ein Abschnitt des Wafers 111 einen dielektrischen Durchschlag erfahren hat. Die Brechungsindexänderungsschicht ist eine Schicht, bei der ein Abschnitt des Wafers 111 auf einen Brechungsindex geändert worden ist, der sich von dem Wafer 111 unterscheidet.
Die modifizierte Schicht 124 weist eine Ebenenform auf, die Ebenenformen der Trennstraße 117 und der Vertiefung 118 in Draufsicht entspricht bzw. mit diesen übereinstimmt. Das heißt, die modifizierte Schicht 124 ist in Draufsicht in einem Gitter bzw. in einer Gitterform gebildet. Die modifizierte Schicht 124 ist in einer Region des Inneren des Wafers 111 gebildet, die zu der Trennstraße 117 und der Vertiefung 118 weist. Die modifizierte Schicht 124 ist vorzugsweise in einer Region gebildet, die in Draufsicht zu einem zentralen Abschnitt der Vertiefung 118 weist. Eine Breite der modifizierten Schicht 124 ist vorzugsweise kleiner als die Breite WD2 der Trennstraße 117. Ferner ist die Breite der modifizierten Schicht 124 insbesondere vorzugsweise kleiner als eine Breite der Vertiefung 118 (äquivalent zu der Breite der ersten Schneidenbreite WB1).
Die modifizierte Schicht 124 ist vorzugsweise in Abständen von der ersten Waferhauptfläche 112 und der Vertiefung 118 in dem Inneren des Wafers 111 gebildet. In diesem Fall ist die modifizierte Schicht 124 vorzugsweise in einem Abschnitt des Inneren des Wafers 111 gebildet, der aus dem Substrat 3 (Drain-Region 44) gebildet ist. Die modifizierte Schicht 124 ist besonders bevorzugt gebildet in einem Abschnitt des Inneren des Wafers 111, der aus dem Substrat 3 gebildet bzw. erzeugt ist, und zwar mit einem Abstand von der Epitaxialschicht 4 (Drift-Region 45) . Am bevorzugten ist es, wenn die modifizierte Schicht 124 nicht in der Epitaxialschicht 4 in dem Inneren des Wafers 111 gebildet ist.
Unter Bezugnahme auf 15B wird eine externe Kraft auf den Wafer 111 aufgebracht und der Wafer 111 wird gespalten („cleaved“), und zwar mit der modifizierten Schicht 124 als ein Ausgangspunkt. Die Zwischenschicht-Isolierschicht 31 und die Basismetallschicht 120 werden gleichzeitig mit dem Spalten des Wafers 111 gespalten. Die oberen Isolierschichten 33 begrenzen die Trennstraße 117 und sind nicht auf einer Spaltlinie positioniert, und es wird daher verhindert, dass diese gespalten werden. Wenn die oberen Isolierschichten 33, die die Harzschichten 37 beinhalten, auf der Spaltlinie angeordnet sind, wird ein Spalten durch die Elastizität der Harzschichten 37 verhindert. Daher kann bei dem Spaltschritt gemäß dieser Ausführungsform das Spalten des Wafers 111 problemlos durchgeführt werden.
Ferner bringt bei dieser Ausführungsform ein Andruckelement („pressing member“) 125 die externe Kraft auf den Wafer 111 ausgehend von der Seite der zweiten Waferhauptfläche 113 über das zweite Träger-Tape 123 auf. Durch dieses Verfahren kann beim Spalten des Wafers 111 die Vielzahl von Halbleiterbauteilen 1 in Richtungen des voneinander Trennens geneigt werden, wobei das Andruckelement 125 als ein Ausgangspunkt dient. Eine Kollision der Vielzahl von Halbleiterbauteilen 1 miteinander aufgrund des Spaltens kann hierdurch unterdrückt werden. Brüche der Halbleiterbauteile 1 können hierdurch unterdrückt werden.
Nachdem der Wafer 111 gespalten ist, werden Ultraviolettstrahlen auf das zweite Träger-Tape 123 abgestrahlt, und die haftende Klebekraft des zweiten Träger-Tapes 123 wird verringert. Hiernach werden die Vielzahl von Halbleiterbauteilen 1 von dem zweiten Träger-Tape 123 abgenommen. Bei diesem Prozess bedecken die erste Metallschicht 21 und die zweite Metallschicht 27 die zweite Waferhauptfläche 113 und die Innenwand der Vertiefung 118, die aufgeraut worden sind. Ein Ablösen der ersten Metallschicht 21 und der zweiten Metallschicht 27, was mit einem Abheben der Halbleiterbauteile 1 einhergeht, kann hierdurch unterdrückt werden.
16 entspricht 4 und ist eine Schnittansicht des Halbleiterbauteils 1, das über die Schritte der 15A und 15B hergestellt worden ist. Nachstehend sind Strukturen, die bereits genannt worden sind, mit den gleichen Bezugszeichen versehen und eine Beschreibung hiervon wird weggelassen.
Unter Bezugnahme auf 16 haben in dem Halbleiterbauteil 1 die Seitenwände 7A bis 7D Spaltflächen in Regionen zwischen der Nicht-Montagefläche 6 und den Überhangabschnitten 10A bis 10D. Das heißt, die Seitenwände 7A bis 7D haben die eingeschnittenen bzw. ausgeklinkten Abschnitte 11 auf der Seite der Montagefläche 5 und gespaltene Abschnitte 126 auf der Seite der Nicht-Montagefläche 6. Die eingeschnittenen Abschnitte 11 beinhalten die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D und sind ausgehend von der Montagefläche 5 in Richtung hin zu der Nicht-Montagefläche 6 ausgenommen bzw. zurückversetzt. Die gespaltenen Abschnitte 126 beinhalten die zweiten Verbindungswände 16A bis 16D und sind in Regionen zwischen der Nicht-Montagefläche 6 und den eingeschnittenen Abschnitten 11 gebildet.
Bei dieser Struktur beinhaltet das Halbleiterbauteil 1 die modifizierten Schichten 124, die in den gespaltenen Abschnitten 126 der Seitenwände 7A bis 7D gebildet sind. Das heißt, die modifizierten Schichten 124 sind in dem Kopfabschnitt 18 des Chips 2 gebildet. Die modifizierten Schichten 124 sind vorzugsweise in den Seitenwänden 7A bis 7D mit Abständen von der Nicht-Montagefläche 6 und den eingeschnittenen Abschnitten 11 (Überhangabschnitten 10A bis 10D) gebildet. Die modifizierten Schichten 124 sind vorzugsweise in Abschnitten der Seitenwände 7A bis 7D gebildet, die aus dem Substrat 3 (Drain-Region 44) gebildet bzw. erzeugt sind.
In diesem Fall sind die modifizierten Schichten 124 besonderes bevorzugt gebildet in Abschnitten der Seitenwände 7A bis 7D, die aus dem Substrat 3 gebildet sind, und zwar mit einem Abstand von der Epitaxialschicht 4 (Drift-Region 45). Am bevorzugten ist es, wenn die modifizierten Schichten 124 nicht in der Epitaxialschicht 4 in den Seitenwänden 7A bis 7D gebildet sind. Die Breite der modifizierten Schichten 124 ist vorzugsweise kleiner als die Breite WE der Überhangabschnitte 10A bis 10D.
In der zweiten Metallschicht 27 ist der freigelegte Abschnitt 30 des zweiten Bedeckungsabschnittes 29 bei dieser Ausführungsform aus den Spaltflächen erzeugt. Der freigelegte Abschnitt 30 des zweiten Bedeckungsabschnittes 29 bildet eine einzelne Spaltfläche (gespaltenen Abschnitt) mit den gespaltenen Abschnitten 126 der jeweiligen Seitenwände 7A bis 7D. Ferner sind bei dieser Ausführungsform die Umfangsränder der Zwischenschicht-Isolierschicht 31 aus Spaltflächen erzeugt. Die Umfangsränder der Zwischenschicht-Isolierschicht 31 bilden eine einzelne Spaltfläche (gespaltenen Abschnitt) mit den gespaltenen Abschnitten 126 der Seitenwände 7A bis 7D.
Wie oben beschrieben, wird gemäß diesem Herstellungsverfahren die modifizierte Schicht 124 in dem Abschnitt des Inneren des Wafers 111 gebildet, der durch die Vertiefung 118 dünner gemacht worden ist, und der Wafer 111 wird mit der modifizierten Schicht 124 als dem Ausgangspunkt gespalten. Der Abschnitt des Wafers 111, der zu spalten ist, wird dadurch klein gemacht, und hierdurch kann das Risiko des Auftretens von Brüchen aufgrund des Spaltens reduziert werden. Hierdurch kann ein Erscheinungsbilddefekt („appearance defect“) des Halbleiterbauteils 1 unterdrückt werden.
Ferner wird durch den Spaltschritt des Wafers 111 die Verwendung der zweiten Schneide 121 unnötig gemacht. Eine Abnutzung der zweiten Schneide 121 kann hierdurch verhindert werden. Ferner kann auch eine Prozesstoleranz bzw. ein Prozessspielraum („process margin“) der zweiten Schneide 121 eliminiert werden, und es kann eliminiert werden, dass ein Abschnitt des Wafers 111 durch Schleifen verlorengeht (das heißt, durch eine Trenngrenze bzw. eine Trenn- bzw. Schneidtoleranz). Die Anzahl der Halbleiterbauteile 1, die sich aus einem einzelnen Wafer 111 erhalten lässt, kann hierdurch erhöht werden.
Ferner kann gemäß diesem Herstellungsverfahren ein Bestrahlungsbereich des Laserlichts in Bezug auf den Wafer 111 durch die Vertiefung 118 verengt bzw. schmaler gemacht werden, und eine Bestrahlungszeit des Lasers kann hierdurch verkürzt werden. Der Wafer 111 kann hierdurch problemlos gespalten werden. Aus dem Obigen lässt sich festhalten, dass der Wafer 111, der die Vertiefung 118 hat, eine extrem hohe Affinität in Bezug auf den Spaltschritt hat.
Die modifizierte Schicht 124 wird vorzugsweise mit einem Abstand von der Vertiefung 118 (eingeschnittene Abschnitte 11) hin zu der Seite der ersten Waferhauptfläche 112 (Nicht-Montagefläche 6) gebildet. Auf diese Art und Weise können Brüche der Vertiefung 118 (eingeschnittene Abschnitte 11) aufgrund der modifizierten Schicht 124 während des Spaltens unterdrückt werden. Auch wird die modifizierte Schicht 124 vorzugsweise mit einem Abstand von der ersten Waferhauptfläche 112 (Nicht-Montagefläche 6) hin zu der Seite der Vertiefung 118 (eingeschnittene Abschnitte 11) gebildet. In diesem Fall können Brüche an Eck- bzw. Kantenabschnitten des Chips 2, bei einer Betrachtung im Querschnitt, während des Spaltens unterdrückt werden. Die Breite der modifizierten Schicht 124, die in dem Wafer 111 gebildet wird, ist vorzugsweise kleiner als die Breite der Vertiefung 118 (äquivalent zu der Breite der ersten Schneidenbreite WB1) . In diesem Fall kann eine Beschädigung des Wafers 111 reduziert werden und eine Risiko eines Auftretens von Brüchen an der Vertiefung 118 (eingeschnittener Abschnitt 11) kann folglich reduziert werden.
Die Epitaxialschicht 4 weist die Bauteilfläche (Nicht-Montagefläche 6) auf, an der die funktionalen Bauteile gebildet sind, und wenn die modifizierte Schicht 124 in der Epitaxialschicht 4 gebildet ist, wird ein Abschnitt der Epitaxialschicht aufgrund der modifizierten Schicht 124 geändert, und dies kann nicht als bevorzugt betrachtet werden, und zwar im Hinblick auf die physikalischen Eigenschaften und elektrischen Eigenschaften der Epitaxialschicht 4.
Daher wird der lichtkonvergierende Abschnitt (Brennpunkt) des Laserlichtes vorzugsweise auf einen Abschnitt des Wafers 111 eingestellt, der aus dem Substrat 3 (Drain-Region 44) gebildet bzw. erzeugt ist. Das heißt, die modifizierte Schicht 124 wird vorzugsweise in dem Abschnitt des Wafers 111 gebildet, der aus dem Substrat 3 (Drain-Region 44) gebildet ist. Variationen in den physikalischen Charakteristika und den elektrischen Charakteristika der Epitaxialschicht 4 aufgrund der modifizierten Schicht 124 können folglich hierdurch unterdrückt werden. Demzufolge können Variationen in den elektrischen Charakteristika der funktionalen Bauteile auch unterdrückt werden, die in der Epitaxialschicht 4 gebildet sind.
In diesem Fall ist die modifizierte Schicht 124 besonders bevorzugt gebildet in einem Abschnitt des Inneren des Wafers 111, der aus dem Substrat 3 gebildet ist, und zwar mit einem Abstand von der Epitaxialschicht 4 (Drift-Region 45) . Am bevorzugtesten ist es, wenn die modifizierte Schicht 124 nicht in der Epitaxialschicht 4 in dem Inneren des Wafers 111 gebildet ist. Es versteht sich, dass diese Offenbarung keine Struktur verhindert, bzw. ausschließt, bei der die modifizierte Schicht 124 in der Epitaxialschicht 4 gebildet ist, und die modifizierte Schicht 124 kann nach Notwendigkeit in der Epitaxialschicht 4 gebildet werden.
Die bevorzugte Ausführungsform der vorliegenden Erfindung kann auch in weiteren Ausführungsformen implementiert werden.
Bei der bevorzugten Ausführungsform, die oben beschrieben ist, wurde ein Beispiel beschrieben, bei dem die Seitenwände 7A bis 7D jeweils die Überhangabschnitte 10A bis 10D aufweisen. Es kann jedoch eine Struktur angewendet werden, bei der eine, zwei oder drei der Seitenwände 7A bis 7D die Überhangabschnitte 10A bis 10D haben oder auch nicht haben. Eine derartige Struktur wird gebildet durch Weglassen eines Abschnittes des Schrittes des Bildens der Vertiefung 118. Im Hinblick auf eine Symmetrie, auf eine Wärmeableitung, etc., des Chips 2, ist es jedoch bevorzugt, wenn alle Seitenwände 7A bis 7D die Überhangabschnitte 10A bis 10D haben.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die Montagefläche 5, die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D durch raue Flächen gebildet bzw. erzeugt sind. Die Montagefläche 5, die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D müssen jedoch nicht aufgeraut werden. In diesem Fall wird der Schritt der 13J weggelassen. Wenn der Schritt der 13J weggelassen wird, ist zumindest die Montagefläche 5 aus einer geschliffenen Fläche mit Schleifmarkierungen bzw. -spuren gebildet. Wenn die Vertiefung 118 in dem Schritt der 131 durch die erste Schneide 119 gebildet wird, werden die Überhangabschnitte 10A bis 10D und die ersten Verbindungswände 15A bis 15D gebildet, die aus geschliffenen Flächen mit Schleifmarkierungen erzeugt sind.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem obere Isolierschicht 33 die laminierte Struktur aufweist, die die Passivierungsschicht 36 und die Harzschicht 37 beinhaltet. Die obere Isolierschicht 33 kann jedoch eine Einzelschichtstruktur haben, die aus der Passivierungsschicht 36 oder aus der Harzschicht 37 gebildet ist.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die eingebettete Elektrode 85 die Elektrodenstruktur vom dielektrischen Isolationstyp hat, die die bodenseitige Elektrode 88, die öffnungsseitige Elektrode 89 und die Zwischenisolierschicht 90 aufweist. Die eingebettete Elektrode 85 kann jedoch als ein einstückiges Objekt über die Isolierschicht 84 in der Gate-Graben 83 eingebettet sein. In diesem Fall kann die Isolierschicht 84 eine gleichförmige Dicke haben.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, kann eine Struktur angewendet werden, bei der die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte invertiert sind. Das heißt, ein Abschnitt vom p-Typ kann zu einem n-Typ gemacht werden, und ein Abschnitt vom n-Typ kann zu einem p-Typ gemacht werden.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem der Chip 2 angewendet wird, der aus Silicium hergestellt ist. In der bevorzugten Ausführungsform, die oben beschrieben wurde, kann jedoch der Chip 2 angewendet bzw. verwendet werden, der aus einem Halbleitermaterial mit weiter bzw. breiter Bandlücke hergestellt ist. In diesem Fall kann der Chip 2 angewendet werden, der aus Siliciumcarbid hergestellt. Auch kann bei der bevorzugten Ausführungsform, die oben beschrieben wurde, der Chip 2 angewendet werden, der aus einem Verbund-Halbleitermaterial hergestellt ist. In diesem Fall kann der Chip 2 angewendet werden, der aus Galliumnitrid oder Galliumoxid hergestellt ist.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die funktionalen Bauteile, die das Bauteil vom vertikalen Typ (Leistungs-MISFET 43) beinhalten, in dem Chip 2 gebildet sind, der die Überhangabschnitte 10A bis 10D hat. Ein funktionales Bauteil, das ein Bauteil vom lateralen Typ beinhaltet, kann jedoch in dem Chip 2 gebildet werden, der die Überhangabschnitte 10A bis 10D hat. Auch kann nur ein funktionales Bauteil, das aus einem Bauteil vom lateralen Typ erzeugt ist, in dem Chip 2 gebildet sein, der die Überhangabschnitte 10A bis 10D hat.
Bei der bevorzugten Ausführungsform, die oben beschrieben wurde, wurde ein Beispiel beschrieben, bei dem die funktionalen Bauteilen ein IPD sind. Die funktionalen Bauteile sind jedoch nicht auf ein IPD beschränkt. Der Chip 2, der die Überhangabschnitte 10A bis 10D hat, kann auf verschiedene elektronische Komponenten (Halbleiterbauteile) angewendet werden, die mit anderen funktionalen Bauteilen als ein IPD versehen sind. Beispielsweise kann der Chip 2, der die Überhangabschnitte 10A bis 10D hat, auf eine Elektronikkomponente (Halbleiterbauteil), etc. angewendet werden, die mit wenigstens einem Bauteil eines passiven Bauteils, eines passiven Halbleiterbauteils, eines gleichrichtenden Halbleiterbauteils, eines lichtemittierenden Halbleiterbauteils und eines Schalt-Halbleiterbauteils ausgestattet ist.
Das passive Bauteil (passives Halbleiterbauteil) kann wenigstens ein Element von einem Widerstand, einem Kondensator und einer Spule beinhalten. Das gleichrichtende Halbleiterbauteil kann wenigstens eine Diode von einer Diode mit pn-Übergang, einer Zener-Diode, einer Schottky-Barriere-Diode und einer ersten Wiederherstellungsdiode („recovery diode“) enthalten. Das lichtemittierende Halbleiterbauteil kann wenigstens ein Element von einer lichtemittierenden Diode, einem Halbleiterlaser und einem organischen Elektrolumineszenzbauteil beinhalten.
Das Schalt-Halbleiterbauteil kann wenigstens ein Bauteil von einem JFET (Übergangs-Feldeffekttransistor), einem BJT (Transistor mit Bipolarübergang), einem MISFET (Metall-Isolator-Feldeffekttransistor) und einem IGBT (Bipolar-Übergangstransistor mit isoliertem Gate) enthalten.
Das funktionale Bauteil kann ein Schaltungsnetzwerk beinhalten, bei dem wenigstens zwei Elemente aus dem passiven Bauteil (passives Halbleiterbauteil), dem gleichrichtenden Halbleiterbauteil und dem Schalt-Halbleiterbauteil miteinander kombiniert werden. Das Schaltungsnetzwerk kann einen Abschnitt einer integrierten Schaltung bilden, oder kann die integrierte Schaltung insgesamt bilden. Die integrierte Schaltung kann beinhalten bzw. von folgendem Typ sein: SSI („small scale integration“), LSI („large scale integration“), MSI („medium scale integration“), VLSI („very large scale integration“), oder ULSI („ultra-very large scale integration“).
Beispiele von Merkmalen, die sich aus der vorliegenden Beschreibung und Figurenextrahieren lassen, sind nachstehend angegeben.
Eine Wärmeableitung („heat dissipation“) eines Halbleiterbauteils kann verbessert werden durch Bilden einer Metallschicht an einer Seitenwand eines Chips. In diesem Fall ist es jedoch wahrscheinlich, dass unerwünschte Kurzschlüsse hervorgerufen werden, und zwar als ein Ergebnis davon, dass leitfähiges Bond-Material über die Metallschicht hin zu einer Nicht-Montagefläche des Chips fließt bzw. strömt. Demzufolge kann die Wärmeableitung nicht geeignet verbessert werden. Demzufolge bilden die folgenden Paragraphen [A1] bis [A19] ein Halbleiterbauteil bereit, bei dem die Wärmeableitung geeignet verbessert werden kann.
[A1] Halbleiterbauteil mit: einem Chip, der eine Montagefläche, eine Nicht-Montagefläche, die weiter nach außen vorsteht als die Montagefläche, und eine Seitenwand aufweist, die einen Überhangabschnitt beinhaltet, der weiter nach außen vorsteht als die Montagefläche, und die die Montagefläche und die Nicht-Montagefläche verbindet; einer ersten Metallschicht, die die Montagefläche bedeckt; und einer zweiten Metallschicht, die die Seitenwand in einem Abstand von der Nicht-Montagefläche hin zu der Seite der Montagefläche bedeckt. Gemäß diesem Halbleiterbauteil kann durch den Überhangabschnitt unterdrückt bzw. verhindert werden, dass ein leitfähiges Bond-Material zu der Nicht-Montagefläche herumfließt. Es kann folglich ein Halbleiterbauteil bereitgestellt werden, bei dem die Wärmeableitung geeignet verbessert ist.
[A2] Halbleiterbauteil gemäß A1, wobei der Überhangabschnitt in einem Abstand von der Nicht-Montagefläche hin zu der Seite der Montagefläche gebildet ist.
[A3] Halbleiterbauteil nach A1 oder A2, wobei die zweite Metallschicht eine Region in der Seitenwand zwischen der Montagefläche und dem Überhangabschnitt bedeckt.
[A4] Halbleiterbauteil gemäß einem beliebigen von A1 bis A3, wobei die zweite Metallschicht den Überhangabschnitt bedeckt.
[A5] Halbleiterbauteil nach einem beliebigen von A1 bis A4, wobei der Überhangabschnitt einen inneren Endabschnitt auf der Seite der Montagefläche, einen äußeren Endabschnitt auf der Seite der Nicht-Montagefläche und einen Verbindungsabschnitt aufweist, der den inneren Endabschnitt und den äußeren Endabschnitt verbindet.
[A6] Halbleiterbauteil nach A5, wobei der Verbindungsabschnitt aus einem geneigten Abschnitt gebildet bzw. aufgebaut ist.
[A7] Halbleiterbauteil nach einem beliebigen von A1 bis A6, wobei die Seitenwand eine Verbindungswand hat, die die Nicht-Montagefläche und den Überhangabschnitt verbindet und wobei die zweite Metallschicht die Verbindungswand freilegt.
[A8] Halbleiterbauteil nach einem beliebigen von A1 bis A7, wobei der Chip eine laminierte Struktur hat, die ein Substrat aufweist, das die Montagefläche bildet, und eine Epitaxialschicht aufweist, die die Nicht-Montagefläche bildet, wobei der Überhangabschnitt an dem Substrat gebildet ist.
[A9] Halbleiterbauteil nach A8, wobei der Überhangabschnitt in dem Substrat in einem Abstand von der Epitaxialschicht gebildet ist.
[A10] Halbleiterbauteil nach A8 oder A9, wobei die zweite Metallschicht die Epitaxialschicht freilegt.
[A11] Halbleiterbauteil nach einem beliebigen von A1 bis A10, wobei der Überhangabschnitt durch einen eingeschnittenen Abschnitt gebildet ist, bei dem ein Umfangsrandabschnitt der Montagefläche in Richtung zu der Nicht-Montagefläche eingeschnitten bzw. ausgeklinkt ist.
[A12] Halbleiterbauteil nach einem beliebigen von A1 bis A11, wobei die erste Metallschicht ein Edelmetall beinhaltet.
[A13] Halbleiterbauteil nach einem beliebigen von A1 bis A12, wobei die zweite Metallschicht ein Edelmetall beinhaltet.
[A14] Halbleitergehäuse mit: einem Die-Pad; einem Anschlussterminal, das in einem Abstand von dem Die-Pad angeordnet ist; dem Halbleiterbauteil gemäß einem beliebigen von A1 bis A13, das auf dem Die-Pad in einer Orientierung angeordnet ist, so dass die Montagefläche hin zu dem Die-Pad weist; und einem leitfähigen Bond-Material, das zwischen der ersten Metallschicht und dem Die-Pad angeordnet ist, das die zweite Metallschicht bedeckt und das das Halbleiterbauteil an das Die-Pad bondet.
[A15] Halbleitergehäuse nach A14, wobei das leitfähige Bond-Material die zweite Metallschicht mit einem Abstand von der Nicht-Montagefläche hin zu der Seite der Montagefläche bedeckt.
[A16] Halbleitergehäuse nach A14 oder A15, wobei das leitfähige Bond-Material den Überhangabschnitt bedeckt.
[A17] Halbleitergehäuse nach einem beliebigen von A14 bis A16, wobei das leitfähige Bond-Material aus einem Lötmittel oder einer leitfähigen Paste gebildet ist.
[A18] Halbleitergehäuse nach A17, wobei das leitfähige Bond-Material aus einer Silberpaste gebildet ist.
[A19] Halbleitergehäuse nach einem beliebigen von A14 bis A18, ferner mit: einem Gehäusehauptkörper, der aus einem Harz gebildet ist; und wobei das Die-Pad, das Anschlussterminal, das Halbleiterbauteil und das leitfähige Bond-Material im Inneren des Gehäusehauptkörpers angeordnet sind.
Die folgenden Absätze [B1] bis [B20] stellen ein Halbleiterbauteil bereit, bei dem ein Herumfließen eines leitfähigen Bond-Materials unterdrückt werden kann.
[B1] Halbleiterbauteil (1) mit: einem Halbleiterchip (2), der eine erste Fläche (5), eine zweite Fläche (6) und eine Seitenwand (7A bis 7D) aufweist, die die erste Fläche (5) und die zweite Fläche (6) verbindet und die einen eingeschnittenen Abschnitt (11) aufweist, der ausgehend von der ersten Fläche (5) in Richtung hin zu der zweiten Fläche (6) in der Seitenwand (7A bis 7D) ausgenommen ist, wobei ein gespaltener Abschnitt (16A bis 16D, 126) zwischen der zweiten Fläche (6) und dem eingeschnittenen Abschnitt (11) an der Seitenwand (7A bis 7D) gebildet ist; und einer modifizierten Schicht (124), die in dem gespaltenen Abschnitt (16A bis 16D, 126) an der Seitenwand (7A bis 7D) gebildet ist und die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von jener einer Kristallstruktur des Halbleiterchips (2) unterscheidet. Gemäß diesem Halbleiterbauteil (1) kann ein Herumfließen eines leitfähigen Bond-Materials zu der zweiten Fläche (6) unterdrückt werden, und zwar mittels des eingeschnittenen Abschnittes (11).
[B2] Halbleiterbauteil (1) nach B1, wobei die modifizierte Schicht (124) mit einem Abstand von der zweiten Fläche (6) hin zu der Seite des eingeschnittenen Abschnittes (11) gebildet ist.
[B3] Halbleiterbauteil (1) nach B1 oder B2, wobei die modifizierte Schicht (124) mit einem Abstand von dem eingeschnittenen Abschnitt (11) hin zu der Seite der zweiten Fläche (6) gebildet ist.
[B4] Halbleiterbauteil (1) nach einem beliebigen von B1 bis B3, wobei die modifizierte Schicht (124) bei Betrachtung in einer Ebenenrichtung entlang der ersten Fläche (5) eine Breite hat, die kleiner ist als eine Breite (WE) des eingeschnittenen Abschnittes (11).
[B5] Halbleiterbauteil (1) nach einem beliebigen von B1 bis B4, ferner mit: einer Metallschicht (21), die die erste Fläche (5) bedeckt.
[B6] Halbleiterbauteil (1) nach einem beliebigen von B1 bis B5, ferner mit: einer Seitenwand-Metallschicht (22), die den eingeschnittenen Abschnitt (11) bedeckt.
[B7] Halbleiterbauteil (1) nach B6, wobei die Seitenwand-Metallschicht (22) den gespaltenen Abschnitt (16A bis 16D, 126) freilegt.
[B8] Halbleiterbauteil (1) nach einem beliebigen von B1 bis B7, wobei die erste Fläche (5) eine Montagefläche (5) ist und wobei die zweite Fläche (6) eine Nicht-Montagefläche (6) ist.
[B9] Halbleiterbauteil (1) mit: einem Halbleiterchip (2), der eine laminierte Struktur mit einem Halbleitersubstrat (3) und einer Epitaxialschicht (4) hat, eine erste Fläche (5) auf der Seite des Halbleitersubstrats (3) hat, eine zweite Fläche (6) auf der Seite der Epitaxialschicht (4) hat und eine Seitenwand (7A bis 7D) hat, die durch das Halbleitersubstrat (3) und die Epitaxialschicht (4) gebildet ist, und der einen eingeschnittenen Abschnitt (11) hat, der in der Seitenwand (7A bis 7D) ausgehend von der ersten Fläche (5) in Richtung hin zu der zweiten Fläche (6) ausgenommen ist, und einen gespaltenen Abschnitt (16A bis 16D, 126) hat, der an der Seitenwand (7A bis 7D) zwischen der zweiten Fläche (6) und dem eingeschnittenen Abschnitt (11) gebildet ist; und einer modifizierten Schicht (124), die in dem gespaltenen Abschnitt (16A bis 16D, 126) an der Seitenwand (7A bis 7D) gebildet ist und die so modifiziert ist, dass sie eine Eigenschaft hat, die sich von jener einer Kristallstruktur des Halbleiterchips (2) unterscheidet. Gemäß diesem Halbleiterbauteil (1) kann durch den eingeschnittenen Abschnitt (11) ein Herumfließen eines leitfähigen Bond-Materials hin zu der zweiten Fläche (6) unterdrückt werden.
[B10] Halbleiterbauteil (1) nach B9, wobei der eingeschnittene Abschnitt (11) ausgehend von der ersten Fläche (5) in Richtung hin zu der zweiten Fläche (6) und hoch bis zu einem in Dickenrichtung mittleren Abschnitt des Halbleitersubstrats (3) gebildet ist, und wobei der gespaltene Abschnitt (16A bis 16D, 126) durch das Halbleitersubstrat (3) und die Epitaxialschicht (4) gebildet ist.
[B11] Halbleiterbauteil (1) nach B9 oder B10, wobei die modifizierte Schicht (124) mit einem Abstand von der zweiten Fläche (6) hin zu der Seite des eingeschnittenen Abschnittes (11) gebildet ist.
[B12] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B11, wobei die modifizierte Schicht (124) mit einem Abstand von dem eingeschnittenen Abschnitt (11) hin zu der Seite der zweiten Fläche (6) gebildet ist.
[B13] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B12, wobei die modifizierte Schicht (124) in einem Abschnitt der Seitenwand (7A bis 7D) gebildet ist, der aus dem Halbleitersubstrat (3) gebildet ist.
[B14] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B13, wobei die modifizierte Schicht (124) in einem Abschnitt der Seitenwand (7A bis 7D) gebildet ist, der aus dem Halbleitersubstrat (3) gebildet ist, und zwar mit einem Abstand von der Epitaxialschicht (4) hin zu der Seite des eingeschnittenen Abschnittes (11).
[B15] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B14, wobei die modifizierte Schicht (124) bei einer Betrachtung in einer Ebenenrichtung entlang der ersten Fläche (5) eine Breite hat, die kleiner ist als eine Breite (WE) des eingeschnittenen Abschnittes (11).
[B16] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B15, ferner mit: einer Metallschicht (21), die die erste Fläche (5) bedeckt.
[B17] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B16, ferner mit: einer Seitenwand-Metallschicht (22), die die Seitenwand (7A bis 7D) bedeckt.
[B18] Halbleiterbauteil (1) nach B17, wobei die Seitenwand-Metallschicht (22) den eingeschnittenen Abschnitt (11) bedeckt und den gespaltenen Abschnitt (16A bis 16D, 126) freilegt.
[B19] Halbleiterbauteil (1) nach B17 oder B18, wobei die Seitenwand-Metallschicht (22) einen Abschnitt der Seitenwand (7A bis 7D) bedeckt, der aus dem Halbleitersubstrat (3) gebildet ist, und zwar mit einem Abstand von der Epitaxialschicht (4) hin zu der Seite des eingeschnittenen Abschnittes (11).
[B20] Halbleiterbauteil (1) nach einem beliebigen von B9 bis B19, wobei die erste Fläche (5) eine Montagefläche (5) ist und wobei die zweite Fläche (6) eine Nicht-Montagefläche (6) ist.
Obgleich bevorzugte Ausführungsformen der vorliegenden Erfindung oben beschrieben worden sind, versteht sich, dass sich für Fachleute Variationen und Modifikationen ergeben, ohne den Schutzbereich und Grundgedanken der vorliegenden Erfindung zu verlassen. Der Schutzbereich der vorliegenden Erfindung ist daher alleine durch die nachstehenden Ansprüche bestimmt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

JP 2019097152 [0001]
JP 2020072411 [0001]
JP 2011249257 A [0003]

Claims

Halbleiterbauteil mit: einem Chip, der eine Montagefläche, eine Nicht-Montagefläche und eine Seitenwand aufweist, die die Montagefläche und die Nicht-Montagefläche verbindet und die einen Überhangabschnitt hat, der an der Seitenwand weiter nach außen vorsteht als die Montagefläche; und einer Metallschicht, die die Montagefläche bedeckt.
Halbleiterbauteil nach Anspruch 1, wobei die Nicht-Montagefläche weiter nach außen vorsteht als die Montagefläche und wobei der Überhangabschnitt in einer Dickenrichtung des Chips der Nicht-Montagefläche gegenüberliegt bzw. hin zu der Nicht-Montagefläche weist.
Halbleiterbauteil nach Anspruch 1, ferner mit: einer Seitenwand-Metallschicht, die die Seitenwand bedeckt.
Halbleiterbauteil nach Anspruch 3, wobei die Seitenwand-Metallschicht in einem Abstand von der Nicht-Montagefläche hin zu der Seite der Montagefläche gebildet ist.
Halbleiterbauteil nach Anspruch 3, wobei die Seitenwand-Metallschicht eine Region der Seitenwand zwischen der Montagefläche und dem Überhangabschnitt bedeckt.
Halbleiterbauteil nach Anspruch 3, wobei die Seitenwand-Metallschicht in einer Dickenrichtung des Chips der Nicht-Montagefläche gegenüberliegt bzw. hin zu der Nicht-Montagefläche weist.
Halbleiterbauteil nach Anspruch 3, wobei die Seitenwand-Metallschicht den Überhangabschnitt bedeckt.
Halbleiterbauteil nach Anspruch 3, wobei die Seitenwand eine Verbindungswand aufweist, die die Nicht-Montagefläche und den Überhangabschnitt verbindet, und wobei die Seitenwand-Metallschicht die Verbindungswand freilegt.
Halbleiterbauteil nach Anspruch 3, wobei die Seitenwand-Metallschicht ein Edelmetall enthält.
Halbleiterbauteil nach Anspruch 1, wobei die Metallschicht ein Edelmetall enthält.
Halbleiterbauteil mit: einem Chip, der eine laminierte Struktur einschließlich eines Halbleitersubstrats und einer Epitaxialschicht hat, eine Montagefläche auf der Seite des Halbleitersubstrats hat, eine Nicht-Montagefläche auf der Seite der Epitaxialschicht hat und eine Seitenwand hat, die durch das Halbleitersubstrat und die Epitaxialschicht gebildet ist, und einen Überhangabschnitt hat, der an einem Abschnitt der Seitenwand, der aus dem Halbleitersubstrat gebildet ist, weiter nach außen vorsteht als die Montagefläche; und einer Metallschicht, die die Montagefläche bedeckt.
Halbleiterbauteil nach Anspruch 11, wobei die Nicht-Montagefläche weiter nach außen vorsteht als die Montagefläche und wobei der Überhangabschnitt in einer Dickenrichtung des Chips der Nicht-Montagefläche gegenüberliegt bzw. hin zu der Nicht-Montagefläche weist.
Halbleiterbauteil nach Anspruch 11, wobei der Überhangabschnitt an einem Abschnitt der Seitenwand gebildet ist, der aus dem Halbleitersubstrat gebildet ist, und zwar mit einem Abstand von der Epitaxialschicht hin zu der Seite der Montagefläche.
Halbleiterbauteil nach Anspruch 11, ferner mit: einer Seitenwand-Metallschicht, die die Seitenwand bedeckt.
Halbleiterbauteil nach Anspruch 11, wobei die Seitenwand-Metallschicht in einem Abstand von der Nicht-Montagefläche hin zu der Seite der Montagefläche gebildet ist.
Halbleiterbauteil nach Anspruch 14, wobei die Seitenwand-Metallschicht einen Abschnitt der Seitenwand bedeckt, der aus dem Halbleitersubstrat gebildet ist, und zwar in einem Abstand von der Epitaxialschicht hin zu der Seite der Montagefläche.
Halbleiterbauteil nach Anspruch 14, wobei die Seitenwand-Metallschicht die Epitaxialschicht freilegt.
Halbleiterbauteil nach Anspruch 14, ferner mit: einem funktionalen Bauteil, das in der Epitaxialschicht gebildet ist.
Halbleitergehäuse mit: einem Die- bzw. Chip-Pad; einem Anschlussterminal, das in einem Abstand von dem Die-Pad angeordnet ist; dem Halbleiterbauteil nach Anspruch 1, das auf dem Die-Pad in einer Orientierung angeordnet ist, bei der die Montagefläche hin zu dem Die-Pad weist; und einem leitfähigen Bond-Material, das zwischen der Metallschicht und dem Die-Pad angeordnet ist und das das Halbleiterbauteil an das Die-Pad bondet, und zwar mit einem Abstand von der Nicht-Montagefläche hin zu der Seite der Montagefläche.
Halbleitergehäuse nach Anspruch 19, wobei das leitfähige Bond-Material den Überhangabschnitt bedeckt.