DE102015111838B4 - Halbleiterbauelement und Herstellungsverfahren dafür - Google Patents

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Abstract

Halbleiterbauelement (200), umfassend:- einen Heteroübergangshalbleiterkörper (40), der einen ersten Halbleiterkörper (20), der Silizium umfasst, und einen zweiten Halbleiterkörper (30), der an einer Oberseite (103) des ersten Halbleiterkörpers (20) angebracht ist und der ein III-Nitrid umfasst, umfasst, wobei der zweite Halbleiterkörper (30) eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper (30) und auf dem zweiten Halbleiterkörper (30) eine HEMT-Struktur ausgebildet ist; und- einen Leadframe (10), der mit dem ersten Halbleiterkörper (20) verbunden ist, wobei ein Dickenverhältnis (R) zwischen einer ersten Dicke (d1) des Heteroübergangshalbleiterkörpers (40) und einer zweiten Dicke (d2) des Leadframes (10) in einem Bereich 0,1 bis 1,2 liegt oder mehr als 1,9 beträgt.

Description

  • Technisches Gebiet
  • Ausführungsformen der vorliegenden Erfindung betreffen Halbleiterbauelemente mit einem Chipträger, insbesondere Halbleiterbauelemente mit einem Halbleiterchip, der ein Verbindungshalbleitermaterial, insbesondere ein III-Nitridhalbleitermaterial, und einen Chipträger aufweist, und sich darauf beziehende Verfahren zur Herstellung von Halbleiterbauelementen.
  • Hintergrund
  • In den vergangenen Jahren haben HEMTs (High Electron Mobility Field Effect Transistors-Feldeffekttransistoren mit hoher Elektronenbeweglichkeit) breitere Verwendung in verlustarmen Hochfrequenz- und verlustarmen Hochleistungsanwendungen gefunden. Galliumnitrid(GaN)-basierte HEMT-Vorrichtungen zeigten sich als besonders gut geeignet für die Verwendung in DC-Gleichrichtern, Leistungsmikrowellen- und Radarverstärkern, rauscharmen Verstärkern und Hochtemperaturelementen usw. Galliumnitrid(GaN)-Material zeigt einen starken Polarisierungseffekt, einschließlich spontaner Polarisierung und piezoelektrischer Polarisierung. Selbst ohne Dotierung ermöglicht diese Polarisierungswirkung das Bilden eines zweidimensionalen Elektronengases (2DEG - two-dimensional-electron gas) angrenzend an eine Grenzfläche (Heteroübergang) von einer GaN/AlGaN(Galliumnitrid/Aluminiumgalliumnitrid)-Heteroübergangsstruktur (oder GaN/AlInGaN, AlGaN/AlInGaN, Aluminiumindiumgalliumnitrid). In einem 2DEG ist die Elektronenkonzentration mit der Intensität der Polarisierung korreliert. Die 2DEG-Schichtelektronenkonzentration von GaN/AlGaN-Heteroübergangsstrukturen kann sehr hohe Werte erreichen. Daher können Feldeffekttransistoren (FETs), die auf GaN/AlGaN-Heteroübergangsstrukturen basieren, einen sehr großen Strom steuern.
  • Die Druckschrift US 2014 / 0 306 332 A1 beschreibt einen verkapselten Multi-Ausgangs-Wandler, der einen Leadframe bzw. Leiterrahmen mit einem Chip-Pad als Masseanschluss und einer Vielzahl von Leitern einschließlich des elektrischen Eingangsanschlusses aufweist. Der Multi-Ausgangs-Wandler weist weiter einen ersten FET-Chip, dessen Source-Anschluss an dem Leadframe befestigt ist und auf dessen gegenüberliegender Oberfläche ein erster Drain-Anschluss angrenzend an einen zweiten Drain-Anschluss positioniert ist, wobei die Drain-Anschlüsse jeweils durch einen ersten und einen zweiten Metallclip mit einem ersten und einem zweiten Ausgangsleiter verbunden sind; einen zweiten FET-Chip, der vertikal über dem ersten Drain-Anschluss positioniert ist, wobei sein Source-Anschluss am ersten Clip befestigt ist; einen dritten FET-Chip, der vertikal über dem zweiten Drain-Anschluss positioniert ist, wobei sein Source-Anschluss am zweiten Clip befestigt ist, und die Drain-Anschlüsse des zweiten und dritten FET-Chips an einem dritten Metallclip befestigt sind, der mit der Eingangsleitung verbunden ist.
  • Außerdem offenbart die Druckschrift US 2014 / 0 151 717 A1 eine eingehäuste vertikale Halbleitervorrichtung, die eine Druckbeanspruchung aufweist, und ein Verfahren zur Herstellung einer solchen eingehäusten vertikalen Halbleitervorrichtung. Eine zusammengesetzte Vorrichtung auf einen Träger weist eine auf dem Träger ausgebildete Verbindungsschicht auf, wobei die Verbindungsschicht eine erste Höhe aufweist; und einen auf der Verbindungsschicht ausgebildeten Chip, wobei der Chip eine zweite Höhe aufweist, die geringer ist als die erste Höhe.
  • Aufgrund der fortdauernden Entwicklungen der weiteren Verkleinerung sind kleine Chipträger (kleine Packages) wie etwa SMD-Packages (surface-mount-device - oberflächenmontiertes Bauelement) für III-Nitridvorrichtungen, insbesondere durch Heteroepitaxie gebildete III-Nitridvorrichtungen wie etwa GaN-on-Si(Galliumnitrid auf Silizium)-Vorrichtungen gewünscht, die Dissipation von hohen Leistungsdichten in kleinen Volumina während des Betriebs ermöglichen und/oder die standardisierte Zuverlässigkeitstests wie etwa den HTRB-Test (high temperature reverse bias-Hochtemperatursperrspannung) erfüllen.
  • Kurze Darstellung der Erfindung
  • Gemäß einer Ausführungsform eines Halbleiterbauelements umfasst das Halbleiterbauelement einen Heteroübergangshalbleiterkörper umfassend eines ersten Halbleiterkörper, der Silizium umfasst, und einen zweiten Halbleiterkörpers, der an einer oberen Seite des ersten Halbleiterkörpers angebracht ist und der ein III-Nitrid umfasst, wobei der zweite Halbleiterkörper eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper und auf dem zweiten Halbleiterkörper eine HEMT-Struktur ausgebildet ist, und einen Leadframe, der mit dem ersten Halbleiterkörper verbunden ist. Ein Dickenverhältnis zwischen einer ersten Dicke des Heteroübergangshalbleiterkörpers und einer zweiten Dicke des Leadframes liegt in einem Bereich von 0,1 bis 1,2 oder beträgt mehr als 1,9.
  • Gemäß einer Ausführungsform eines Halbleiterbauelements umfasst das Halbleiterbauelement einen Leadframe und einen Heteroübergangshalbleiterkörper umfassend einen ersten Halbleiterkörper, der Silizium umfasst, und einen zweiten Halbleiterkörpers, der ein III-Nitrid umfasst und der mit dem ersten Halbleiterkörper einen Heteroübergang bildet. Der erste Halbleiterkörper ist auf den Leadframe geklebt oder an den Leadframe gelötet. Der Heteroübergangshalbleiterkörper weist in einer zu dem Heteroübergang senkrechten vertikalen Richtung eine erste vertikale Ausdehnung auf. Der zweite Halbleiterkörper weist eine HEMT-Struktur auf oder im zweiten Halbleiterkörper und auf dem zweiten Halbleiterkörper ist eine HEMT-Struktur ausgebildet. Der Leadframe weist in der vertikalen Richtung eine zweite vertikale Ausdehnung auf. Ferner beträgt eine vertikale Ausdehnung des ersten Halbleiterkörpers mehr als etwa 1200 µm, die zweite vertikale Ausdehnung beträgt mehr als etwa 500 µm und ein Dickenverhältnis zwischen der ersten vertikalen Ausdehnung und der zweiten vertikalen Ausdehnung beträgt mehr als 1,9 oder liegt in einem Bereich von 0,1 bis 1,2.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements umfasst das Verfahren: ein Bereitstellen eines Heteroübergangshalbleiterkörpers umfassend einen ersten Halbleiterkörper, der Silizium umfasst, und einen zweiten Halbleiterkörper, der ein III-Nitrid umfasst und der einen Heteroübergang mit dem ersten Halbleiterkörper bildet, wobei der zweite Halbleiterkörper eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper und auf dem zweiten Halbleiterkörper eine HEMT-Struktur ausgebildet ist, und ein Anbringen des ersten Halbleiterkörpers an einem Leadframe. Das Verfahren wird so durchgeführt, dass in einer zu dem Heteroübergang senkrechten vertikalen Richtung ein Dickenverhältnis zwischen einer ersten Dicke des Heteroübergangshalbleiterkörpers und einer zweiten Dicke des Leadframes mehr als 1,9 beträgt oder in einem Bereich von 0,1 bis 1,2 liegt.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der beiliegenden Zeichnungen erkennen.
  • Figurenliste
  • Die Bestandteile in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf die Veranschaulichung der Prinzipien der Erfindung gelegt. Außerdem bezeichnen gleiche Bezugsnummern in den Figuren entsprechende Bestandteile. In den Zeichnungen veranschaulicht
    • 1A einen vertikalen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform;
    • 1B einen vertikalen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform;
    • 2A einen vertikalen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform;
    • 2B einen vertikalen Querschnitt durch ein Halbleiterbauelement gemäß einer Ausführungsform;
    • 3A mechanische Oberflächenstressniveaus, die auf einen Halbleiterchip eines Halbleiterbauelements, wie in 1A veranschaulicht, wirken als Funktion einer Dicke des Halbleiterchips;
    • 3B mechanische Oberflächenstressniveaus, die auf einen Halbleiterchip eines Halbleiterbauelements, wie in 1A veranschaulicht, wirken als Funktion eines Verhältnisses zwischen einer Dicke des Halbleiterchips und einer Dicke eines Leadframes des Halbleiterbauelements;
    • 4A mechanische Oberflächenstressniveaus, die auf einen Halbleiterchip eines Halbleiterbauelements, wie in 1A veranschaulicht, wirken als Funktion eines Verhältnisses zwischen einer Dicke des Halbleiterchips und einer Dicke eines Leadframes des Halbleiterbauelements; und
    • 4B mechanische Oberflächenstressniveaus, die auf einen Halbleiterchip eines Halbleiterbauelements, wie in 1A veranschaulicht, wirken als Funktion eines Verhältnisses zwischen einer Dicke des Halbleiterchips und einer Dicke eines Leadframes des Halbleiterbauelements.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird Bezug auf die beiliegenden Zeichnungen genommen und in denen über Veranschaulichungen spezielle Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird richtungsweisende Terminologie wie etwa „oben“, „unten“, „vorne“, „hinten“, „voreilend“, „nacheilend“ usw. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Bestandteile von Ausführungsformen in einer Anzahl von verschiedenen Ausrichtungen positioniert werden können, wird die richtungsweisende Terminologie zum Zweck der Veranschaulichung verwendet und ist insoweit nicht beschränkend. Die Zeichnungen sind nicht maßstabsgetreu. Aus Gründen der Klarheit werden gleiche Elemente oder Herstellungsschritte in verschiedenen Zeichnungen mit den gleichen Bezugszeichen bezeichnet, soweit nicht anders angegeben.
  • Der Begriff „horizontal“, wie in dieser Beschreibung verwendet, soll eine im Wesentlichen parallele Ausrichtung zu einer ersten, oberen oder hauptsächlich horizontalen Seite eines Halbleitersubstrats oder - körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Dies sein.
  • Der Begriff „vertikal“, wie in dieser Beschreibung verwendet, soll eine im Wesentlichen senkrecht zu der ersten Seite, d.h. parallel zu der normalen Richtung der ersten Seite des Halbleitersubstrats oder -körpers, angeordnete Ausrichtung beschreiben.
  • In dieser Beschreibung wird n-dotiert als erster Leitfähigkeitstyp bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleitervorrichtungen mit umgekehrten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Weiterhin veranschaulichen manche Figuren relative Dotierungskonzentrationen, indem sie „-“ oder „+“ neben dem Dotierungstyp angeben. Zum Beispiel bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-dotierten Bereichs ist, während ein „n“-dotierter Bereich eine höhere Dotierungskonzentration als der „n“-Bereich aufweist. Das Angeben der relativen Dotierungskonzentration bedeutet jedoch nicht, dass, sofern nicht anders angegeben, Dotierungsbereiche der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen müssen. Zwei verschiedene n+-dotierte Bereiche können zum Beispiel verschiedene absolute Dotierungskonzentrationen aufweisen. Das gleiche gilt zum Beispiel für einen n+-dotierten und einen p+-dotierten Bereich.
  • Spezielle in dieser Beschreibung beschriebene Ausführungsformen treffen, ohne darauf beschränkt zu sein, auf III-Nitrid-basierte Halbleiterbauelemente, einschließlich eines Chipträgers, und auf damit in Beziehung stehende Herstellungsverfahren zu. Die III-Nitrid-basierten Halbleiterbauelemente weisen eine HEMT-Struktur auf, die in einem Halbleiterkörper, der ein oder mehrere III-Nitride umfasst, zum Beispiel verschiedene Schichten von III-Nitriden, gebildet ist und die auf einem Siliziumhalbleiterkörper, der an einem als Leadframe ausgebildeten Chipträger angebracht ist.
  • Der Begriff „III-Nitrid“, wie in dieser Beschreibung verwendet, soll ein Verbindungshalbleitermaterial beschreiben, das Stickstoff (N) und eines oder mehrere der folgenden Gruppe-13(alte Gruppe III)-Elemente umfasst: Aluminium, Gallium, Indium. Der Ausdruck „III-Nitrid“ soll binäre Verbindungen (zwei Elemente, z.B. GaN) , ternäre Verbindungen (drei Elemente, z.B. Aluminiumgalliumnitrid (AlGaN)) und quaternäre Verbindungen (vier Elemente, z.B. Aluminiumgalliumindiumnitrid (AlInGaN)) umschließen. In dieser Beschreibung werden die Begriffe „III-Nitrid“ und „Nitrid-basiertes Halbleitermaterial“ gleichbedeutend verwendet.
  • III-Nitride werden fast ausschließlich durch epitaktisches Wachstum, typischerweise auf einem Siliziumsubstrat (auch als GaN-on-Si-Technik bezeichnet), auf einem Siliziumkarbidsubstrat oder auf Saphir, hergestellt. Siliziumsubstrate sind vergleichsweise günstig. Weiterhin ermöglicht die GaN-on-Si-Technik eine On-Wafer-Integration von GaN-Elektronik und von Si-Elektronik, z.B. Si-CMOS-Schaltkreise.
  • Typischerweise ist das Halbleiterbauelement ein Leistungshalbleiterbauelement.
  • Der Begriff „Leistungshalbleiterbauelement“, wie in dieser Beschreibung verwendet, soll ein Halbleiterbauelement auf einem einzelnen Chip mit Fähigkeiten zum Schalten von hoher Spannung und/oder hohem Strom beschreiben. Mit anderen Worten sind Leistungshalbleitervorrichtungen für hohen Strom, typischerweise im Ampere-Bereich, bestimmt. In dieser Beschreibung werden die Begriffe „Leistungshalbleitervorrichtung“ und „Leistungshalbleiterbauelement“ gleichbedeutend verwendet.
  • Der Begriff „Feldeffekt“, wie in dieser Beschreibung verwendet, soll die durch das elektrische Feld vermittelte Bildung eines leitenden „Kanals“ und/oder Steuerung der Leitfähigkeit und/oder der Form des Kanals in einem Halbleiterbereich unter Verwendung einer isolierten Gateelektrode oder einer Schottky-Gateelektrode beschreiben.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Gateelektrode“ eine Elektrode, die sich nahe bei dem Halbleiterkörper befindet und von diesem isoliert ist und die konfiguriert ist, einen Kanalbereich zu bilden und/oder zu steuern, beschreiben.
  • 1A veranschaulicht einen vertikalen Querschnitt durch ein Halbleiterbauelement 200. Das Halbleiterbauelement 200 beinhaltet einen Leadframe 10 und einen Halbleiterchip 100 mit einem Heteroübergangshalbleiterkörper 40, einschließlich eines oberen Halbleiterkörpers 30 (auch als zweiter Halbleiterkörper bezeichnet) und eines unteren Halbleiterkörpers 20 (auch als erster Halbleiterkörper bezeichnet), der mittels einer Kontaktschicht 15 an dem Leadframe 10 angebracht ist.
  • Der erste Halbleiterkörper 20 ist typischerweise durch ein monokristallines Siliziumsubstrat mit einer Oberseite 103 gebildet, die typischerweise von einer <111>-Oberfläche des ersten Halbleiterkörpers 20 gebildet ist. Der zweite Halbleiterkörper 30 umfasst ein oder mehrere III-Nitride, ist an der Oberseite 103 angebracht und bildet einen Heteroübergang 103 mit dem ersten Halbleiterkörper 20 an der Oberseite 103. Zum Beispiel kann der Halbleiterkörper 30 mehrere Schichten von III-Nitriden, typischerweise epitaktisch abgeschiedene Schichten von III-Nitriden, beinhalten. Die Schichten von III-Nitriden können parallel oder wenigstens im Wesentlichen parallel zu der Oberseite 103 sein.
  • Der Heteroübergang 103 und die Oberseite 103 definieren jeweils eine vertikale Richtung en.
  • Ferner ist der zwischen dem ersten Halbleiterkörper 20 und dem zweiten Halbleiterkörper 30 gebildete Heteroübergang 103 typischerweise auf das Bilden des zweiten Halbleiterkörpers 30 auf dem ersten Halbleiterkörper 20 zurückzuführen und kann möglicherweise nicht als Teil einer elektronischen Struktur, z.B. einer seitlichen Transistorstruktur, während des Betriebs des Halbleiterbauelements verwendet werden. Der Heteroübergang 103 kann jedoch auch als Teil einer elektronischen Struktur z.B. einer vertikalen Transistorstruktur, während des Betriebs des Halbleiterbauelements verwendet werden.
  • Wie in 1A veranschaulicht, ist eine Oberseite 105 des Leadframes 10 mittels der Kontaktschicht 15 mit einer Unterseite 102 des ersten Halbleiterkörpers 20 verbunden, die entgegengesetzt der Oberseite 103 des ersten Halbleiterkörpers 20 und einer Oberseite 101 des zweiten Halbleiterkörpers 30, die typischerweise eine Oberseite des Heteroübergangshalbleiterkörpers 40 des Halbleiterchips 100 bildet, angeordnet ist. Die Kontaktschicht 15 kann Teilschichten, zum Beispiel eine oder mehrere Haftvermittlungsschichten und eine Bondungsschicht, beinhalten. In einem Beispiel ist ein Schichtstapel von Ti/Ni/Ag an der Unterseite 102 angeordnet, um die Haftvermittlungsschichten zu bilden, die eine stabile Verbindung mit einer Weichlotschicht, die die Bondungsschicht bildet, erleichtern. In einem anderen Beispiel ist ein Schichtstapel von Au/Sn an der Unterseite 102 als Haftvermittlungsschichten angeordnet, um eine stabile Verbindung mit einer Diffusionslotschicht, die die Bondungsschicht bildet, zu gewährleisten.
  • In der vertikalen Richtung kann eine Ausdehnung d1 des Heteroübergangshalbleiterkörpers 40 des Halbleiterchips 100 zwischen seiner Unterseite 102 und seiner Oberseite 101 als Summe einer Ausdehnung d11 des ersten Halbleiterkörpers 20 und einer Ausdehnung d12 des zweiten Halbleiterkörpers 30 bestimmt werden (gesamte Dicke des ersten Halbleiterkörpers und des zweiten Halbleiterkörpers).
  • Im Folgenden wird die Ausdehnung d1 des Heteroübergangshalbleiterkörpers 40 auch als Chipdicke, erste vertikale Ausdehnung und erste Dicke bezeichnet. Ebenso wird eine Ausdehnung d2 des Leadframes 10 in der vertikalen Richtung (d.h. zwischen einer Unterseite 106 des Leadframes 10 und der Oberseite 105 des Leadframes 10) im Folgenden auch als Leadframedicke, zweite vertikale Ausdehnung und zweite Dicke bezeichnet. Die Ausdehnung d11 des ersten Halbleiterkörpers 20 und die Ausdehnung d12 des zweiten Halbleiterkörpers 30 werden im Folgenden jeweils als vertikale Ausdehnung d11 des ersten Halbleiterkörpers 20 und als vertikale Ausdehnung d12 des zweiten Halbleiterkörpers 30 bezeichnet.
  • Die zweite vertikale Ausdehnung d2 kann in einem Bereich von 100 µm bis 1300 µm liegen. Aus Gründen der Stabilität und der Wärmeabfuhr beträgt die zweite vertikale Ausdehnung d2 typischerweise mehr als 200 µm, insbesondere mehr als 500 µm.
  • Aus Gründen der elektrischen Eigenschaften (wie Sperrspannungsfähigkeiten) kann die vertikale Ausdehnung d12 des zweiten Halbleiterkörpers 30 vergleichsweise dünn sein, zum Beispiel in einem Bereich von 1 µm bis 10µm. Typischerweise beträgt die vertikale Ausdehnung d12 des zweiten Halbleiterkörpers 30 weniger als ein Zehntel der vertikalen Ausdehnung d11 des ersten Halbleiterkörpers 20.
  • Die vertikale Ausdehnung d11 des ersten Halbleiterkörpers beträgt typischerweise mehr als 30 µm, insbesondere mehr als 200 µm. Zum Beispiel kann d11 weniger als 250 µm betragen. In anderen Ausführungsformen kann d11 sogar mehr als 1200 µm betragen, zum Beispiel bis zu etwa 2 mm.
  • Ein Dickenverhältnis zwischen der ersten vertikalen Ausdehnung d1 und der zweiten vertikalen Ausdehnung d2 liegt in einem Bereich von etwa 0,1 bis etwa 1,2 oder beträgt mehr als 1,9. Wie unten ausführlicher in Bezug auf 3A bis 4B erläutert wird, gewährleistet dies eine hohe Zuverlässigkeit von Halbleiterbauelement 200.
  • Zum Beispiel kann das Dickenverhältnis in einem Bereich von etwa 2,0 bis etwa 10.
  • Aus Kostengründen sind Dickenverhältnisse unterhalb von 1,2 interessanter als Dickenverhältnisse oberhalb von 1,9.
  • Der Leadframe 10 ist typischerweise aus Metall oder einer Legierung mit hoher Wärmeleitfähigkeit, wie etwa Aluminium oder insbesondere Kupfer. Demzufolge kann während des Betriebs von Halbleiterbauelement 200 entstehende Wärme effizient über den Leadframe 10 abgeführt werden.
  • Der Halbleiterchip 100 kann auf den Leadframe 10 geklebt oder auf den Leadframe 10 gelötet sein. Die Dicke d3 der Kontaktschicht 15 (auch als dritte Dicke d3 und Kontaktschichtdicke d3 bezeichnet) und/oder das Dickenverhältnis kann von dem Typen der Verbindung abhängen.
  • In Ausführungsformen, die in Bezug auf Kontaktschichten 15 eine Weichlotverbindung zwischen dem Leadframe 10 und dem ersten Halbleiterkörper 20 bereitstellen, liegt die dritte Dicke d3 typischerweise in einem Bereich von etwa 10 µm bis etwa 100 µm. Ferner beträgt das Dickenverhältnis typischerweise weniger als 1,1 in Ausführungsformen, die sich auf Weichlotverbindungen 15 beziehen.
  • In Ausführungsformen, die in Bezug auf Kontaktschichten 15 eine Diffusionslotverbindung zwischen dem Leadframe 10 und dem ersten Halbleiterkörper 20 bereitstellen, liegt die dritte Dicke d3 typischerweise in einem Bereich von etwa 0,5 µm bis etwa 10 µm. Ferner beträgt das Dickenverhältnis typischerweise weniger als 0,9 in Ausführungsformen, die sich auf Diffusionslotverbindungen 15 beziehen.
  • In Ausführungsformen, die in Bezug auf Kontaktschichten 15 eine Klebeverbindung zwischen dem Leadframe 10 und dem ersten Halbleiterkörper 20 bereitstellen, liegt die dritte Dicke d3 typischerweise in einem Bereich von etwa 5 µm bis etwa 60 µm. Ferner beträgt das Dickenverhältnis typischerweise weniger als 1,2 in Ausführungsformen, die sich auf Klebeverbindungen 15 beziehen.
  • 1B veranschaulicht einen vertikalen Querschnitt durch ein Halbleiterbauelement 201. Das Halbleiterbauelement 201 ist dem Halbleiterbauelement 200, das oben in Bezug auf 1A erläutert wurde, ähnlich. Jedoch beinhaltet das Halbleiterbauelement 201 ferner eine Vergussmasse 50, die den Halbleiterchip 100 auf dem Leadframe 10 versiegelt. Demzufolge ist der Halbleiterchip 100 vor Feuchtigkeit und mechanischer Beschädigung geschützt. Ferner kann der Wärmetransport zu dem Leadframe 10 durch die Vergussmasse 50 verbessert werden.
  • Die Vergussmasse 50 ist typischerweise ein ausgehärtetes Harz, z.B. ein ausgehärtetes Epoxidharz.
  • Wie in 1B veranschaulicht, kann der Halbleiterchip 100 seitlich und oben mit der Vergussmasse 50 bedeckt sein. Demzufolge sind sowohl die vertikale Ausdehnung als auch die seitliche(n) Ausdehnung(en) der Vergussmasse 50 typischerweise größer als die entsprechenden Ausdehnungen des Halbleiterchips 100. Die vertikale Ausdehnung der Vergussmasse 50 kann zum Beispiel mehr als 500 µm betragen, oder selbst mehr als 750 µm.
  • Ferner kann sich die Vergussmasse 50 bis zu der Oberseite 105 des Leadframes 10 ausdehnen.
  • 2A veranschaulicht einen oberen Abschnitt eines vertikalen Querschnitts durch ein Halbleiterbauelement 202. Das Halbleiterbauelement 202 ist dem Halbleiterbauelement 200, das oben in Bezug auf 1A erläutert wurde, ähnlich und beinhaltet außerdem einen Halbleiterchip 100' auf einem Leadframe. Deutlichkeitshalber sind der Leadframe und die Kontaktschicht zwischen dem Leadframe und dem ersten Halbleiterkörper 20 in 2A nicht gezeigt.
  • Der in 2A dargestellt Halbleiterchip 100' ist als ein HEMT realisiert.
  • Der erste Halbleiterkörper 20 kann ein einzelnes monokristallines Volumenmaterial (Si) sein. Es ist außerdem möglich, dass der Halbleiterkörper 20 ein monokristallines Volumenmaterial 21 und wenigstens eine darauf gebildete epitaktische Schicht 22 beinhaltet. Die Verwendung von epitaktischer(epitaktischen) Schicht(en) 22 stellt mehr Freiheit beim Anpassen der Hintergrunddotierung des Materials bereit, da die Dotierungskonzentration während der Abscheidung der epitaktischen Schicht oder Schichten eingestellt werden kann.
  • Zum Beispiel kann der erste Halbleiterkörper 20 eine Halbleiterschicht 21 vom p-Typ, die ein gemeinsames Substrat bildet und sich zu der Unterseite 102 ausdehnt, und eine Halbleiterschicht 22 vom n--Typ, die auf der Halbleiterschicht 21 vom p-Typ angeordnet ist, beinhalten. Die Dotierungsverhältnisse können auch umgekehrt sein.
  • In der beispielhaften Ausführungsform ist ein zweiter Halbleiterkörper 30 mit einem Heteroübergang 104 auf dem ersten Halbleiterkörper 20 an einem gemeinsamen Heteroübergang 103 (typischerweise an einer <111>-Oberfläche des ersten Halbleiterkörpers 20, die die Oberseite des ersten Halbleiterkörpers 20 bildet, gebildet) angeordnet. Demzufolge bilden der erste Halbleiterkörper 20 und der zweite Halbleiterkörper 30 einen gemeinsamen Heteroübergangshalbleiterkörper 40 mit zwei typischerweise parallelen Heteroübergangen 103, 104.
  • Außerdem ist eine HEMT-Struktur in und auf dem zweiten Halbleiterkörper 30 gebildet. Die beispielhafte HEMT-Struktur beinhaltet eine isolierte Gateelektrode 13, die oberhalb des Heteroübergangs 104 angeordnet und durch ein Gatedielektrikum 8, zum Beispiel ein Gateoxid, von dem zweiten Halbleiterkörper 30 isoliert ist.
  • Typischerweise wird der zweite Halbleiterkörper 30 durch Schichten von Halbleitermaterialien mit großer Bandlücke, insbesondere III-Nitride, gebildet. In der beispielhaften Ausführungsform ist eine im Wesentlichen nichtdotierte oder eine C-dotierte GaN-Schicht 31 auf der darunterliegenden Halbleiterschicht 22 angeordnet. Typischerweise ist die GaN-Schicht 31 auf einer dünnen AlN-Schicht (nicht gezeigt), die an der <111>-Oberfläche 103 durch epitaktisches Abscheiden angeordnet ist, gebildet. Die GaN-Schicht 31 bildet typischerweise eine Pufferschicht 31 mit hohem Widerstand. Eine schwachdotierte oder eine unbeabsichtigt dotierte (UID - unintentionally doped) GaN-Schicht 32 und eine AlGaN(Aluminiumgalliumnitrid)-Schicht 33 ist jeweils auf der Pufferschicht 31 und der GaN-Schicht 32 gebildet.
  • In der beispielhaften Ausführungsform ist der Heteroübergang 104 zwischen der weiteren GaN-Schicht 32 und der AlGaN-Schicht 33 gebildet. Alternativ kann ein abgestufter Puffer wie etwa eine AlGaN-Pufferschicht 31 oder eine AlN/GaN- oder allgemeiner eine AlxGa1-xN/AlyGa1 yN-Übergitterstruktur anstelle der veranschaulichten GaN-Schicht 31 gebildet werden.
  • Weiterhin können GaN/InAlGaN-Heterostrukturen oder AlGaN/AlInGaN-Heterostrukturen anstelle der gezeigten GaN/AlGaN-Heterostruktur durch epitaktisches Abscheiden gebildet werden.
  • Die HEMT-Struktur beinhaltet ferner ein Sourcegebiet 34, ein Draingebiet 36 und ein Kanalgebiet, das sich in die weitere GaN-Schicht 32 an dem Heteroübergang 104 zwischen dem Sourcegebiet 34 und dem Drangebiet 36 ausdehnt. In der beispielhaften Ausführungsform sind das Sourcegebiet 34 und das Draingebiet 36 stark n-dotiert, während die AlGaN-Schicht 33 und die weitere GaN-Schicht 32 jeweils n-dotiert und im Wesentlichen nichtdotiert sind. Weiterhin kann auch die AlGaN-Schicht 33 im Wesentlichen nichtdotiert sein. Aufgrund der spontanen und piezoelektrischen Polarisierung an der AlGaN/GaN-Grenzfläche, die den Heteroübergang 104 bildet, wird eine positive Nettoladung gebildet, die zu einer Anziehung von Elektronen führt. Diese Elektronen werden durch Oberflächenladungen am Heteroübergang 104 bereitgestellt, was zu der Bildung eines zweidimensionalen Elektronengases mit hoher Elektronenbeweglichkeit innerhalb einer dünnen Kanalschicht von etwa 10 nm führt. Die Leitfähigkeit der dünnen Kanalschicht kann durch die isolierte Gateelektrode 13 gesteuert werden. Alternativ kann ein nichtisoliertes Schottky-Gate verwendet werden, um die Leitfähigkeit der dünnen Kanalschicht zu steuern.
  • Auf der Oberseite 101 des zweiten Halbleiterkörpers 30 und des gemeinsamen Halbleiterkörpers 40 werden typischerweise jeweils eine oder mehrere Isolierschichten 41,42, zum Beispiel eine Siliziumnitridschicht 41 und eine Siliziumoxidschicht 42, gebildet.
  • Eine Sourcemetallisierung 11 und eine Drainmetallisierung 12 können auf einer oder mehreren Isolierschichten 41, 42 angeordnet werden.
  • Ferner können sich die Kontakte 11a, 12a, zum Beispiel Metall- oder dotierte Polysiliziumkontakte, durch die eine oder die mehreren Isolierschichten 41, 42 hindurch ausdehnen, um das Sourcegebiet 34 und das Draingebiet 36 der HEMT-Struktur 121 elektrisch zu kontaktieren.
  • Die Gateelektrode 13 kann mittels eines Gatekontakts in einem unterschiedlichen vertikalen Querschnitt mit einer Gatemetallisierung (beide nicht gezeigt in 2A) verbunden werden.
  • 2B veranschaulicht schematisch einen vertikalen Querschnitt durch ein Halbleiterbauelement 203. Das Halbleiterbauelement 203 ist den Halbleiterbauelementen 200 bis 202, wie oben mit Bezug auf 1A bis 2A erläutert, ähnlich. Das Halbleiterbauelement 203 beinhaltet außerdem einen Halbleiterchip 100, 100', wie oben in Bezug auf 1A bis 2A erläutert.
  • Das Halbleiterbauelement 203 beinhaltet jedoch außerdem zwei oder mehrere Pins 70, 70', die teilweise in die Vergussmasse 50 eingebettet sind. In der beispielhaften Ausführungsform sind untere Teile der Pins 70, 70' von unterhalb zugänglich.
  • Die Pins 70, 70' können mittels jeweiliger Bonddrähte 71, 71' mit den Metallisierungen des Halbleiterchips 100, 100' verbunden werden. Zum Beispiel können die Pins 70, 70' mit einer Sourcemetallisierung, einer Drainmetallisierung oder einer Gatemetallisierung des Halbleiterchips 100, 100' verbunden werden.
  • Die Pins 70, 70' werden typischerweise verwendet, um das Halbleiterbauelement 203 mit Schaltkreisen, z.B. auf einer Leiterplatte (PCB - printed circuit board) zu verbinden.
  • Das Halbleiterbauelement 203 kann von einem beliebigen Packaging-Typ, wie etwa ThinkPAK, TO220, DSO und TOLL, sein.
  • Die Vergussmasse 50 kann eine Oberseite 108 des Halbleiterbauelements 203 bilden und sich bis zu einer der Oberseite 108 entgegengesetzten Unterseite 107 des Halbleiterbauelements 203 ausdehnen.
  • In der beispielhaften Ausführungsform bilden die unteren Teile der Pins 70, 70' und die Unterseite 106 des Leadframes 10 zusammen mit dazwischenliegenden unteren Teilen der Vergussmasse 50 eine im Wesentlichen flache Unterseite 107 des Halbleiterbauelements 203. Dies kann das Montieren des Halbleiterbauelements 203, z.B. auf einer PCB, erleichtern.
  • Aus Gründen guter Wärmeabführung ist der Leadframe 10 typischerweise nur teilweise in die Vergussmasse 50 eingebettet.
  • In vertikalen Querschnitten senkrecht zu dem vertikalen Querschnitt aus 2B kann sich der Leadframe 10 sogar wenigstens durch eine Seite der Vergussmasse 50 hindurch ausdehnen. Dies kann die Wärmeabfuhr verbessern. Typischerweise jedoch hängt dies von dem Packaging-Typ ab. Zum Beispiel kann sich der Leadframe 10 in einem TO220-Package durch eine Seite der Vergussmasse 50 hindurch ausdehnen, kann aber vollständig von der Vergussmasse 50 umgeben sein, wenn er von unten in einer ThinkPAK-Gestaltung gesehen wird.
  • Weiterhin kann die Geometrie und die Anordnung der Pins von dem Packaging-Typ abhängen. Zum Beispiel können sich die Pins in einem DSO-Package durch die Seitenwände der Vergussmasse 50 hindurch ausdehnen.
  • Ferner kann das Halbleiterbauelement 203 ein nicht veranschaulichtes Chipgehäuse (auch als Umhüllung bezeichnet), das den Halbleiterchip 100, 100', den Leadframe 10 und die Vergussmasse 50 in dem gezeigten Querschnitt umgibt, beinhalten. Demzufolge wird der Schutz des Halbleiterbauelements 203 vor externen Einflüssen verbessert. In anderen Querschnitten parallel zu dem vertikalen Querschnitt aus 2B kann das Chipgehäuse 60 den Halbleiterchip 100, 100', den Leadframe 10 und die Vergussmasse 50 vollständig einschließen. Das Chipgehäuse kann ein Plastikgehäuse sein. Das Material und/oder die Gestaltung des Chipgehäuses hängen jedoch typischerweise von dem Packaging-Typ ab.
  • Die Package-Vorgänge beinhalten typischerweise das Anbringen des Halbleiterchips (auch als Die bezeichnet) an einem Leadframe und anschließendes Umgießen. Danach kann der umgossene Chip in einem Gehäuse eingepackt werden.
  • Während des Anbringens und Vergießens ist der Halbleiterchip Wärmebelastung, die in mechanischem Stress resultieren, ausgesetzt. Zum Beispiel ist der Halbleiterchip einer Temperatur von etwa 320°C während des Weichlötens oder von etwa 180°C während des Klebens ausgesetzt. Nach dem Abkühlen auf Raumtemperatur wird der Halbleiterchip wieder auf eine Temperatur von z.B. 207°C während des Vergießens unter Verwendung einer Epoxidvergussmasse erwärmt.
  • Die Autoren beobachteten, dass Standard-Packaging von GaN-on-Si-Chips Halbleiterbauelemente, die ungenügende Ergebnisse in Zuverlässigkeitstests, besonders bei Lebensdauertests, zeigen, zur Folge haben. Zum Beispiel versagen GaN-on-Si-Chips mit einem 6 µm dicken GaN-Halbleiterkörper, der auf einem 250 µm dicken Si-Halbleiterkörper, der auf einen 200 µm Kupferleadframe gelötet und vom ThinkPAK-Packagetyp ist, gebildet ist, oft in HTRB-Tests.
  • Gemäß Simulationen scheint thermisch verursachter mechanischer Stress der wichtigste Faktor des Packaging in Hinsicht auf Zuverlässigkeit zu sein. Wie sich gezeigt hat, ist Löten des Halbleiterchips auf den Leadframe typischerweise kritischer als das Vergießen und Löten ist typischerweise kritischer als das Kleben des Halbleiterchips auf den Leadframe.
  • 3A veranschaulicht den mechanischen Stress P während des Weichlötens eines Halbleiterchips 100 wie in 1A veranschaulicht und mit einem 6 µm dicken GaN-Halbleiterkörper 30 (d12 = 6 µm) auf einem Si-Halbleiterkörper 20, der auf einen 200 µm dicken Kupferleadframe gelötet ist, als Funktion der vertikalen Ausdehnung d11 des Si-Halbleiterkörpers 20. Der mechanische Stress P ist als maximaler Oberflächenstress in der Mitte der oberen GaN-Oberfläche 101 des zweiten Halbleiterkörpers 30 (maximaler Oberflächenstress wirkt in der Mitte der oberen GaN-Oberfläche) gegeben. Die Kurven b und c entsprechen jeweils Leadframedicken d2 von 200 µm und 250 µm. Abhängig von der vertikalen Ausdehnung d11 können hohe Zugstresswerte (positive Werte von P entsprechen Zugstress) auftreten. Die zwei Halbleiterverbindungsgestaltungen mit Zugstress während des Weichlötens von etwa 540 MPa zeigten dramatisch verbesserte Versagensraten in HTRB-Tests im Vergleich zu den Halbleiterverbindungsgestaltungen mit Zugstress oberhalb von 600 MPa. Die Versagensraten in HTRB-Tests können während des Lötens gebildeten Mikrorissen zugeschrieben werden. Die strichpunktierte Linie S1 repräsentiert den Zugstressschwellenwert von 540 MPa für stabilen Vorrichtungsbetrieb.
  • Interessanterweise hängen der maximale Oberflächenstress P und die Versagensraten in HTRB-Tests nichtmonoton von der vertikalen Ausdehnung d11 ab. Der maximale Oberflächenstress P verbleibt unterhalb des kritischen Wertes von 540 MPa für vertikale Ausdehnungen du, die entweder weniger als etwa 250 µm oder mehr als etwa 1200 µm betragen.
  • In den in 3A veranschaulichten Ausführungsformen beträgt die vertikale Ausdehnung d11 des Si-Halbleiterkörpers 20 wenigstens 15-mal mehr als die vertikale Ausdehnung d12 des GaN-Halbleiterkörpers 30.
  • Weitere Erforschung zeigt, dass der maximale Oberflächenstress P sich nur geringfügig mit der vertikalen Ausdehnung d12 des GaN-Halbleiterkörpers 30 ändert, falls der Si-Halbleiterkörper 20 wenigstens etwa 10-mal größer als die vertikale Ausdehnung d12 des GaN-Halbleiterkörpers 30 ist, zum Beispiel falls die vertikale Ausdehnung d12 in einem Bereich von 1 µm bis 10 µm liegt und die vertikale Ausdehnung d11 mehr als 100 µm beträgt.
  • Ferner hat die dritte Dicke d3 des Weichlots, das die Kontaktschicht bildet, keinen signifikanten Einfluss auf die Oberflächenstressniveaus, zumindest falls die dritte Dicke d3 in einem Bereich zwischen 10 µm und 100 µm liegt.
  • Durch Erforschen der verschiedenen Parametersätze wurde herausgefunden, dass die Chipdicke d1 (d1 = d11 + d12), die durch die vertikale Ausdehnung d11 angenähert werden kann, falls die vertikale Ausdehnung d12 klein im Vergleich zu der vertikalen Ausdehnung d11 ist, und die Leadframedicke d2, spezieller das Dickenverhältnis zwischen der Chipdicke d1 und der Leadframedicke d2 verwendet werden kann, um Kriterien für hohe Vorrichtungszuverlässigkeit festzusetzen. Dies wird unten ausführlicher erläutert.
  • 3B veranschaulicht den maximalen Oberflächenstress P in der Mitte der oberen GaN-Oberfläche eines Halbleiterchips des in 1A veranschaulichten Halbleiterbauelements als Funktion des Dickenverhältnisses R zwischen der Chipdicke d1 und der Leadframedicke d2. Die Kurven a, b, c, d und e entsprechen jeweils Leadframedicken d2 von 100 µm (Kurve a), 200 µm (Kurve b), 250 µm (Kurve c), 500 µm (Kurve d) und 1,3 µm (Kurve e). Die anderen Parameter sind wie oben in Bezug auf 3A erläutert.
  • Innerhalb der untersuchten Leadframedicken im Bereich zwischen 100 µm und 1300 µm gewährleisten Dickenverhältnisse R unterhalb von 1,1 hohe Vorrichtungszuverlässigkeit für GaN-on-Si-Vorrichtungen, die an dem Leadframe unter Verwendung eines Weichlots, wie etwa z.B. PbSnAg oder eines bleifreien Lots, angebracht sind. Für Leadframedicken d2 unterhalb von 250 µm, zwischen 250 µm und 500 µm und zwischen 500 µm und 1,3 mm werden außerdem stabile Packagekonfigurationen für Dickenverhältnisse R jeweils größer als 5,8, 4,5 und 1,9 erhalten (siehe gestrichelte vertikale Linien in 3B) .
  • 4A veranschaulicht den maximalen Oberflächenstress P in der Mitte der oberen GaN-Oberfläche eines Halbleiterchips des in 1A veranschaulichten Halbleiterbauelements als Funktion des Dickenverhältnisses R zwischen der Chipdicke d1 und der Leadframedicke d2. Die Kurven b, d und e entsprechen jeweils Leadframedicken d2 von 200 µm (Kurve b), 500 µm (Kurve d) und 1,3 mm (Kurve e). Der in 4A gezeigte maximale Oberflächenstress P entspricht GaN-on-Si-Chips, die unter Verwendung eines Diffusionslots, wie etwa AuSn, auf den Leadframe gelötet sind. Die anderen Parameter sind wie oben in Bezug auf 3A erläutert. Die Lotdicke d3 zeigt nur geringen Einfluss auf die Oberflächenstressniveaus, zumindest falls d3 in einem Bereich zwischen 0,5 µm und 10 µm liegt.
  • Aufgrund des höheren mechanischen Stresses, der durch Diffussionslot im Vergleich zu Weichlot verursacht wird, ist das Dickenverhältnis R, das hohe Chipzuverlässigkeit gewährleistet, geringfügig verschoben. Dickenverhältnisse R unterhalb von 0,9 gewährleisten hohe Vorrichtungszuverlässigkeit für GaN-on-Si-Vorrichtungen, die an dem Leadframe unter Verwendung eines Diffusionslots angebracht sind. Für Leadframedicken d2 unterhalb von 250 µm, zwischen 250 µm und 500 µm und zwischen 500 µm und 1,3 mm werden auch stabile Packagekonfigurationen für R jeweils größer als 6,8, 5,1 und 2,2 erhalten (siehe gestrichelte vertikale Linien in 4A).
  • 4B veranschaulicht den maximalen Oberflächenstress P in der Mitte der oberen GaN-Oberfläche eines Halbleiterchips des in 1A veranschaulichten Halbleiterbauelements als Funktion des Dickenverhältnisses R zwischen der Chipdicke d1 und der Leadframedicke d2. Die Kurven b, d und e entsprechen jeweils Leadframedicken d2 von 200 µm (Kurve b), 500 µm (Kurve d) und 1,3 mm (Kurve e). Der in 4B gezeigte maximale Oberflächenstress P entspricht GaN-on-Si-Chips, die auf den Leadframe geklebt sind. Die anderen Parameter sind wie oben in Bezug auf 3A erläutert.
  • Es wurde herausgefunden, dass die Lebensdauerkriterien nach 1000 h von HTRB-Tests von GaN-on-Si-Chips, die auf den Leadframe geklebt sind, erfüllt werden, falls der maximale Oberflächenstress P während des Klebens niedriger als etwa 280 MPa (strichpunktierte Linie S2) ist, d.h., falls das Dickenverhältnis R unterhalb von 1,3 liegt. Für Leadframedicken d2 unterhalb von 250 µm und zwischen 250 µm und 600 µm können außerdem stabile Packagekonfigurationen für Dickenverhältnisse R jeweils größer als 3,5 und 2,2 erhalten werden. Für Leadframedicken d2 oberhalb von 600 µm wurde herausgefunden, dass alle Chipdickenkonfigurationen in Bezug auf HTRB-Lebensdauervoraussetzungen stabil sind (siehe die gestrichelten vertikalen Linien in 4B). Für Chipdicken d1 von weniger als etwa 600 µm beträgt das Dickenverhältnis R typischerweise weniger als 1,0.
  • Aufgrund von ähnlichen Stress treffen die vorgestellten Ergebnisse und die abgeleiteten Gestaltungsregeln für GaN-on-Si-Chips ebenfalls auf andere auf Silizium gebildete III-Nitride zu.
  • Demzufolge beinhaltet ein Verfahren zum Herstellen eines Halbleiterbauelements das Bereitstellen eines Heteroübergangshalbleiterkörpers aufweisend einen ersten Halbleiterkörper, der Silizium umfasst, und einen zweiten Halbleiterkörper, der ein III-Nitrid umfasst und der einen Heteroübergang mit dem ersten Halbleiterkörper bildet, wobei der zweite Halbleiterkörper eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper und auf dem zweiten Halbleiterkörper eine HEMT-Struktur ausgebildet ist, und das Anbringen des ersten Halbleiterkörpers an einem Leadframe. Das Verfahren wird so durchgeführt, dass das Dickenverhältnis R zwischen einer Chipdicke d1 und einer Leadframedicke d2 in einem Bereich von 0,1 bis 1,2 liegt oder mehr als 1,9 beträgt.
  • Vor dem Anbringen an den Leadframe kann das Verarbeiten des Heteroübergangshalbleiterkörpers bereits abgeschlossen sein. Dies bedeutet, dass das Verarbeiten auf Waferebene abgeschlossen ist und der verwendete Heteroübergangswafer in einzelne Halbleiterchips einschließlich des Heteroübergangshalbleiterkörpers, d.h. einzelne HEMTs, geteilt wird. In diesen Ausführungsformen kann der erste Vorgang auch als Bereitstellen eines Halbleiterchips einschließlich eines Heteroübergangshalbleiterkörpers mit einem ersten Halbleiterkörper, der Silizium umfasst, und einem zweiten Halbleiterkörper, der ein III-Nitrid umfasst, beschrieben werden.
  • Zum Anbringen kann der erste Halbleiterkörper auf den Leadframe geklebt werden. In diesen Ausführungsformen liegt das Dickenverhältnis R in einem Bereich 0,1 bis 1,2.
  • Alternativ kann der erste Halbleiterkörper auf den Leadframe gelötet werden.
  • Vor dem Kleben oder Löten werden typischerweise eine oder mehrere Haftvermittlungsschichten auf und/oder an der Unterseite des ersten Halbleiterkörpers gebildet.
  • Falls ein Weichlot zum Löten verwendet wird, beträgt das Dickenverhältnis R typischerweise weniger als 1,1.
  • Falls ein Diffusionslot zum Löten verwendet wird oder falls Metallsintern zum Verbinden des ersten Halbleiterkörpers mit dem Leadframe verwendet wird, beträgt das Dickenverhältnis R typischerweise weniger als 0,9.
  • Das Bereitstellen des Halbleiterchips beinhaltet typischerweise das Bereitstellen eines Si-Halbleiterkörpers und das Bilden eines III-Nitridhalbleiterkörpers auf dem Si-Halbleiterkörper unter Verwendung von epitaktischem Abscheiden.
  • Zum Beispiel kann das Bereitstellen des Halbleiterchips einen oder mehrere der folgenden Prozesse beinhalten:
    • - Bereitstellen eines ersten Halbleiterkörpers aus monokristallinem Silizium,
    • - Bilden einer AlxGa1-xN/AlyGa1-yN-Übergitterstruktur auf dem ersten Halbleiterkörper,
    • - Bilden einer GaN/InAlGaN-Heterostruktur einschließlich eines weiteren Heteroübergangs, einer AlGaN/AlInGaN-Heterostruktur einschließlich eines weiteren Heteroübergangs oder einer GaN/AlGaN-Heterostruktur einschließlich eines weiteren Heteroübergangs auf dem ersten Halbleiterkörper,
    • - epitaktisches Abscheiden von AlxGa(1-x)N (mit 0 <=x<=1) auf einer <111>-Oberfläche des ersten Halbleiterkörpers zum Bilden eines weiteren Heteroübergangs,
    • - Bilden einer GaN-Schicht oberhalb des Heteroübergangs unter Verwendung von epitaktischem Abscheiden,
    • - epitaktisches Abscheiden von InxAlyGa(1-x-y)N (mit 0<x+y<=1, 0<=x und 0<=y)auf der GaN-Schicht zum Bilden eines weiteren Heteroübergangs oberhalb des Heteroübergangs, und
    • - Bilden einer Gateelektrode neben dem weiteren Heteroübergang.
  • Alle, einige oder eine der III-Nitridschichten können dotiert sein. Zum Beispiel kann eine C-Dotierung (Dotieren mit Kohlenstoff) verwendet werden, um die Eigenleitfähigkeit von III-Nitriden zu kompensieren. Ferner kann eine p-dotierte GaN-Schicht unterhalb eines Gates bereitgestellt werden, um selbstsperrende Vorrichtungscharakteristiken zu erzielen.
  • Typischerweise beinhaltet das hergestellte Halbleiterbauelement einen Halbleiterchip einschließlich eines ersten Halbleiterkörpers, z.B. aus monokristallinem Silizium, und eines zweiten Halbleiterkörpers, der ein III-Nitrid umfasst, z.B. mehrere III-Nitridschichten, und der einen Heteroübergang mit dem ersten Halbleiterkörper bildet, und eines Leadframes, der dem zweiten Halbleiterkörper entgegengesetzt und mit dem ersten Halbleiterkörper verbunden ist. Ein Dickenverhältnis zwischen einer gesamten Dicke des ersten Halbleiterkörpers und des zweiten Halbleiterkörpers und einer Dicke des Leadframes beträgt mehr als etwa 1,9 oder liegt in einem Bereich 0,1 bis 1,2.

Claims (22)

  1. Halbleiterbauelement (200), umfassend: - einen Heteroübergangshalbleiterkörper (40), der einen ersten Halbleiterkörper (20), der Silizium umfasst, und einen zweiten Halbleiterkörper (30), der an einer Oberseite (103) des ersten Halbleiterkörpers (20) angebracht ist und der ein III-Nitrid umfasst, umfasst, wobei der zweite Halbleiterkörper (30) eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper (30) und auf dem zweiten Halbleiterkörper (30) eine HEMT-Struktur ausgebildet ist; und - einen Leadframe (10), der mit dem ersten Halbleiterkörper (20) verbunden ist, wobei ein Dickenverhältnis (R) zwischen einer ersten Dicke (d1) des Heteroübergangshalbleiterkörpers (40) und einer zweiten Dicke (d2) des Leadframes (10) in einem Bereich 0,1 bis 1,2 liegt oder mehr als 1,9 beträgt.
  2. Halbleiterbauelement nach Anspruch 1, das ferner eine Kontaktschicht (15), die den ersten Halbleiterkörper (20) mit dem Leadframe (10) verbindet, umfasst.
  3. Halbleiterbauelement nach Anspruch 2, wobei die Kontaktschicht (15) eine Weichlotverbindung zwischen dem Leadframe (10) und dem ersten Halbleiterkörper (20) bereitstellt, und wobei das Dickenverhältnis (R) weniger als 1,1 beträgt.
  4. Halbleiterbauelement nach Anspruch 3, wobei die Kontaktschicht (15) eine dritte Dicke (d3) in einem Bereich von etwa 10 µm bis etwa 100 µm aufweist.
  5. Halbleiterbauelement nach Anspruch 2, wobei die Kontaktschicht (15) eine Diffusionslotverbindung oder eine Metallsinterverbindung zwischen dem Leadframe (10) und dem ersten Halbleiterkörper (20) bereitstellt, wobei das Dickenverhältnis (R) weniger als 0,9 beträgt, und/oder wobei die Kontaktschicht (15) eine dritte Dicke (d3) in einem Bereich von etwa 0,5 µm bis etwa 10 µm aufweist.
  6. Halbleiterbauelement nach Anspruch 2, wobei die Kontaktschicht (15) eine Klebeverbindung zwischen dem Leadframe (10) und dem ersten Halbleiterkörper (20) bereitstellt, wobei die Kontaktschicht (15) eine dritte Dicke (d3) in einem Bereich von etwa 5 µm bis etwa 60 µm aufweist, und/oder wobei das Dickenverhältnis (R) weniger als 1,0 beträgt und die erste Dicke (d1) weniger als 600 µm beträgt.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das ferner eine Vergussmasse (50), die den Heteroübergangshalbleiterkörper (40) auf dem Leadframe (10) versiegelt, umfasst.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei eine Dicke (d11) des ersten Halbleiterkörpers (20) höchstens 250 µm und/oder mehr als 200 µm beträgt.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das III-Nitrid Galliumnitrid ist, und/oder wobei der zweite Halbleiterkörper (30) eine GaN-Schicht (31, 32), eine InxAlyGa(1-x-y)N-Schicht (33), eine AlxGa1-xN/AlyGa1-yN-Übergitterstruktur (31), und/oder einen Heteroübergang (104)umfasst.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei ein Heteroübergang zwischen dem ersten Halbleiterkörper (20) und dem zweiten Halbleiterkörper (30) an der Oberseite (103) gebildet ist.
  11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die zweite Dicke (d2) des Leadframes (10) in einem Bereich von etwa 100 µm bis etwa 2 mm liegt, wobei eine Dicke (d12) des zweiten Halbleiterkörpers (30) in einem Bereich von etwa 1 µm bis etwa 10 µm liegt, wobei der Leadframe (10) mit einer der Oberseite (103) entgegengesetzten Unterseite (102) des ersten Halbleiterkörpers (20) verbunden ist, und/oder wobei der Leadframe (10) ein Metall umfasst.
  12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei eine Oberseite (101) des zweiten Halbleiterkörpers (30) eine Oberseite des Heteroübergangshalbleiterkörpers (40) bildet, wobei die HEMT-Struktur ein im zweiten Halbleiterkörper (30) angeordnetes Sourcegebiet (34) und ein im zweiten Halbleiterkörper (30) angeordnetes Draingebiet (36) aufweist, und wobei auf der Oberseite (101) des zweiten Halbleiterkörpers (30) eine Sourcemetallisierung (11) in elektrischem Kontakt mit dem Sourcegebiet (34) und eine Drainmetallisierung (12) in elektrischem Kontakt mit dem Draingebiet (36) angeordnet ist.
  13. Halbleiterbauelement (200), umfassend: - einen Heteroübergangshalbleiterkörper (40), der einen ersten Halbleiterkörper (20), der Silizium umfasst, und einen zweiten Halbleiterkörper (30), der ein III-Nitrid umfasst und der einen Heteroübergang (103) mit dem ersten Halbleiterkörper bildet, umfasst, wobei der Heteroübergangshalbleiterkörper (40) in einer vertikalen Richtung, die senkrecht zu dem Heteroübergang (103) ist, eine erste vertikale Ausdehnung (d1) aufweist, und wobei der zweite Halbleiterkörper (30) eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper (30) und auf dem zweiten Halbleiterkörper (30) eine HEMT-Struktur ausgebildet ist; und - einen Leadframe (10) mit einer zweiten vertikalen Ausdehnung (d2) in der vertikalen Richtung, wobei der erste Halbleiterkörper (20) auf den Leadframe (10) geklebt ist oder auf den Leadframe (10) gelötet ist, und wobei wenigstens eines der folgenden Kriterien erfüllt ist: - eine vertikale Ausdehnung (d11) des ersten Halbleiterkörpers (20) beträgt mehr als 1200 µm; - die zweite vertikale Ausdehnung (d2) beträgt mehr als 500 µm; und - ein Dickenverhältnis (R) zwischen der ersten vertikalen Ausdehnung (d1) und der zweiten vertikalen Ausdehnung (d2) mehr als 1,9 beträgt oder in einem Bereich 0,1 bis 1,2 liegt.
  14. Halbleiterbauelement nach Anspruch 13, wobei der erste Halbleiterkörper (20) auf den Leadframe (10) geklebt ist, und wobei das Dickenverhältnis (R) in einem Bereich 0,1 bis 1,1 liegt.
  15. Halbleiterbauelement nach Anspruch 13, wobei der erste Halbleiterkörper (20) auf den Leadframe (10) gelötet ist, und wobei das Dickenverhältnis (R) in einem Bereich 0,1 bis 1,1 liegt.
  16. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: - Bereitstellen eines Heteroübergangshalbleiterkörpers (40), der einen ersten Halbleiterkörper (20), der Silizium umfasst, und einen zweiten Halbleiterkörper (30), der ein III-Nitrid umfasst und der einen Heteroübergang (103) mit dem ersten Halbleiterkörper (20) bildet, umfasst wobei der zweite Halbleiterkörper (30) eine HEMT-Struktur aufweist oder im zweiten Halbleiterkörper (30) und auf dem zweiten Halbleiterkörper (30) eine HEMT-Struktur ausgebildet ist; und - Anbringen des ersten Halbleiterkörpers (20) an einem Leadframe (10), sodass in einer vertikalen Richtung, die senkrecht zu dem Heteroübergang (103) ist, ein Dickenverhältnis (R) zwischen einer ersten Dicke (d1) des Heteroübergangshalbleiterkörpers (40) und einer zweiten Dicke (d2) des Leadframes (10) in einem Bereich 0,1 bis 1,2 liegt oder mehr als 1,9 beträgt.
  17. Verfahren nach Anspruch 16, das ferner ein Versiegeln des Heteroübergangshalbleiterkörpers (40) auf dem Leadframe (10) unter Verwendung eines Harzes umfasst.
  18. Verfahren nach einem der Ansprüche 16 bis 17, wobei das Bereitstellen des Heteroübergangshalbleiterkörpers (40) umfasst: - epitaktisches Abscheiden von AlxGa(1-x)N auf einer <111>-Oberfläche des ersten Halbleiterkörpers (20) zum Bilden des Heteroübergangs (103).
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Bereitstellen des Heteroübergangshalbleiterkörpers (40) umfasst: - Bilden einer GaN-Schicht (32) oberhalb des Heteroübergangs (103), das epitaktisches Abscheiden umfasst; und - Epitaktisches Abscheiden von InxAlyGa(1-x-y)N auf der GaN-Schicht zum Bilden eines weiteren Heteroübergangs (104) oberhalb des Heteroübergangs (103) .
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei der erste Halbleiterkörper (20) auf den Leadframe (10) gelötet wird, und wobei das Dickenverhältnis (R) weniger als 1,1 beträgt.
  21. Verfahren nach einem der Ansprüche 16 bis 20, wobei ein Weichlot zum Anbringen verwendet wird.
  22. Verfahren nach einem der Ansprüche 16 bis 19, wobei der erste Halbleiterkörper (20) auf den Leadframe (10) geklebt wird, und wobei das Dickenverhältnis (R) weniger als 1,2 beträgt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6575304B2 (ja) * 2015-10-30 2019-09-18 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
US11387356B2 (en) * 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151717A1 (en) 2012-12-04 2014-06-05 Infineon Technologies Ag Packaged Vertical Power Device Comprising Compressive Stress and Method of Making a Packaged Vertical Power Device
US20140306332A1 (en) 2013-04-11 2014-10-16 Texas Instruments Incorporated Integrating Multi-Output Power Converters Having Vertically Stacked Semiconductor Chips

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
JP3051376B2 (ja) * 1998-08-24 2000-06-12 松下電子工業株式会社 リードフレーム及びその製造方法並びにリードフレームを用いた半導体装置
US20050275089A1 (en) * 2004-06-09 2005-12-15 Joshi Rajeev D Package and method for packaging an integrated circuit die
US7508012B2 (en) * 2006-01-18 2009-03-24 Infineon Technologies Ag Electronic component and method for its assembly
US9589868B2 (en) * 2015-03-11 2017-03-07 Gan Systems Inc. Packaging solutions for devices and systems comprising lateral GaN power transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140151717A1 (en) 2012-12-04 2014-06-05 Infineon Technologies Ag Packaged Vertical Power Device Comprising Compressive Stress and Method of Making a Packaged Vertical Power Device
US20140306332A1 (en) 2013-04-11 2014-10-16 Texas Instruments Incorporated Integrating Multi-Output Power Converters Having Vertically Stacked Semiconductor Chips

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