JP2000223693A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチ溝を設けて裏面側端子を表面側に
導出することにより、３端子型素子であってもウェハス
ケールでのチップサイズパッケージを可能にする。 【解決手段】 高濃度層１１と低濃度層１２をもつ半
導体ウェハの低濃度層１２側にベース、エミッタを形成
してバイポーラトランジスタとする。ベースを囲む位置
に高濃度層１１に達するトレンチ溝１８を形成し、導出
電極２１によって表面側に導出する。半導体ウェハ表面
側を樹脂層２３で被覆し、樹脂層２３表面にベース、エ
ミッタ、コレクタ用の第３の電極層２２を露出させる。
樹脂層２３と共に半導体ウェハ２４をダイシングして、
個々の半導体装置を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体チップ裏面側を取り出し電極の１つとする３
端子素子における、ウェハスケールチップサイズパッケ
ージに関する。

【０００２】

【従来の技術】従来の半導体装置の組立工程において
は、ウェハからダイシングして分離した半導体チップを
リードフレームに固着し、金型と樹脂注入によるトラン
スファーモールドによってリードフレーム上に固着され
た半導体チップを封止し、封止された半導体チップを個
々の半導体装置毎に分離するという工程が行われてい
る。リード端子が樹脂の外側に突出すること、トランス
ファーモールド金型の精度の問題などにより、外形寸法
の縮小化には限界が見えていた。

【０００３】近年、外形寸法を半導体チップサイズと同
等あるいは近似した寸法にまで縮小する事が可能な、ウ
ェハスケールＣＳＰ（チップサイズパッケージ）が注目
され始めている。これは、図１２を参照して、半導体ウ
ェハ１に各種拡散などの前処理を施して多数の半導体チ
ップ２を形成し、半導体ウェハ１の上部を樹脂層３で被
覆すると共に樹脂層３表面に外部接続用の電極４を導出
し、その後半導体ウェハ１のダイシングラインに沿って
半導体チップ１を分割して、図１２（Ｃ）に示したよう
な完成品としたものである。樹脂層３は半導体チップ１
の表面（裏面を被覆する場合もある）を被覆するだけで
あり、半導体チップ１の側壁にはシリコン基板が露出す
る。電極４は樹脂層３下部に形成された集積回路網と電
気的に接続されており、実装基板上に形成した導電パタ
ーンに対して電極４を対向接着することによりこの半導
体装置の実装が実現する。

【０００４】斯かる半導体装置は、装置のパッケージサ
イズが半導体チップのチップサイズと同等であり、実装
基板に対しても対向接着で済むので、実装占有面積を大
幅に減らすことが出来る利点を有する。また、後工程に
拘わるコストを大幅に減じることが出来る利点を有する
ものである。（例えば、特開平９−６４０４９号）

【０００５】

【発明が解決しようとする課題】しかしながら、半導体
基板の裏面側を取り出し電極の一つとして、動作電流を
半導体チップの厚み方向に流す３端子型の半導体素子、
例えば基板をコレクタとするバイポーラ型トランジスタ
や、基板を共通ドレインとするパワーＭＯＳＦＥＴ装置
では、前記コレクタやドレインを半導体チップ表面側に
導出する手段がなく、この為にウェハスケールでのＣＳ
Ｐ装置を実現することが困難である欠点があった。

【０００６】また、ＮＰＮ型トランジスタを例にしする
と、チップ表面に形成したベース領域の周囲にコレクタ
端子を設け、ここから樹脂層３表面に露出する電極４を
導出することも考えられるが、コレクタは通常、ベース
領域を形成するための低濃度層と、裏面電極を形成する
ための高濃度層とのＮ／Ｎ＋２層構造を採用しており、
低濃度のＮ型層から電極４を導出すると、直列抵抗成分
が高くなって、素子特性を劣化させる欠点があった。

【０００７】

【課題を解決するための手段】本発明は上述した従来の
欠点に鑑みて成されたものであり、高濃度層と低濃度層
とを有し、半導体素子複数個分に相当する半導体ウェハ
を準備する工程と、前記低濃度層の表面から前記高濃度
層に達する溝を形成する工程と、前記溝の表面に露出し
た高濃度層に接触し、前記低濃度層の表面まで導出され
る導出電極を形成する工程と、前記導出電極及び前記半
導体素子の電極に各々接続される、接続電極を形成する
工程と、前記接続電極の頭部を露出するように、前記半
導体ウェハの表面を絶縁体で被覆する工程と、前記半導
体ウェハを前記半導体素子の個々に分割する工程と、を
具備し、前記高濃度層を前記導出電極を介して前記低濃
度層側に導出したことを特徴とするものである。

【０００８】

【発明の実施の形態】以下に本発明の実施の形態を、Ｎ
ＰＮトランジスタを例にして詳細に説明する。

【０００９】第１工程：図１参照 まず、半導体ウェハ１０にＮＰＮトランジスタを構成す
るための各種拡散領域を形成する。半導体ウェハ１０
は、裏面側にＮ＋型高濃度層１１を有し、表面側に実質
的なコレクタとなるＮ型の低濃度層１２を形成したもの
で、Ｎ型半導体基板の両面にＮ＋層を拡散した後にウェ
ハを研磨した素材か、あるいはＮ＋基板の上にＮ型のエ
ピタキシャル層を形成したものを用いる前工程として、
低濃度層１２の表面に選択的にボロン等のＰ型不純物を
選択拡散してベース領域１３を形成し、さらにベース領
域１３表面にリン等のＮ型不純物を選択拡散してエミッ
タ領域１４とＮ＋ガードリング領域１５を形成する。符
号１６はシリコン酸化膜である。

【００１０】この状態での半導体チップ１のパターン形
状を図２に示した。ここでは、ベース領域１３の表面に
格子状のエミッタ領域１４を形成し、該格子の目の部分
に島状のベース領域１３が規則的に点在するようなパタ
ーン形状とした。

【００１１】第２工程：図３参照 シリコン酸化膜１６にコンタクト孔を形成し、蒸着ある
いはスパッタ法によってアルミニウムを堆積した後これ
をパターニングする事によって、ベースとエミッタ用の
第１の電極１７を形成する。図２のパターン形状に従え
ば、ベース電極は島状ベースの各々に点在し、エミッタ
電極は格子状の配列となる。

【００１２】第３程：図４参照 ベース領域１３を囲む領域に、低濃度層１２を貫通し高
濃度層１１に達するトレンチ溝１８を形成する。トレン
チ溝１８はベース領域１３を囲む環状のパターンでも良
いし、周囲の一部に部分的に配置することも可能であ
る。トレンチ溝１８はＮ＋ガードリング領域１５に境を
接している。

【００１３】その後、第１の電極１７の上にＣＶＤ法に
よってＢＰＳＧ膜等の層間絶縁膜１９を形成し、スルー
ホールを形成する。スルーホール形成後はトレンチ溝１
８内部の酸化膜は除去されているものとする。そして、
蒸着あるいはスパッタ法によって全面にアルミニウムを
形成し、これをパターニングして第２の電極層２０を形
成する。第２の電極層２０はトレンチ溝１８内部で高濃
度層１１に接触し、トレンチ溝１８内壁に沿って低濃度
層１２表面まで導出されて、導出電極２１を形成する。
導出電極２１は、トランジスタのコレクタを表面側に導
出する電極となる。

【００１４】このときの平面図を図５に示す。ベース領
域の周囲を囲むようにトレンチ溝１８と導出電極２１と
が形成され、第２の電極層２０はスルーホールを介して
第１の電極層１７にコンタクトし、ベースとエミッタ用
の電極を形成する。

【００１５】第４工程：図６参照 導出電極２１を含めて、第２の電極層２０に接触する第
３の電極層２２を形成する。第１と第２の電極層１７、
２０が蒸着法などによって膜圧が０．５〜２．０μｍ程
度であるのに対し、第３の電極２２は半田ボールの接着
や半田メッキ法などによって、５０〜２００μｍもの膜
厚に形成する。

【００１６】このときの平面図を図７に示す。ベース領
域１３に接続される電極をベース電極、エミッタ領域１
４に接続される電極をエミッタ電極、導出電極２０に接
続される電極をコレクタ電極として、第３の電極２２が
３端子分形成されている。各端子の間隔は実装基板上の
配線ピッチの規格に合致しており、０．２ｍｍあるいは
０．５ｍｍ程度の間隔で設けられている。 第５工程：図８参照 第３の電極層２２が形成された半導体ウェハを樹脂封止
して、上部を樹脂層２３で被覆する。第３の電極層２２
の頭部が露出するような形態で金型で封止するか、ある
いは第３の電極層２２を完全に埋設するような形態で封
止した後に表面を研磨して、第３の電極層２２の頭部を
露出させる手段でもよい。このとき、半導体ウェハの裏
面側（高濃度層１１側）も樹脂層２３で被覆することが
可能である。また、樹脂層２３表面に露出した第３の電
極層２２に対して、更に半田ボールなどの材料を接続し
てもよい。

【００１７】第６工程：図９参照 以上の工程で製造された半導体ウェハ２４をダイシング
装置に移送し、半導体ウェハ２４のダイシングラインに
沿って、樹脂層２３と共に半導体ウェハ２４をダイシン
グブレード２５でダイシングする。ダイシングによって
個々の半導体チップに分離された半導体装置を図１０に
示した。半導体チップの側壁はダイシングによって切断
されたシリコン表面が露出している。

【００１８】以下に、チップ裏面側を電極とする場合に
は０．８５ｍｍ×０．８５ｍｍのチップサイズでパター
ン設計可能な素子を、本発明用途に設計し直す場合を考
察する。ユーザ側で設計可能な配線間ピッチを０．２ｍ
ｍとすると、素子側には電極の線幅が０．２ｍｍ以上、
電極と電極との間隔も０．２ｍｍ以上維持する必要が生
じる。すると、３端子用に３つの電極を並べる為には、
最低でも１．０ｍｍのチップサイズが必要になる。

【００１９】そこで、第１と第２の配線層１７、２０の
パターン設計を考慮する。図１１（Ａ）を参照して、ベ
ース電極となる第１の電極層１７ａを島状に点在させ、
その周囲をエミッタ電極となる第１の電極層１７ｂが格
子状に取り囲む形状とする。層間絶縁膜１９を挟み、第
２の電極層２０ａ、２０ｂが半導体チップ表面を２分割
するような形状で設計する。ベース電極となる第２の電
極層２０ａは第１の電極層１７ａに、エミッタ電極とな
る第２の電極層２０ｂは第１の電極層１７ｂに各々層間
接続される。第２の電極層２０ｂの下に位置する第１の
電極層１７ａは、ストライプ状に延在して第２の電極層
２０ａの下部まで延在し、その端部で第２の電極層２０
ａに層間接続する。第１の電極層１７ｂは、格子状にチ
ップ全面に延在しているのでこの様な手法は無用であ
る。

【００２０】そして、図１１（Ｂ）に示したように、従
来のチップサイズ３０（０．８５ｍｍ×０．８５ｍｍ）
に対してチップサイズを１．２ｍｍ×１．２ｍｍまで拡
張して、コレクタ電極を配置する領域を確保する。その
拡張した領域にトレンチ溝１９を延在させ、導出電極２
１も同様に配置する。第２の電極層２０の上にベース及
びエミッタ用の第３の電極層２２ａ、２２ｂを形成し、
導出電極２１上にコレクタとなる第３の電極層２２ｃを
配置する。なお、トレンチ溝１８は必ずしも環状である
必要がなく、例えばコの字型にしてチップサイズの低減
を図るのも良い。

【００２１】斯かる方法によって製造された半導体装置
は、高濃度層１１に達するトレンチ溝１８を形成し、導
出電極２１によって半導体チップ表面側にコレクタ端子
を導出したので、３端子型の半導体素子であってもウェ
ハスケール型のチップサイズパッケージを得ることが出
来る。また、導出電極１８が高濃度層１１に達している
ので、コレクタの取り出し抵抗を小さく押さえることが
出来る。

【００２２】なお、半導体素子としてはバイポーラ型ト
ランジスタの他にも、パワーＭＯＳＦＥＴ装置などにも
適用できることは言うまでもない。

【００２３】

【発明の効果】以上に説明したように、本発明によれ
ば、チップ裏面側を電極とする３端子型の半導体素子で
あっても、３端子全てを表面側に導出して、ウェハスケ
ールでのチップサイズパッケージを得ることが出来る利
点を有する。このとき、トレンチ溝１８を設けることで
導出電極１８を高濃度層１１に直接接触させたので、取
り出しの直接抵抗を減じることが出来る利点をも有す
る。

【図面の簡単な説明】

【図１】本発明を説明するための断面図である、

【図２】本発明を説明するための平面図である。

【図３】本発明を説明するための断面図である。

【図４】本発明を説明するための断面図である、

【図５】本発明を説明するための平面図である、

【図６】本発明を説明するための断面図である。

【図７】本発明を説明するための平面図である。

【図８】本発明を説明するための断面図である。

【図９】本発明を説明するための斜視図である。

【図１０】本発明を説明するための断面図である。

【図１１】本発明を説明するための図である。

【図１２】従来例を説明するための図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 高濃度層と低濃度層とを有し、半導体素
   子複数個分に相当する半導体ウェハを準備する工程と、 前記低濃度層の表面から前記高濃度層に達する溝を形成
   する工程と、 前記溝の表面に露出した高濃度層に接触し、前記低濃度
   層の表面まで導出される導出電極を形成する工程と、 前記導出電極及び前記半導体素子の電極に各々接続され
   る、接続電極を形成する工程と、 前記接続電極の頭部を露出するように、前記半導体ウェ
   ハの表面を絶縁体で被覆する工程と、 前記半導体ウェハを前記半導体素子の個々に分割する工
   程と、を具備し、 前記高濃度層を前記導出電極を介して前記半導体ウェハ
   の表面側に導出したことを特徴とする、半導体装置の製
   造方法。
2. 【請求項２】 前記半導体素子が３端子素子であること
   を特徴とする、請求項１記載の半導体装置の製造方法。