JP3945929B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3945929B2 JP3945929B2 JP2218599A JP2218599A JP3945929B2 JP 3945929 B2 JP3945929 B2 JP 3945929B2 JP 2218599 A JP2218599 A JP 2218599A JP 2218599 A JP2218599 A JP 2218599A JP 3945929 B2 JP3945929 B2 JP 3945929B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor
- concentration layer
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体チップ裏面側を取り出し電極の1つとする3端子素子における、ウェハスケールチップサイズパッケージに関する。
【0002】
【従来の技術】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。リード端子が樹脂の外側に突出すること、トランスファーモールド金型の精度の問題などにより、外形寸法の縮小化には限界が見えていた。
【0003】
近年、外形寸法を半導体チップサイズと同等あるいは近似した寸法にまで縮小する事が可能な、ウェハスケールCSP(チップサイズパッケージ)が注目され始めている。これは、図12を参照して、半導体ウェハ1に各種拡散などの前処理を施して多数の半導体チップ2を形成し、半導体ウェハ1の上部を樹脂層3で被覆すると共に樹脂層3表面に外部接続用の電極4を導出し、その後半導体ウェハ1のダイシングラインに沿って半導体チップ1を分割して、図12(C)に示したような完成品としたものである。樹脂層3は半導体チップ1の表面(裏面を被覆する場合もある)を被覆するだけであり、半導体チップ1の側壁にはシリコン基板が露出する。電極4は樹脂層3下部に形成された集積回路網と電気的に接続されており、実装基板上に形成した導電パターンに対して電極4を対向接着することによりこの半導体装置の実装が実現する。
【0004】
斯かる半導体装置は、装置のパッケージサイズが半導体チップのチップサイズと同等であり、実装基板に対しても対向接着で済むので、実装占有面積を大幅に減らすことが出来る利点を有する。また、後工程に拘わるコストを大幅に減じることが出来る利点を有するものである。(例えば、特開平9−64049号)
【0005】
【発明が解決しようとする課題】
しかしながら、半導体基板の裏面側を取り出し電極の一つとして、動作電流を半導体チップの厚み方向に流す3端子型の半導体素子、例えば基板をコレクタとするバイポーラ型トランジスタや、基板を共通ドレインとするパワーMOSFET装置では、前記コレクタやドレインを半導体チップ表面側に導出する手段がなく、この為にウェハスケールでのCSP装置を実現することが困難である欠点があった。
【0006】
また、NPN型トランジスタを例にしすると、チップ表面に形成したベース領域の周囲にコレクタ端子を設け、ここから樹脂層3表面に露出する電極4を導出することも考えられるが、コレクタは通常、ベース領域を形成するための低濃度層と、裏面電極を形成するための高濃度層とのN/N+2層構造を採用しており、低濃度のN型層から電極4を導出すると、直列抵抗成分が高くなって、素子特性を劣化させる欠点があった。
【0007】
【課題を解決するための手段】
本発明は上述した従来の欠点に鑑みて成されたものであり、高濃度層と低濃度層とを有し、半導体素子複数個分に相当する半導体ウェハを準備する工程と、
前記低濃度層の表面から前記高濃度層に達する溝を形成する工程と、
前記溝の表面に露出した高濃度層に接触し、前記低濃度層の表面まで導出される導出電極を形成する工程と、
前記導出電極及び前記半導体素子の電極に各々接続される、接続電極を形成する工程と、
前記接続電極の頭部を露出するように、前記半導体ウェハの表面を絶縁体で被覆する工程と、
前記半導体ウェハを前記半導体素子の個々に分割する工程と、を具備し、
前記高濃度層を前記導出電極を介して前記低濃度層側に導出したことを特徴とするものである。
【0008】
【発明の実施の形態】
以下に本発明の実施の形態を、NPNトランジスタを例にして詳細に説明する。
【0009】
第1工程:図1参照
まず、半導体ウェハ10にNPNトランジスタを構成するための各種拡散領域を形成する。半導体ウェハ10は、裏面側にN+型高濃度層11を有し、表面側に実質的なコレクタとなるN型の低濃度層12を形成したもので、N型半導体基板の両面にN+層を拡散した後にウェハを研磨した素材か、あるいはN+基板の上にN型のエピタキシャル層を形成したものを用いる
前工程として、低濃度層12の表面に選択的にボロン等のP型不純物を選択拡散してベース領域13を形成し、さらにベース領域13表面にリン等のN型不純物を選択拡散してエミッタ領域14とN+ガードリング領域15を形成する。符号16はシリコン酸化膜である。
【0010】
この状態での半導体チップ1のパターン形状を図2に示した。ここでは、ベース領域13の表面に格子状のエミッタ領域14を形成し、該格子の目の部分に島状のベース領域13が規則的に点在するようなパターン形状とした。
【0011】
第2工程:図3参照
シリコン酸化膜16にコンタクト孔を形成し、蒸着あるいはスパッタ法によってアルミニウムを堆積した後これをパターニングする事によって、ベースとエミッタ用の第1の電極17を形成する。図2のパターン形状に従えば、ベース電極は島状ベースの各々に点在し、エミッタ電極は格子状の配列となる。
【0012】
第3程:図4参照
ベース領域13を囲む領域に、低濃度層12を貫通し高濃度層11に達するトレンチ溝18を形成する。トレンチ溝18はベース領域13を囲む環状のパターンでも良いし、周囲の一部に部分的に配置することも可能である。トレンチ溝18はN+ガードリング領域15に境を接している。
【0013】
その後、第1の電極17の上にCVD法によってBPSG膜等の層間絶縁膜19を形成し、スルーホールを形成する。スルーホール形成後はトレンチ溝18内部の酸化膜は除去されているものとする。そして、蒸着あるいはスパッタ法によって全面にアルミニウムを形成し、これをパターニングして第2の電極層20を形成する。第2の電極層20はトレンチ溝18内部で高濃度層11に接触し、トレンチ溝18内壁に沿って低濃度層12表面まで導出されて、導出電極21を形成する。導出電極21は、トランジスタのコレクタを表面側に導出する電極となる。
【0014】
このときの平面図を図5に示す。ベース領域の周囲を囲むようにトレンチ溝18と導出電極21とが形成され、第2の電極層20はスルーホールを介して第1の電極層17にコンタクトし、ベースとエミッタ用の電極を形成する。
【0015】
第4工程:図6参照
導出電極21を含めて、第2の電極層20に接触する第3の電極層22を形成する。第1と第2の電極層17、20が蒸着法などによって膜圧が0.5〜2.0μm程度であるのに対し、第3の電極22は半田ボールの接着や半田メッキ法などによって、50〜200μmもの膜厚に形成する。
【0016】
このときの平面図を図7に示す。ベース領域13に接続される電極をベース電極、エミッタ領域14に接続される電極をエミッタ電極、導出電極20に接続される電極をコレクタ電極として、第3の電極22が3端子分形成されている。各端子の間隔は実装基板上の配線ピッチの規格に合致しており、0.2mmあるいは0.5mm程度の間隔で設けられている。
第5工程:図8参照
第3の電極層22が形成された半導体ウェハを樹脂封止して、上部を樹脂層23で被覆する。第3の電極層22の頭部が露出するような形態で金型で封止するか、あるいは第3の電極層22を完全に埋設するような形態で封止した後に表面を研磨して、第3の電極層22の頭部を露出させる手段でもよい。このとき、半導体ウェハの裏面側(高濃度層11側)も樹脂層23で被覆することが可能である。また、樹脂層23表面に露出した第3の電極層22に対して、更に半田ボールなどの材料を接続してもよい。
【0017】
第6工程:図9参照
以上の工程で製造された半導体ウェハ24をダイシング装置に移送し、半導体ウェハ24のダイシングラインに沿って、樹脂層23と共に半導体ウェハ24をダイシングブレード25でダイシングする。ダイシングによって個々の半導体チップに分離された半導体装置を図10に示した。半導体チップの側壁はダイシングによって切断されたシリコン表面が露出している。
【0018】
以下に、チップ裏面側を電極とする場合には0.85mm×0.85mmのチップサイズでパターン設計可能な素子を、本発明用途に設計し直す場合を考察する。ユーザ側で設計可能な配線間ピッチを0.2mmとすると、素子側には電極の線幅が0.2mm以上、電極と電極との間隔も0.2mm以上維持する必要が生じる。すると、3端子用に3つの電極を並べる為には、最低でも1.0mmのチップサイズが必要になる。
【0019】
そこで、第1と第2の配線層17、20のパターン設計を考慮する。図11(A)を参照して、ベース電極となる第1の電極層17aを島状に点在させ、その周囲をエミッタ電極となる第1の電極層17bが格子状に取り囲む形状とする。層間絶縁膜19を挟み、第2の電極層20a、20bが半導体チップ表面を2分割するような形状で設計する。ベース電極となる第2の電極層20aは第1の電極層17aに、エミッタ電極となる第2の電極層20bは第1の電極層17bに各々層間接続される。第2の電極層20bの下に位置する第1の電極層17aは、ストライプ状に延在して第2の電極層20aの下部まで延在し、その端部で第2の電極層20aに層間接続する。第1の電極層17bは、格子状にチップ全面に延在しているのでこの様な手法は無用である。
【0020】
そして、図11(B)に示したように、従来のチップサイズ30(0.85mm×0.85mm)に対してチップサイズを1.2mm×1.2mmまで拡張して、コレクタ電極を配置する領域を確保する。その拡張した領域にトレンチ溝19を延在させ、導出電極21も同様に配置する。第2の電極層20の上にベース及びエミッタ用の第3の電極層22a、22bを形成し、導出電極21上にコレクタとなる第3の電極層22cを配置する。なお、トレンチ溝18は必ずしも環状である必要がなく、例えばコの字型にしてチップサイズの低減を図るのも良い。
【0021】
斯かる方法によって製造された半導体装置は、高濃度層11に達するトレンチ溝18を形成し、導出電極21によって半導体チップ表面側にコレクタ端子を導出したので、3端子型の半導体素子であってもウェハスケール型のチップサイズパッケージを得ることが出来る。また、導出電極18が高濃度層11に達しているので、コレクタの取り出し抵抗を小さく押さえることが出来る。
【0022】
なお、半導体素子としてはバイポーラ型トランジスタの他にも、パワーMOSFET装置などにも適用できることは言うまでもない。
【0023】
【発明の効果】
以上に説明したように、本発明によれば、チップ裏面側を電極とする3端子型の半導体素子であっても、3端子全てを表面側に導出して、ウェハスケールでのチップサイズパッケージを得ることが出来る利点を有する。このとき、トレンチ溝18を設けることで導出電極18を高濃度層11に直接接触させたので、取り出しの直接抵抗を減じることが出来る利点をも有する。
【図面の簡単な説明】
【図1】本発明を説明するための断面図である、
【図2】本発明を説明するための平面図である。
【図3】本発明を説明するための断面図である。
【図4】本発明を説明するための断面図である、
【図5】本発明を説明するための平面図である、
【図6】本発明を説明するための断面図である。
【図7】本発明を説明するための平面図である。
【図8】本発明を説明するための断面図である。
【図9】本発明を説明するための斜視図である。
【図10】本発明を説明するための断面図である。
【図11】本発明を説明するための図である。
【図12】従来例を説明するための図である。
Claims (2)
- 裏面側の高濃度層と表面側の低濃度層とを有し、半導体素子複数個分に相当する半導体ウェハを準備する工程と、
前記半導体素子の個々に複数の第1の電極を形成する工程と、
前記低濃度層の表面から前記高濃度層に達する溝を形成する工程と、
前記第1の電極上に層間絶縁膜を形成し、該層間絶縁膜にスルーホールを形成する工程と、
前記層間絶縁膜のスルーホールを介して前記第1の電極にコンタクトする平板状の第2の電極と、前記溝の表面に露出した高濃度層に接触し、前記低濃度層の表面まで導出される導出電極を同時に形成する工程と、
前記導出電極及び前記第2の電極に各々接続される、接続電極を形成する工程と、
前記接続電極の頭部を露出するように、前記半導体ウェハの表面を絶縁体で被覆する工程と、
前記半導体ウェハを前記半導体素子の個々に分割する工程と、を具備し、
前記高濃度層を前記導出電極を介して前記半導体ウェハの表面側に導出したことを特徴とする、半導体装置の製造方法。 - 前記半導体素子が3端子素子であることを特徴とする、請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2218599A JP3945929B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2218599A JP3945929B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000223693A JP2000223693A (ja) | 2000-08-11 |
JP3945929B2 true JP3945929B2 (ja) | 2007-07-18 |
Family
ID=12075744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2218599A Expired - Fee Related JP3945929B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3945929B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390745B1 (ko) * | 2001-03-22 | 2003-07-10 | 주식회사 케이이씨 | 초절전용 금속배선 구조를 갖는 스위칭용 트랜지스터 및그의 제조방법 |
JP2007150176A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置及びその製造方法 |
JP5261636B2 (ja) | 2006-10-27 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
WO2022196158A1 (ja) * | 2021-03-18 | 2022-09-22 | ローム株式会社 | ワイドバンドギャップ半導体装置 |
WO2023080082A1 (ja) * | 2021-11-05 | 2023-05-11 | ローム株式会社 | 半導体装置 |
-
1999
- 1999-01-29 JP JP2218599A patent/JP3945929B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000223693A (ja) | 2000-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100737204B1 (ko) | 반도체 장치의 제조 방법 | |
JP3819574B2 (ja) | 半導体装置の製造方法 | |
KR100738149B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JPH0671062B2 (ja) | 樹脂封止型半導体装置 | |
JP4072816B2 (ja) | 複合モジュール及びその製造方法 | |
KR920003438B1 (ko) | 샌드위치된 산화 실리콘층과 질화 실리콘층을 갖는 프로그램 가능 접속패드 | |
JP3945929B2 (ja) | 半導体装置の製造方法 | |
JP3895884B2 (ja) | 半導体装置 | |
JP3432708B2 (ja) | 半導体装置と半導体モジュール | |
JP2013026249A (ja) | 双方向ツェナーダイオードおよび双方向ツェナーダイオードの製造方法 | |
JP2003124222A (ja) | 半導体装置 | |
US4949150A (en) | Programmable bonding pad with sandwiched silicon oxide and silicon nitride layers | |
JP3744771B2 (ja) | 半導体装置の製造方法 | |
US20210066150A1 (en) | Semiconductor device and semiconductor element | |
JPS6366948A (ja) | プログラマブルボンデイングパツド | |
JP4017625B2 (ja) | 半導体装置の製造方法 | |
US20240290783A1 (en) | Semiconductor device and processes for making same | |
JP3744772B2 (ja) | 半導体装置の製造方法 | |
JP2000277463A (ja) | 半導体装置 | |
CN219419027U (zh) | 无引线框架的集成电路封装 | |
TWI851427B (zh) | 蕭特基二極體元件及其製法 | |
JP2664911B2 (ja) | 半導体装置 | |
JP2007073987A (ja) | 半導体モジュール | |
JPH1012651A (ja) | 半導体装置 | |
JPH02135770A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050930 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070410 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |