JP5358913B2 - 半導体集積回路およびその設計方法 - Google Patents

Description

この発明は、クロック回路の電源と、論理回路の電源とを分離しても、設計工数の増加や回路面積のオーバーヘッドを生じない、半導体集積回路およびその設計方法に関する。

半導体集積回路においては、クロックの高速化に伴って、クロックスキューの低減が必要となる。クロックスキューの主な要因として、設計遅延誤差、プロセスばらつき、クロックジッタなどがあり、その中で、特に電源ノイズによるクロックジッタの影響は大きくなってきている。そこで、論理回路の電源ノイズをクロック回路に伝えないようにすることによって、クロックジッタの低減を図ることができる。しかしながら、クロック回路の電源と論理回路の電源を分離しようとすると、設計工数や回路面積のオーバーヘッドが発生して、半導体集積回路のコストが上昇するという問題があった。

従来、半導体集積回路のクロック分配回路は、一般にはＣＴＳ（Clock Tree Synthesis) という設計ツールを用いて構成されることが多かった。この場合は、クロック回路は論理回路を含むスタンダードセル（ＳＣ）のエリアに任意に配置され、クロック回路の電源と論理回路の電源とを分離することは不可能な構造になっていた。
また、半導体集積回路のクロック回路の電源を論理回路の電源と分離するためには、新たに特別なブロックを設計して、スタンダードセルとは別のエリアにクロックのブロック（マクロ等）を配置し、スタンダードセルと干渉しないようにエリアを確保し、かつ、クロック個別に電源とグランドを接続するといった構成となっていた。この場合、クロック回路は、スタンダードセルと同じ配置を行うことが不可能で、かつ、すべてのエリアにスタンダードセルを配置することができない構造になっていた。
さらに、クロックのブロックを配置する際に、クロック回路のグランドと論理回路用のグランドを分離したり、接続のために抵抗を付けてしまうと、電源ノイズによって、クロック回路用のグランドと論理回路用のグランドの間に電位差が生じ、クロック回路用のトランジスタのしきい値電圧と論理回路用のトランジスタのしきい値電圧にズレが発生し、スキューとなる。

半導体集積回路において、クロック回路と論理回路のスタンダードセルを区別することなく配置すると、論理回路によって発生する電源ノイズの重畳によってクロックスキューが発生する。
近年において、クロック周波数が高くなるのに伴って、この問題が顕著になっており、そこで、クロック回路以外の論理回路の電源と、クロック回路の電源とを、回路的および場所的に分離することによって、クロックスキューを低減する手法がとられている。

従来、クロックスキューを低減するために、クロック以外の論理回路の電源とクロック回路の電源とを分離するための回路構成方法としては、既に知られたものがある。
図４は、従来のクロック回路の電源と論理回路の電源との分離方法を説明するものであって、論理回路の電源を削除してマクロ化されたクロック回路を配置した半導体集積回路の構成を例示している。
図４において、４１は削除された論理回路用の電源の範囲を示し、４２は削除された論理回路用電源の部分に配置された、マクロ化されたクロック回路を示している。

このように、従来のクロック回路をスタンダードセルと切り離して、個別に配置し、クロック以外の論理回路の電源とクロック回路の電源とを分離する半導体集積回路の構成方法では、論理回路用電源やグランドを削除してクロック回路を配置するため、マクロとして専用に設計されたクロック回路を用意して、このマクロに対してクロック電源を接続するようにしなければならない。
しかしクロック回路をマクロとして設計すると、そのライブラリの設計工数や論理回路用の電源の削除、クロック回路のマクロへの電源接続工数が増大し、容易に設計することができないという問題がある。

さらに、論理回路の電源やグランドをクロックのマクロより大きなサイズで削除する必要があり、論理回路とクロック回路との間に素子を置けない領域が発生するため、クロック供給系のフリップフロップの入力に接続される末端部まで論理回路用の電源とクロック回路用の電源とを分離しようとすると、論理回路用の電源やグランドが極端に失われることになり、論理回路に対する電源供給が困難になるという問題がある。

これに対しては、スタンダードセルで構成されたクロック回路において、チップ全域にクロックを分配するクロック回路と、局部的にクロックを分配するクロック回路とを任意のピッチで１列に配置し、この配置エリアの電源の接続を論理回路用電源と異なる電源に変えることによって、クロック回路とクロック回路以外の回路の電源を分離する構造を実現する方法が考えられる。

これによれば、クロック回路用のスタンダードセルを論理回路用のスタンダードセルと同じ電源構造とし、論理回路用の電源の一部を、電源のビア( via)を削除して、削除された電源に対して、クロック回路用電源の viaを追加する構造を実現することによって、面積のオーバーヘッドを小さくできて収容性がよくなるとともに、局所的な電圧降下（ＩＲドロップ）等の電源ノイズの問題を起こすことがなくなり、容易に設計できるようになる。

これに関連して、特許文献１においては、電源分離された回路ブロックＡと回路ブロックＢの間のドレイン側電源ライン１１，１２を、複数の抵抗器Ｒで接続し、同様に、回路ブロックＡと回路ブロックＢの間のソース側電源ライン２１，２２を、複数の抵抗器Ｒで接続して、各抵抗器Ｒの接続点に対応して、信号伝播素子Ｂ１，Ｂ２を配置し、回路ブロックＡ，回路ブロックＢ間で伝達される所定の信号を、信号伝播素子Ｂ１，Ｂ２を経て伝達するようにした、電源ライン分離方法，および該電源ライン分離方法を利用した集積回路が開示されている。

このように、特許文献１記載の技術によれば、伝播させる信号の周波数によらず電源ノイズによる誤動作の抑制効果が期待でき、ローパスフィルタや、高周波クロック生成回路等の特殊回路をＬＳＩに内蔵せずに、電源分離された回路ブロック間で信号を安定に伝播させることができる、電源ライン分離方法が提供される旨が記載されている。
しかしながら、特許文献１においては、回路ブロック間の電源ラインの分離方法については記載されているが、回路ブロック内のクロック回路の電源分離については記載されていない。また、クロック電源は、抵抗素子によって論理回路の電源に接続されており、任意の周波数の電源ノイズをフィルターするものではない。さらに、回路ブロック間を別電源としていること、抵抗素子を使用すること、回路ブロック間のクロック回路を別領域に配置することで、収容性がよくない構造となる。クロック回路用のスタンダードセルを論理回路用のスタンダードセルと同じ電源構造とし、論理回路用の電源の一部を、電源の viaを削除して、削除された電源に対して、クロック回路用電源の viaを追加する構造を実現することによって、面積のオーバーヘッドを小さくして収容性をよくするとともに、局所的なＩＲドロップ等の電源ノイズの問題を起こすことがなくなり、容易に設計できるようになることについては、なんら記載されていない。
また、グランドに発生するノイズによって、クロック回路と論理回路とのしきい値が変わることによるスキューの発生については、考慮されていない。

また、特許文献２においては、電源間容量セルを隣接配置し、クロックツリー構造に応じた配置位置の電源間容量セルを選択して、クロックドライバセルに置き換える。第１電源幹線の形成と同時にその直下領域に、クロックドライバセルおよび電源間容量セルを配置するとともに、電源間容量セルをクロックドライバセルに置き換えて、第１電源幹線の直下領域にクロックドライバセルを配置することができる。周辺領域に電源間容量を備えるとともに、最短距離で第１電源幹線からクロックドライバセルに電源を供給することができ、電源ノイズや電圧降下が抑制された安定電源が供給される、半導体集積回路装置のレイアウト設計方法、およびレイアウト設計プログラムが開示されている。

このように、特許文献２記載の技術によれば、電源配線の直下領域に電源間容量とクロックドライバとを配置して、安定した電源電圧を供給する電源幹線の確保と好適なクロックツリー構造とが簡便に提供可能なレイアウト設計方法、およびレイアウト設計プログラムが提供される旨が記載されている。
しかしながら、特許文献２においては、クロックツリーのレイアウトを有する配線については記載されているが、クロック回路用のスタンダードセルを論理回路用のスタンダードセルと同じ電源構造とし、論理回路用の電源の一部を、電源の viaを削除して、削除された電源に対して、クロック回路用電源の viaを追加する構造を実現することによって、面積のオーバーヘッドを小さくして収容性をよくするとともに、局所的なＩＲドロップ等の電源ノイズの問題を起こすことがなくなり、容易に設計できるようになることについては、なんら記載されていない。

また、特許文献３においては、データ回路に電源電圧を供給するデータ回路用電源配線、およびクロック回路に電源電圧を供給するクロック回路用電源配線が、データ回路用電源配線およびクロック回路用電源配線のうちの少なくともいずれか一方の電源配線と異なる配線層（例えば、データ回路用電源配線やクロック回路用電源配線よりも上層）に設けられた電源配線とビアを介して接続される。これによって、例えばデータ回路で発生した電源ノイズが低減され、クロックジッタの悪化が抑制される、半導体集積回路が開示されている。

このように特許文献３記載の技術によれば、クロックジッタの悪化を抑制し、半導体集積回路内部をクロック信号が伝播している間にクロックジッタが悪化することが原因で発生する半導体集積回路の誤動作を抑制できる旨が記載されている。
しかしながら、特許文献３においては、データ回路用電源配線とクロック回路用電源配線を別にすることと、ビアによる電源配線層との接続とについては記載されているが、クロック回路用のスタンダードセルを論理回路用のスタンダードセルと同じ電源構造とし、論理回路用の電源の一部を、電源の viaを削除して、削除された電源に対して、クロック回路用電源の viaを追加する構造を実現することによって、面積のオーバーヘッドを小さくして収容性をよくするとともに、局所的なＩＲドロップ等の電源ノイズの問題を起こすことがなくなり、容易に設計できるようになることについては、なんら記載されていない。
また、スタンダードセルを用いてクロック回路用のグランドと論理回路用のグランドを同じにすることについては、なんら記載されていない。

また、特許文献４においては、スタンダードセルの半導体装置上で、回路を構成およびクロック電源を供給するために複数の配線を使用する場合に、規則的なパターンの固定クロック配線２によりハードマクロ３，ハードマクロ４、Ｆ／Ｆ５，６からのクロック接続を配線することでクロックを分配する。固定クロック配線２と接続ブロックであるハードマクロ３，４、Ｆ／Ｆ５，６のクロック入力端子はスルーホール９で接続されている。ハードマクロ３，４、Ｆ／Ｆ５，６は、第１層の信号配線７と、第２層の信号配線８により回路構成のために接続されている、半導体装置が開示されている。

このように特許文献４記載の技術によれば、半導体装置において、各回路の再配置のたびにクロック分配の再設計をなくし、事前の性能予測を容易にする旨が記載されている。
しかしながら、特許文献４においては、固定クロック配線とハードマクロについては記載されているが、クロック回路用のスタンダードセルを論理回路用のスタンダードセルと同じ電源構造とし、論理回路用の電源の一部を、電源の viaを削除して、削除された電源に対して、クロック回路用電源の viaを追加する構造を実現することによって、面積のオーバーヘッドを小さくして収容性をよくするとともに、局所的なＩＲドロップ等の電源ノイズの問題を起こすことがなくなり、容易に設計できるようになることについては、なんら記載されていない。
また、スタンダードセルを用いてクロック回路用のグランドと論理回路用のグランドを同じにすることについては、なんら記載されていない。

さらに、特許文献５においては、回路のクロック信号を配給するクロックバッファセルおよびサブクロックバッファセルの電源は他の電源と分離し、専用の電源配線から供給することによって、入出力インタフェースセル等の他の回路動作により発生する電源ノイズがクロックバッファセルならびにサブクロックバッファセルの電源に与える影響を低減することが可能であり、クロックバッファセルならびにサブクロックバッファセルの遅延時間変動を抑制し、クロック信号系のジッタを低減することができる、半導体集積回路が開示されている。

このように、特許文献５記載の技術によれば、電源電圧のノイズによるクロック信号の遅延時間変動を抑制し得る半導体集積回路を提供できる旨が記載されている。
しかしながら、特許文献５においては、クロックバッファセルについては記載されているが、クロック回路用のスタンダードセルを論理回路用のスタンダードセルと同じ電源構造とし、論理回路用の電源の一部を、電源の viaを削除して、削除された電源に対して、クロック回路用電源の viaを追加する構造を実現することによって、面積のオーバーヘッドを小さくして収容性をよくするとともに、局所的なＩＲドロップ等の電源ノイズの問題を起こすことがなくなり、容易に設計できるようになることについては、なんら記載されていない。
また、スタンダードセルを用いてクロック回路用のグランドと論理回路用のグランドを同じにすることについては、なんら記載されていない。
特開２００６−０５４２３５号公報（図１、〔００２０〕，〔００２３〕） 特開２００６−２４５３８４号公報（図１，図２，図３、〔００３４〕） 特開２００６−３１８９６７号公報（図１、図２、〔００４６〕、〔００５３〕） 特開平０９−２１３８８７号公報（図１、〔００１２〕） 特開平１１−２０４６４９号公報（図１、〔００１４〕〜〔００１６〕）

半導体集積回路においては、クロック回路と論理回路等のスタンダードセルを区別せずに配置すると、電源ノイズによってクロックスキューが発生し、クロック周波数が高くなるにつれてこの問題が顕著になる。そこで、クロック以外の論理回路の電源とクロック回路の電源を分離することによって、クロックスキューを低減する手法がとられている。
しかしながらクロック回路をマクロとして設計すると、そのライブラリの設計工数やマクロへの電源接続工数が増加して、容易に設計することができない。さらに、論理回路の電源をマクロより大きなサイズで削除する必要があるため、論理回路とクロック回路との間に、素子を置けない領域が発生してしまう。また、クロックの末端部まで電源を分離しようとすると、論理回路用の電源の接続が極端に失われることになってしまうため、電源供給が困難となり、論理回路のＩＲドロップガ大きくなるという問題が発生する。また、グランドを接続し直すため、グランドの電源が分離されたり、高抵抗で接続され、トランジスタのしきい値が変わり、クロックスキューになるという問題があった。

この発明は上述の事情に鑑みてなされたものであって、スタンダードセルで構成されたクロック回路において、チップ全域にクロックを分配するクロック回路と局部的にクロックを分配するクロック回路とを任意のピッチで１列に配置して、その配置エリアの電源の接続を論理回路用電源と異なる電源に変えることによって、クロック回路の電源と論理回路の電源とを分離する構造を実現する、半導体集積回路およびその設計方法を提供することを目的としている。

上記課題を解決するため、請求項１記載の発明は半導体集積回路に係り、スタンダードセルの構造を有するクロック回路と、同じくスタンダードセルの構造を有する論理回路と、クロック電源配線と、論理回路電源配線と、グランド配線とを第１の層上の第１の方向に形成された、互いに異なる列上に配置し、上記クロック回路に上記クロック電源配線を介して電力を供給するクロック電源用電源配線と上記論理回路に上記論理回路電源配線を介して電力を供給する論理回路電源用電源配線とを第２の層上の上記第１の方向と直交する第２の方向に形成された列上に配置してなるＬＳＩに搭載された半導体集積回路であって、上記第１の層上において、上記論理回路が上記論理回路電源配線と上記グランド配線とにわたって置かれていると共に、上記クロック回路が上記クロック電源配線と上記グランド配線とにわたって置かれていることを特徴としている。
また、請求項２記載の発明は、請求項１記載の半導体集積回路に係り、上記クロック回路のグランドと上記論理回路のグランドが共通の上記グランド配線で接続されていることを特徴としている。

また、請求項３記載の発明は、半導体集積回路の設計方法に係り、請求項１又は２記載の半導体集積回路を設計する際に、クロック電源の作成方法として、予め論理回路電源用電源とクロック電源用電源とを別々に作成しておき、論理回路電源とグランドとクロック電源とをマージすることを特徴としている。

また、請求項４記載の発明は、半導体集積回路の設計方法に係り、請求項１又は２記載の半導体集積回路を設計する際に、予め一律に論理回路電源用電源を構成し、クロック回路を配置する列のみ論理回路電源用電源との交点のビアを削除して、クロック電源用電源との交点にビアを発生することによってクロック分配構造を形成することを特徴としている。

また、請求項５記載の発明は、半導体集積回路の設計方法に係り、請求項１又は２記載の半導体集積回路を設計する際に、クロック電源とクロック電源用電源の名前を変えて、論理回路電源用電源とクロック電源用電源とをまとめて作成し、クロック電源とクロック電源用電源との交点にビアを発生させたのち、クロック電源とクロック電源用電源の名前を論理回路電源用電源と同じ名前に置き換えて、クロック電源とクロック電源用電源との交点にビアを発生させることによって、クロック回路に論理回路電源を供給する電源構造を作成することを特徴としている。

また、請求項６記載の発明は、半導体集積回路の設計方法に係り、請求項１又は２記載の半導体集積回路を設計する際に、クロック回路の配置方法として、論理回路電源と同じパターンに配置を禁止するパターンを発生させてクロック回路のスタンダードセルをクロック電源の列に配置することによって、クロック回路と論理回路とを排他的に配置することを特徴としている。

また、請求項７記載の発明は、半導体集積回路の設計方法に係り、請求項１又は２記載の半導体集積回路を設計する際に、論理回路の配置方法として、クロック電源と同じパターンに配置を禁止するパターンを発生させて論理回路のスタンダードセルを論理回路電源の列に配置することによって、論理回路とクロック回路とを排他的に配置することを特徴としている。

また、請求項８記載の発明は、半導体集積回路の設計方法に係り、請求項１又は２記載の半導体集積回路を設計する際に、クロック回路のエリアに予めフィルセルを配置しておき、クロック回路を置く場合にはフィルセルをクロック回路と置換することによって、クロック回路と論理回路とを排他的に配置することを特徴としている。

本発明の半導体集積回路およびその設計方法によれば、クロック回路用のスタンダードセルは、論理回路用のスタンダードセルと同じ電源構造を有し、論理回路用の電源の一部を電源のビア(via）を削除し、削除された電源に対してクロック用電源のビアを追加する構造を実現することによって、回路面積のオーバーヘッドを小さくできて収容性がよくなるとともに、局所的なＩＲドロップ等の電源ノイズの問題を惹起することがなく、容易に設計できるようになる。

本発明の半導体集積回路は、スタンダードセルの構造を有するクロック回路と、同じくスタンダードセルの構造を有する論理回路と、クロック電源配線と、論理回路電源配線と、グランド配線とを第１の層上の第１の方向に形成された、互いに異なる列上に配置し、上記クロック回路に上記クロック電源配線を介して電力を供給するクロック電源用電源配線と上記論理回路に上記論理回路電源配線を介して電力を供給する論理回路電源用電源配線とを第２の層上の上記第１の方向と直交する第２の方向に形成された列上に配置してなるＬＳＩに搭載された半導体集積回路であって、上記第１の層上において、上記論理回路が上記論理回路電源配線と上記グランド配線とにわたって置かれていると共に、上記クロック回路が上記クロック電源配線と上記グランド配線とにわたって置かれている。

図１は、本発明の一実施例の半導体集積回路におけるクロック分配回路の全体構成を示す図、図２は、本実施例の半導体集積回路において、局部的にクロックを分配する際の構成を示す図、図３は、本実施例の半導体集積回路における具体的な配置配線を示す図である。

この例の半導体集積回路におけるクロック分配回路は、論理回路で使用されるグランド（ＧＮＤ）を等間隔で配置したレイアウトを基本として、その間隔と同じピッチで論理回路で使用される電源（論理回路電源ＶＤＤ）、またはクロック回路で使用される電源（クロック電源）を配置したものである。
図１において、１１はこの例の半導体集積回路を搭載したＬＳＩを示している。１２は論理回路電源（ＶＤＤ）であって、論理回路動作用の直流電源からなっている。なお、クロック回路においては、ＶＤＤにクロック電源が接続されている。１３はクロック電源であって、クロック発生源であるＰＬＬ(Phase Locked Loop) １４に接続されている。ＰＬＬ１４は、外部から供給されるクロック信号に対して逓倍等の処理を行って、半導体集積回路全体に供給するクロック電源を発生する。なお、ＰＬＬを使用せずに外部から直接、クロック信号を供給するようにしてもよい。１５は局部的なクロック分配を行う領域、１６はトーナメント方式のクロック分配構造を示す。局部的クロック分配領域１５及びクロック分配構造１６については、図２の説明において詳述する。
図１においては、レイアウトされているＧＮＤとクロック電源と論理回路電源（ＶＤＤ）のうち、ＶＤＤのみを代表的に複数表示している（図中、点線によって示す）。また、図１においてグランド（ＧＮＤ）は簡略化のため表示を省略されている。

クロック電源１３は、ＬＳＩ１１上において任意のピッチで配置される。この例の半導体集積回路における各クロック回路に対するクロック分配は、基本的にはＨＴree 構造に従って順次分岐して配置されたＨＴree の配線と、クロック電源との交点に配置されたクロック回路によって行われるものである。図中、クロック電源１３上に置かれた▽または△はクロック回路を示している。クロック分配は、このような配置によって、ＬＳＩ１１上の半導体集積回路の全体にわたって、クロック回路をクロック電源上に配置することによって行われる。

図２は、ＨＴree の配線の末端においてさらに局部的にクロックを分配する際の構成を示したものであって、図示のようにＨＴree の配線の末端２１からトーナメント方式の分配構造によって順次分岐して、クロック電源２２と同じ方向にクロック分配構造を形成することによって、クロック電源上にクロック回路２３を置く。
このようなクロックの局部的分配は、基本的なＨＴree 構造によるＨＴree の配線の末端においてさらに分岐する必要があるとき行われるものである。

図３は、この例の半導体集積回路における具体的な配置配線の例を示したものであって、半導体集積回路を搭載するＬＳＩの一部を表示している。
図３において、横の列の３１は論理回路電源（ＶＤＤ）、３２はグランド（ＧＮＤ）、３３はクロック電源である。論理回路電源３１とＧＮＤ３２にわたって置かれた３４は論理回路、ＧＮＤ３２とクロック電源３３にわたって置かれた３５はクロック回路、太線で示された３６はクロック供給線であって、これらは同一層（下層）に配置されている。縦の列の３７は外部に接続されたＧＮＤ、３８は外部に接続されたクロック電源用電源、３９は外部に接続された論理回路電源用電源であって、これらは上層に配置されている。
また、横の列の論理回路電源３１，ＧＮＤ３２，クロック電源３３と、縦の列のＧＮＤ３７，クロック電源用電源３８，論理回路電源用電源３９との交点には、ビア(via) ４０と、削除されたビア４１とが示されている。ビア４１は始めから存在しない場合もある。

図３において、斜めのハッチングによって示された範囲は、スタンダードセルとしてクロック回路のみを配置できる領域を示し、ハッチングされていない範囲は、スタンダードセルとして論理回路を配置できる領域を示している。
縦の列のＧＮＤ３７，クロック電源用電源３８，論理回路電源用電源３９は、図示されないワイヤボンディング用またはハンダボール（フリップチップ）用のパッド（ＰＡＤ）からなる接続部を経て、外部に接続されている。
この例の半導体集積回路を搭載したＬＳＩは下層と上層の２層から形成されているが、ＬＳＩの構造としては、２層構造の場合に限るものではなく、下層と上層とを分離できる構造であれば、どのような層構造であってもよい。
また、クロック回路のグランドと論理回路のグランドを共通に使用する構造にすることにより、クロック回路と論理回路の間のしきい値を同一に保つことができるため、クロックスキューを抑えることができる。

以下、この例の半導体集積回路を搭載したＬＳＩを設計する際の設計方法について説明する。
まず、クロック電源の作成方法としては、予め縦の列の論理回路電源用電源とクロック電源用電源とを別々に作成しておき、横の列の論理回路電源（ＶＤＤ）とグランド（ＧＮＤ）とクロック電源とをマージすることによって、目的を達成することができる。
マージするとは、データをまとめて一つにすることであるが、この際、先頭に書かれるべきものが定められているとともに、最後はＥＮＤで終わるようにする等の決まりがある。マージすべきデータが複数に分かれている場合には、単に羅列するだけだとＥＮＤの後のデータが読まれない恐れもあるので、ツール仕様に従って、フォーマット形式を揃える処理が必要になる。

また、予め一律に縦の列の論理回路電源用電源を構成しておき、論理回路電源用電源からクロック回路を配置する横の列のみ上層配線と下層配線との接続ビアを削除して、その取り去ったエリアに対して縦の列のクロック電源用電源との交点にビアを発生することによって、容易に横の列のクロック電源を作成して、クロック分配構造を形成することができる。

また、最初にクロック用電源として別電源を定義し、縦の列の論理回路電源用電源とクロック電源用電源とをまとめて作成し、横の列の論理回路電源とクロック電源用電源との交点に電源ビアを作成したのち、クロック電源とクロック電源用電源の名前を論理回路電源用電源と同じ名前に置き換えることによって、クロック回路に論理回路電源を供給するクロック分配のための電源構造を容易に作成することができ、クロック回路用のスタンダードセルを、論理回路用のスタンダードセルと区別することなく使用することができる。

具体的には、最初に横の列のクロック電源と縦の列のクロック電源用電源の名前を例えばＶＤＤ−ＣＬＫとしておく。そして、縦の列の論理回路用電源とクロック電源用電源とをまとめて作成し、横の列のクロック電源と縦の列のクロック電源用電源との交点に電源ビアを発生させたのち、横の列のクロック電源と縦の列のクロック電源用電源の名前をもとの論理回路電源用電源と同じ名前（ＶＤＤ）に置き換える。これによって、横の列のクロック電源と縦の列のクロック電源用電源との交点にビアを発生させるので、クロック回路に論理回路電源（ＶＤＤ）を供給する電源構造を容易に作成することができ、クロック回路用のスタンダードセルを、論理回路用のスタンダードセルと区別することなく使用することができるようになる。

これに対して、クロック回路に論理回路電源（ＶＤＤ）を供給するための電源構造を作成する通常の設計方法では、例えば、横の列のクロック電源と縦の列の論理回路電源用電源（ＶＤＤ）との交点に発生したビアを削除し、次に横の列のクロック電源と縦の列のクロック電源用電源の交点にビアを発生させる。これによって、クロック回路のＶＤＤにクロックを供給するための電源構造を作成することができる。

本発明の設計方法のように、一時的に名前を変えた場合は、その点で論理回路電源（ＶＤＤ）と排他的になるので、論理回路電源（ＶＤＤ）とクロック電源との交点にビアが発生することはないが、通常の方法のように電源名を変えない場合には、横の列のクロック電源と縦の列のクロック電源用電源との交点にビアを発生させる際に、論理回路電源（ＶＤＤ）とクロック電源との交点にビアを発生しないように、マスクする（禁止する）等の処理が必要になるので、手間がかかる。

また、クロック回路の配置方法として、論理回路電源（ＶＤＤ）と同じパターンに配置を禁止するパターンを発生させることによって、クロック回路と論理回路とを排他的に配置して、クロック回路のスタンダードセルを横の列におけるクロック電源の列に容易に配置することができる。
また、論理回路の配置方法として、クロック電源と同じパターンに配置を禁止するパターンを発生させることによって、クロック回路と論理回路とを排他的に配置して、論理回路のスタンダードセルを横の列における論理回路電源（ＶＤＤ）の列に容易に配置することができる。

スタンダードセルのレイアウト設計において一般的に用いられているＣＡＤ（Computer-Aided Design ：コンピュータ支援設計）では、表示画面上の特定エリアにおいて配置を禁止する機能を有するものがあり、一般的にはエリアを指定して配置を禁止することができる。
上述の配置方法においては、クロック電源または論理回路電源（ＶＤＤ）の電源パターンを用いることによって、所要のエリア指定を行うことができる。

また、横の列のクロック回路のエリアに予めフィルセル（FillCell) を配置しておき、クロック回路を配置する場合は、必ずフィルセルをクロック回路と置換するようにすることによって、論理回路はフィルセル上に配置されないので、クロック回路と論理回路とを分離して排他的に配置することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、図３に示された半導体集積回路の回路構成は一例を示したものであって、同じ機能，動作を実現できるものであれば、これとは異なる回路構成であってもよい。

この発明は、論理回路とクロック回路とを備えた半導体集積回路であれば、いかなる種類の半導体集積回路において利用可能なものである。

本発明の一実施例の半導体集積回路におけるクロック分配回路の全体構成を示す図である。 同実施例の半導体集積回路において、局部的にクロックを分配する際の構成を示す図である。 同実施例の半導体集積回路における具体的な配置配線を示す図である。 従来のクロック回路の電源と論理回路の電源との分離方法を説明するための図である。

符号の説明

１１ ＬＳＩ
１２，３１ 論理回路電源（ＶＤＤ）
１３，２２，３３ クロック電源
１４ ＰＬＬ
２１ ＨＴree の配線の末端
２３，３５ クロック回路
３２，３７ ＧＮＤ
３４ 論理回路
３６ クロック供給線
３８ クロック電源用電源
３９ 論理回路電源用電源（ＶＤＤ）
４０ ビア（via)
４１ 削除されたビア

Claims (8)

1. スタンダードセルの構造を有するクロック回路と、同じくスタンダードセルの構造を有する論理回路と、クロック電源配線と、論理回路電源配線と、グランド配線とを第１の層上の第１の方向に形成された、互いに異なる列上に配置し、前記クロック回路に前記クロック電源配線を介して電力を供給するクロック電源用電源配線と前記論理回路に前記論理回路電源配線を介して電力を供給する論理回路電源用電源配線とを第２の層上の前記第１の方向と直交する第２の方向に形成された列上に配置してなるＬＳＩに搭載された半導体集積回路であって、
   前記第１の層上において、前記論理回路が前記論理回路電源配線と前記グランド配線とにわたって置かれていると共に、前記クロック回路が前記クロック電源配線と前記グランド配線とにわたって置かれていることを特徴とする半導体集積回路。
2. 前記クロック回路のグランドと前記論理回路のグランドが共通の前記グランド配線で接続されていることを特徴とする請求項１記載の半導体集積回路。
3. 請求項１又は２記載の半導体集積回路を設計する際に、クロック電源の作成方法として、予め論理回路電源用電源とクロック電源用電源とを別々に作成しておき、論理回路電源とグランドとクロック電源とをマージすることを特徴とする半導体集積回路の設計方法。
4. 請求項１又は２記載の半導体集積回路を設計する際に、予め一律に論理回路電源用電源を構成し、クロック回路を配置する列のみ論理回路電源用電源との交点のビアを削除して、クロック電源用電源との交点にビアを発生することによってクロック分配構造を形成することを特徴とする半導体集積回路の設計方法。
5. 請求項１又は２記載の半導体集積回路を設計する際に、クロック電源とクロック電源用電源の名前を変えて、論理回路電源用電源とクロック電源用電源とをまとめて作成し、クロック電源とクロック電源用電源との交点にビアを発生させたのち、クロック電源とクロック電源用電源の名前を論理回路電源用電源と同じ名前に置き換えて、クロック電源とクロック電源用電源との交点にビアを発生させることによって、クロック回路に論理回路電源を供給する電源構造を作成することを特徴とする半導体集積回路の設計方法。
6. 請求項１又は２記載の半導体集積回路を設計する際に、クロック回路の配置方法として、論理回路電源と同じパターンに配置を禁止するパターンを発生させてクロック回路のスタンダードセルをクロック電源の列に配置することによって、クロック回路と論理回路とを排他的に配置することを特徴とする半導体集積回路の設計方法。
7. 請求項１又は２記載の半導体集積回路を設計する際に、論理回路の配置方法として、クロック電源と同じパターンに配置を禁止するパターンを発生させて論理回路のスタンダードセルを論理回路電源の列に配置することによって、論理回路とクロック回路とを排他的に配置することを特徴とする半導体集積回路の設計方法。
8. 請求項１又は２記載の半導体集積回路を設計する際に、クロック回路のエリアに予めフィルセルを配置しておき、クロック回路を置く場合にはフィルセルをクロック回路と置換することによって、クロック回路と論理回路とを排他的に配置することを特徴とする半導体集積回路の設計方法。

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