JP2011210876A - 半導体装置 - Google Patents
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Abstract
【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。
【選択図】図２
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。
【選択図】図２
Description
本発明は、半導体装置の電源配線構造に関するものである。
近年の半導体装置では、電源配線での電圧降下を最小化するために、配線膜厚を厚くして配線抵抗を小さくした配線層を用いて、電源配線を構成している。また、多層配線を有する微細プロセスにおいては、一般に、厚膜化した配線層を上層に形成する。このため、上層の電源配線から下層のスタンダードセル等の電源供給先までを接続するスタックビアが、複数形成される構造となる。
特許文献１では、電源メッシュを構成する電源配線同士の間に、配線層を介在させて、一層以上の配線を有するスタックビアを設ける電源配線構造が開示されている。
しかしながら、従来の構造では、電源配線構造に含まれるスタックビアが、電源配線よりも下層の配線層において配線方向の妨げとなっているため、信号配線のための配線リソース数を低下させていた。特許文献１記載の電源配線構造においても、電源メッシュを構成する電源配線間に構成されたスタックビアによって、信号配線のための配線リソース数の低下が生じている。
信号配線リソースの低下を抑制するためには、電源配線構造に含まれるスタックビアの個数を削減することが好ましい。ただし、スタックビアを削減すると、その分、電源配線構造における合成抵抗の値が大きくなるため、電源電圧の電圧降下がより大きくなってしまう、という別の問題が生じる。
本発明は、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を有する半導体装置を提供することを目的とする。
ここで、信号配線リソースを低下させることなく、電源電圧の電圧降下を抑制するためには、スタンダードセル列に電源電位や基板電位を給電する電源ストラップ配線を、なるべく下層配線層で形成し、電源ストラップ配線から電源供給先までのスタックビアの階層数を減らすのが好ましい。
本発明の第１態様では、半導体装置は、
複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは５以上の整数）と、
第１配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第ｍ配線層（１＜ｍ＜ｎ／２）に形成されており、前記第２方向に延びる電源ストラップ配線と、
前記電源ストラップ配線と前記電源電位配線および前記基板電位配線とを接続する下方ビア部と、
前記電源ストラップ配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備え、
前記上方ビア部は、前記第２方向における配置密度が、前記下方ビア部よりも低い。
複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは５以上の整数）と、
第１配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第ｍ配線層（１＜ｍ＜ｎ／２）に形成されており、前記第２方向に延びる電源ストラップ配線と、
前記電源ストラップ配線と前記電源電位配線および前記基板電位配線とを接続する下方ビア部と、
前記電源ストラップ配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備え、
前記上方ビア部は、前記第２方向における配置密度が、前記下方ビア部よりも低い。
この態様によると、第１〜第ｎ配線層のうち、第１配線層に、電源電位配線および基板電位配線が形成されており、配線層全体の真ん中より下層側の第ｍ配線層に、電源ストラップ配線が形成されている。そして、電源ストラップ配線と電位給電部とを接続する上方ビア部は、電源ストラップ配線と電源電位配線および基板電位配線とを接続する下方ビア部よりも、電源ストラップ配線が延びる方向である第２方向における配置密度が低くなっている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
本発明の第２態様では、半導体装置は、
複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは３以上の整数）と、
第１配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第１配線層に形成されており、前記第２方向に延び、前記電源電位配線または前記基板電位配線と接続された電源ストラップ配線と、
前記電源ストラップ配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備えている。
複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは３以上の整数）と、
第１配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第１配線層に形成されており、前記第２方向に延び、前記電源電位配線または前記基板電位配線と接続された電源ストラップ配線と、
前記電源ストラップ配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備えている。
この態様によると、第１〜第ｎ配線層のうち、第１配線層に、電源電位配線および基板電位配線と、電源ストラップ配線とが形成されている。そして、電源ストラップ配線と電位給電部とを接続する上方ビア部が形成されている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、上方ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
本発明の第３態様では、半導体装置は、
複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは５以上の整数）と、
第２配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第１配線層に形成されており、前記第２方向に延びる電源ストラップ配線と、
前記電源ストラップ配線と前記電源電位配線および前記基板電位配線とを接続する下方ビア部と、
前記電源電位配線および前記基板電位配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備え、
前記上方ビア部は、前記第２方向における配置密度が、前記下方ビア部よりも低い。
複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは５以上の整数）と、
第２配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第１配線層に形成されており、前記第２方向に延びる電源ストラップ配線と、
前記電源ストラップ配線と前記電源電位配線および前記基板電位配線とを接続する下方ビア部と、
前記電源電位配線および前記基板電位配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備え、
前記上方ビア部は、前記第２方向における配置密度が、前記下方ビア部よりも低い。
この態様によると、第１〜第ｎ配線層のうち、第２配線層に、電源電位配線および基板電位配線が形成されており、その下の第１配線層に、電源ストラップ配線が形成されている。そして、電源電位配線および基板電位配線と電位給電部とを接続する上方ビア部は、電源ストラップ配線と電源電位配線および基板電位配線とを接続する下方ビア部よりも、電源ストラップ配線が延びる方向である第２方向における配置密度が低くなっている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
本発明によると、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図２（ａ）は図１のＸ−Ｘ’断面図、図２（ｂ）は図１のＹ−Ｙ’断面図である。図１および図２では簡略化のために、第１配線層以下の記載を省略しているが、第１配線層からビア等を経由してトランジスタのソースやウエル、ダイオード、容量素子等に対して給電する構造を有している。以下の半導体装置の構成図についても同様である。
図１は第１の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図２（ａ）は図１のＸ−Ｘ’断面図、図２（ｂ）は図１のＹ−Ｙ’断面図である。図１および図２では簡略化のために、第１配線層以下の記載を省略しているが、第１配線層からビア等を経由してトランジスタのソースやウエル、ダイオード、容量素子等に対して給電する構造を有している。以下の半導体装置の構成図についても同様である。
図１および図２に示す半導体装置１００では、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。図３はスタンダードセルの構成の概略を示す。図３に示す２個のスタンダードセルはセル列ａ，ｂにそれぞれ含まれており、ＰＭＯＳが形成されるＮ型ウエル領域とＮＭＯＳが形成されるＰ型ウエル領域とをそれぞれ有している。なお図３では、スタンダードセルはＰＭＯＳとＮＭＯＳを１個ずつ有する構成としているが、実際のスタンダードセルは様々な内部構成を有している。
半導体装置１００は、基板上に７層以上の配線層を有している。図２の構成では、基板側から順に積層するように、第１〜第７配線層が形成されている。第１配線層における信号配線は、主にスタンダードセル内の素子間接続に使用されており、第２〜第７配線層の信号配線は、主にスタンダードセル間の接続に使用されている。また、第２、第４および第６配線層の優先配線方向は図面横方向であり、第３、第５および第７配線層の優先配線方向は図面縦方向である。
なお、本実施形態および以下の各実施形態において、配線層とは、信号配線を配置可能である配線層のことをいうものとし、信号配線を配置できない配線層は含まないものとする。
第１配線層には、スタンダードセル列間に配置された、電源電位配線１０１ａ，１０１ｂ，１０１ｃ，１０１ｄおよび基板電位配線１０２ａ，１０２ｂ，１０２ｃ，１０２ｄが形成されている。電源電位配線１０１ａ，１０１ｂ，１０１ｃ，１０１ｄは接続されたスタンダードセル列に電源電位を与え、基板電位配線１０２ａ，１０２ｂ，１０２ｃ，１０２ｄは接続されたスタンダードセル列に基板電位を与える。
第３配線層には、電源電位を供給するための電源ストラップ配線１０３ａ，１０３ｂおよび基板電位を供給するための電源ストラップ配線１０４ａ，１０４ｂが、図面縦方向に延びるように、平行配置されている。そして、電源ストラップ配線１０３ａ，１０３ｂと電源電位配線１０１ａ，１０１ｂ，１０１ｃ，１０１ｄとは、下方ビア部としての下方スタックビア１１１を介して接続されている。同様に、電源ストラップ配線１０４ａ，１０４ｂと基板電位配線１０２ａ，１０２ｂ，１０２ｃ，１０２ｄとは、下方ビア部としての下方スタックビア１１２を介して接続されている。ここで、下方スタックビア１１１，１１２は、第１配線層−第２配線層間、第２配線層−第３配線層間のビアと、第２配線層の短配線とから構成されている。
また、電源ストラップ配線１０３ａ，１０３ｂは、第７配線層の上方に形成された電源電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア１１３を介して接続されている。同様に、電源ストラップ配線１０４ａ，１０４ｂは、第７配線層の上方に形成された基板電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア１１４を介して接続されている。ここで、上方スタックビア１１３，１１４は、第３配線層−第４配線層間、第４配線層−第５配線層間、第５配線層−第６配線層間、第６配線層−第７配線層間のビアと、第４配線層、第５配線層、第６配線層、第７配線層の短配線とから構成されている。
ここで、図２（ｂ）に示すように、下方スタックビア１１２は間隔１Ａでほぼ規則的に配置されており、上方スタックビア１１４は間隔１Ｂでほぼ規則的に配置されている。間隔１Ａは図３に示すスタンダードセル２個分の高さＡとほぼ等しい。そして、間隔１Ｂは間隔１Ａよりも広く、ここでは間隔１Ａのおよそ３倍になっている。すなわち、上方スタックビア１１４は、図１の図面縦方向（第２方向）における配置密度が、下方スタックビア１１２よりも低い。上方スタックビア１１３と下方スタックビア１１１との関係も同様である。なお、１Ｌは第５配線層で信号配線リソースとして利用可能な範囲、１Ｓは上方スタックビア１１４から範囲１Ｌまでの距離である。
本実施形態に係る半導体装置１００では、７層以上の配線層において、電源ストラップ配線が第３配線層に形成されている。すなわち、本実施形態における電源配線構造は、電源ストラップ配線からスタンダードセル列までは３層の配線層、電源ストラップ配線から上は４層以上の配線層で構成されている。この構成により、電源ストラップ配線からスタンダードセル列までの下方スタックビアの個数を削減することができるので、信号配線リソースの低下を抑制することができる。
また、電源ストラップ配線が形成された第３配線層より下層には、図面縦方向を優先配線方向とする配線層を設けていないため、下方スタックビアの設置による信号配線リソースの低下の影響は限定的である。
さらに、本実施形態における電源配線構造では、電源ストラップ配線が形成された第３配線層より上層の配線層において、配線方向が電源配線の配置方向によって制限されない。このため、第３配線層より上層の配線層に関して、必要に応じて優先配線方向を自由に設定できる。
図１２は比較例としての半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’の断面図、（ｃ）は（ａ）のＹ−Ｙ’の断面図である。図１２の半導体装置は５層の配線層を有しており、最上位の第５配線層に電源ストラップ配線６０３，６０４が形成されている。そして、電源ストラップ配線６０３は第１配線層に形成された電源電位配線６０１ａ，６０１ｂ，６０１ｃとスタックビアを介して接続されており、電源ストラップ配線６０４は第１配線層に形成された基板電位配線６０２ａ，６０２ｂ，６０２ｃとスタックビアを介して接続されている。また、図１２（ｃ）において、６Ａはスタックビア同士の間隔、６Ｌはスタックビア間で信号配線を配置可能な範囲、６Ｓはスタックビアから範囲６Ｌまでの距離である。
一般的なスタンダードセル方式の半導体装置では、間隔６Ａは、スタンダードセルの高さの約２倍弱であり、信号配線を配置可能な範囲６Ｌは非常に狭い。すなわち、電源ストラップ配線が延びる方向と優先配線方向が同一である配線層、例えば第３の配線層では、スタックビアが配線方向を塞いでいる構造になっている。このため、信号配線としての利用率が大幅に低下し、実効的な信号配線リソースが大幅に低下する。
これに対して本実施形態では、電源ストラップ配線より下層の配線層において、下方スタックビアが配線方向を塞ぐという問題は基本的に生じない。また、電源ストラップ配線より上層の配線層では、上方スタックビアの配置密度が低くなっているため、信号配線リソースの低下は大きく抑制される。
また上述の比較例では、電源ストラップ配線の間隔が十分に広い場合は、スタックビアが配線方向を塞ぐことによる信号配線リソースの低下はさほど大きくないが、電源ストラップ配線の間隔が狭いと、信号配線リソースは大きく低下する。すなわち、本実施形態の効果は、電源ストラップ配線の間隔が狭くなるにつれて、より顕著に得られる。例えば、電源ストラップ配線の間隔が２０μｍ以下であるとき、本実施形態の効果は大きい。
次に、電源電圧の降下特性について図１３を用いて説明する。図１３は５層の配線層を有する半導体装置における電源配線構造の合成抵抗の算出モデルを示す。（ａ）は第３配線層に電源ストラップ配線を構成した場合、（ｂ）は第５配線層に電源ストラップ配線を構成した場合である。Ｒm1，Ｒm3，Ｒm5はそれぞれ、第１配線層、第３配線層、第５配線層の抵抗値であり、Ｒv1，Ｒv2，Ｒv3，Ｒv4はそれぞれ、第１配線層−第２配線層間、第２配線層−第３配線層間、第３配線層−第４配線層間、および第４配線層−第５配線層間を接続するビアの抵抗値である。また、Ｓm3は電位給電部から第３配線層に構成された電源ストラップ配線に給電する間隔であり、Ｓm5は電位給電部から第５配線層に構成された電源ストラップ配線に給電する間隔である。
（ａ）の場合の合成抵抗Ｚm3と（ｂ）の場合の合成抵抗Ｚm5は、図１３に示す式で表される。図１３に示す式から分かるとおり、給電間隔Ｓm3と給電間隔Ｓm5が等しく、かつ、配線抵抗Ｒm3と配線抵抗Ｒm5が等しいとすると、合成抵抗Ｚm3は合成抵抗Ｚm5よりも（Ｒv3+Ｒv4）だけ小さくなる。すなわち、第５配線層に電源ストラップ配線を構成するよりも、第３配線層に電源ストラップ配線を構成する方が、電源配線構造の合成抵抗が小さくなる。
また、合成抵抗Ｚm3の値を合成抵抗Ｚm5と同程度まで許容するものとすると、配線抵抗Ｒm3を（Ｒm5+Ｒv3+Ｒv4）まで高めることができる。すなわち、給電間隔Ｓm3を給電間隔Ｓm5よりも拡げることが可能になる。すなわち、本実施形態に係る半導体装置のように、電源配線構造の合成抵抗を大きくすることなく、上方スタックビアの配置間隔を拡大することができる。これにより、電源電圧の電圧降下を抑制しつつ、信号配線リソース数の低下を抑制することができる。
すなわち本実施形態によると、第１配線層に電源電位配線および基板電位配線が形成されており、配線層全体の真ん中より下層側の第３配線層に、電源ストラップ配線が形成されている。そして、電源ストラップ配線と電位給電部とを接続する上方ビア部は、電源ストラップ配線と電源電位配線および基板電位配線とを接続する下方ビア部よりも、電源ストラップ配線が延びる方向における配置密度が低くなっている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線線リソースを大きく確保可能な電源配線構造を実現することができる。
（第２の実施形態）
図４は第２の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図５（ａ）は図４のＸ−Ｘ’断面図、図５（ｂ）は図４のＹ−Ｙ’断面図である。図４および図５に示す半導体装置２００では、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
図４は第２の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図５（ａ）は図４のＸ−Ｘ’断面図、図５（ｂ）は図４のＹ−Ｙ’断面図である。図４および図５に示す半導体装置２００では、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
半導体装置２００は、基板上に９層以上の配線層を有している。図５の構成では、基板側から順に積層するように、第１〜第９配線層が形成されている。第１配線層における信号配線は、主にスタンダードセル内の素子間接続に使用されており、第２〜第９配線層の信号配線は、主にスタンダードセル間の接続に使用されている。また、第３、第５、第７および第９配線層の優先配線方向は図面横方向であり、第２、第４、第６および第８配線層の優先配線方向は図面縦方向である。
第１配線層には、スタンダードセル列間に配置された、電源電位配線２０１ａ，２０１ｂ，２０１ｃ，２０１ｄおよび基板電位配線２０２ａ，２０２ｂ，２０２ｃ，２０２ｄが形成されている。電源電位配線２０１ａ，２０１ｂ，２０１ｃ，２０１ｄは接続されたスタンダードセル列に電源電位を与え、基板電位配線２０２ａ，２０２ｂ，２０２ｃ，２０２ｄは接続されたスタンダードセル列に基板電位を与える。
第４配線層には、電源電位を供給するための電源ストラップ配線２０３ａ，２０３ｂおよび基板電位を供給するための電源ストラップ配線２０４ａ，２０４ｂが、図面縦方向に延びるように、平行配置されている。そして、電源ストラップ配線２０３ａ，２０３ｂと電源電位配線２０１ａ，２０１ｂ，２０１ｃ，２０１ｄとは、下方ビア部としての下方スタックビア２１１を介して接続されている。同様に、電源ストラップ配線２０４ａ，２０４ｂと基板電位配線２０２ａ，２０２ｂ，２０２ｃ，２０２ｄとは、下方ビア部としての下方スタックビア２１２を介して接続されている。ここで、下方スタックビア２１１，２１２は、第１配線層−第２配線層間、第２配線層−第３配線層間、第３配線層−第４配線層間のビアと、第２配線層、第３配線層の短配線とから構成されている。
また、電源ストラップ配線２０３ａ，２０３ｂは、第９配線層の上方に形成された電源電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア２１３を介して接続されている。同様に、電源ストラップ配線２０４ａ，２０４ｂは、第９配線層の上方に形成された基板電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア２１４を介して接続されている。ここで、上方スタックビア２１３，２１４は、第４配線層−第５配線層間、第５配線層−第６配線層間、第６配線層−第７配線層間、第７配線層−第８配線層間、第８配線層−第９配線層間のビアと、第５配線層、第６配線層、第７配線層、第８配線層、第９配線層の短配線とから構成されている。
ここで、図５（ｂ）に示すように、下方スタックビア２１２は間隔２Ａでほぼ規則的に配置されており、上方スタックビア２１４は間隔２Ｂでほぼ規則的に配置されている。間隔２Ａは図３に示すスタンダードセル２個分の高さＡとほぼ等しい。そして、間隔２Ｂは間隔２Ａよりも広く、ここでは間隔２Ａのおよそ３倍になっている。すなわち、上方スタックビア２１４は、図４の図面縦方向（第２方向）における配置密度が、下方スタックビア２１２よりも低い。上方スタックビア２１３と下方スタックビア２１１との関係も同様である。なお、２Ｌは第６配線層で信号配線リソースとして利用可能な範囲、２Ｓは上方スタックビア２１４から範囲２Ｌまでの距離である。
本実施形態に係る半導体装置２００では、９層以上の配線層において、電源ストラップ配線が第４配線層に形成されている。すなわち、本実施形態における電源配線構造は、電源ストラップ配線からスタンダードセル列までは４層の配線層、電源ストラップ配線から上は５層以上の配線層で構成されている。この構成により、電源ストラップ配線からスタンダードセル列までの下方スタックビアの個数を削減することができるので、信号配線リソースの低下を抑制することができる。
さらに、本実施形態における電源配線構造では、電源ストラップ配線が形成された第４配線層より上層の配線層において、配線方向が電源配線の配置方向によって制限されない。このため、第４配線層より上層の配線層に関して、必要に応じて優先配線方向を自由に設定できる。
すなわち本実施形態によると、第１配線層に電源電位配線および基板電位配線が形成されており、配線層全体の真ん中より下層側の第４配線層に、電源ストラップ配線が形成されている。そして、電源ストラップ配線と電位給電部とを接続する上方ビア部は、電源ストラップ配線と電源電位配線および基板電位配線とを接続する下方ビア部よりも、電源ストラップ配線が延びる方向における配置密度が低くなっている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
（第３の実施形態）
図６は第３の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図７（ａ）は図６のＸ−Ｘ’断面図、図７（ｂ）は図６のＹ−Ｙ’断面図である。図６および図７に示す半導体装置３００は、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
図６は第３の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図７（ａ）は図６のＸ−Ｘ’断面図、図７（ｂ）は図６のＹ−Ｙ’断面図である。図６および図７に示す半導体装置３００は、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
半導体装置３００は、基板上に５層以上の配線層を有している。図７の構成では、基板側から順に積層するように、第１〜第５配線層が形成されている。第１配線層における信号配線は、主にスタンダードセル内の素子間接続で使用されており、第２〜第５配線層の信号配線は、主にスタンダードセル間の接続に使用されている。また、第３および第５配線層の優先配線方向は図面横方向であり、第２および第４配線層の優先配線方向は図面縦方向である。
第１配線層には、スタンダードセル列間に配置された、電源電位配線３０１ａ，３０１ｂ，３０１ｃ，３０１ｄおよび基板電位配線３０２ａ，３０２ｂ，３０２ｃ，３０２ｄが形成されている。電源電位配線３０１ａ，３０１ｂ，３０１ｃ，３０１ｄは接続されたスタンダードセル列に電源電位を与え、基板電位配線３０２ａ，３０２ｂ，３０２ｃ，３０２ｄは接続されたスタンダードセル列に基板電位を与える。
第２配線層には、電源電位を供給するための電源ストラップ配線３０３ａ，３０３ｂおよび基板電位を供給するための電源ストラップ配線３０４ａ，３０４ｂが、図面縦方向に延びるように、平行配置されている。そして、電源ストラップ配線３０３ａ，３０３ｂと電源電位配線３０１ａ，３０１ｂ，３０１ｃ，３０１ｄとは、下方ビア部としての下方ビア３１１を介して接続されている。同様に、電源ストラップ配線３０４ａ，３０４ｂと基板電位配線３０２ａ，３０２ｂ，３０２ｃ，３０２ｄとは、下方ビア部としての下方ビア３１２を介して接続されている。ここで、下方ビア３１１，３１２は、第１配線層−第２配線層間のビアである。
また、電源ストラップ配線３０３ａ，３０３ｂは、第５配線層の上方に形成された電源電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア３１３を介して接続されている。同様に、電源ストラップ配線３０４ａ，３０４ｂは、第５配線層の上方に形成された基板電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア３１４を介して接続されている。ここで、上方スタックビア３１３，３１４は、第２配線層−第３配線層間、第３配線層−第４配線層間、第４配線層−第５配線層間のビアと、第３配線層、第４配線層、第５配線層の短配線とから構成されている。
ここで、図７（ｂ）に示すように、下方ビア３１２は間隔３Ａでほぼ規則的に配置されており、上方スタックビア３１４は間隔３Ｂでほぼ規則的に配置されている。間隔３Ａは図３に示すスタンダードセル２個分の高さＡとほぼ等しい。そして、間隔３Ｂは間隔３Ａよりも広く、ここでは間隔３Ａのおよそ３倍になっている。すなわち、上方スタックビア３１４は、図６の図面縦方向（第２方向）における配置密度が、下方ビア３１２よりも低い。上方スタックビア３１３と下方ビア３１１との関係も同様である。なお、３Ｌは第４配線層で信号配線リソースとして利用可能な範囲、３Ｓは上方スタックビア３１４から範囲３Ｌまでの距離である。
本実施形態に係る半導体装置３００では、５層以上の配線層において、電源ストラップ配線が第２配線層に形成されている。すなわち、本実施形態における電源配線構造は、電源ストラップ配線からスタンダードセル列までは２層の配線層、電源ストラップ配線から上は３層以上の配線層で構成されている。この構成により、電源ストラップ配線からスタンダードセル列までの下方ビアの個数を削減することができるので、信号配線リソースの低下を抑制することができる。
また、本実施形態における電源配線構造では、電源ストラップ配線が形成された第２配線層より上層の配線層において、配線方向が電源配線の配置方向によって制限されない。このため、第２配線層より上層の配線層に関して、必要に応じて優先配線方向を自由に設定できる。
すなわち本実施形態によると、第１配線層に電源電位配線および基板電位配線が形成されており、配線層全体の真ん中より下層側の第２配線層に、電源ストラップ配線が形成されている。そして、電源ストラップ配線と電位給電部とを接続する上方ビア部は、電源ストラップ配線と電源電位配線および基板電位配線とを接続する下方ビア部よりも、電源ストラップ配線が延びる方向における配置密度が低くなっている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
なお、第１〜第３の実施形態において、上方ビア部の配置密度は下方ビア部の１／３程度になっているが、これに限られるものではない。例えば、上方ビア部の配置密度が下方ビア部の１／２以下であれば、十分な効果が得られる。
なお、第１〜第３の実施形態において、上方ビア部は、基板面に垂直方向に見て、下方ビア部と重なる位置に配置されているが、これに限られるものではない。
なお、第１〜第３の実施形態では、隣接するスタンダードセル列同士で電源電位配線または基板電位配線を共有する構造としているが、スタンダードセル列毎に、電源電位配線および基板電位配線を有する構造としてもよい。また、電源電位配線および基板電位配線が、スタンダードセル列上に配置されている構造であってもよい。
また、第１〜第３の実施形態において、電源電位配線および基板電位配線が形成された第１配線層と基板との間に、他の配線層が設けられていてもよい。また、第１の実施形態において第７配線層の上に、第２の実施形態において第９配線層の上に、第３の実施形態において第５配線層の上に、さらに他の配線層が設けられていてもよい。
また、第１〜第３の実施形態において、電源ストラップ配線の配線幅は、通常は、実使用領域（電源供給に実質的に寄与している領域）において、当該配線層すなわち、第３配線層、第４配線層または第２配線層の、最小配線幅の５倍以内になる。
（第４の実施形態）
図８は第４の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図９（ａ）は図８のＸ−Ｘ’断面図、図９（ｂ）は図８のＹ−Ｙ’断面図である。図８および図９に示す半導体装置４００では、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
図８は第４の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図９（ａ）は図８のＸ−Ｘ’断面図、図９（ｂ）は図８のＹ−Ｙ’断面図である。図８および図９に示す半導体装置４００では、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
半導体装置４００は、基板上に３層以上の配線層を有している。図９の構成では、基板側から順に積層するように、第１〜第３配線層が形成されている。第１配線層における信号配線は、主にスタンダードセル内の素子間接続に使用されており、第２および第３配線層の信号配線は、主にスタンダードセル間の接続に使用されている。
第１配線層には、スタンダードセル列間に配置された、電源電位配線４０１ａ，４０１ｂ，４０１ｃ，４０１ｄおよび基板電位配線４０２ａ，４０２ｂ，４０２ｃ，４０２ｄが形成されている。電源電位配線４０１ａ，４０１ｂ，４０１ｃ，４０１ｄは接続されたスタンダードセル列に電源電位を与え、基板電位配線４０２ａ，４０２ｂ，４０２ｃ，４０２ｄは接続されたスタンダードセル列に基板電位を与える。
また、第１配線層には、電源電位を供給するための電源ストラップ配線４０３ａ，４０３ｂおよび基板電位を供給するための電源ストラップ配線４０４ａ，４０４ｂが、図面縦方向に延びるように、平行配置されている。電源ストラップ配線４０３ａ，４０３ｂと電源電位配線４０１ａ，４０１ｂ，４０１ｃ，４０１ｄとは接続され、一体化している。同様に、電源ストラップ配線４０４ａ，４０４ｂと基板電位配線４０２ａ，４０２ｂ，４０２ｃ，４０２ｄとは接続され、一体化している。
また、電源ストラップ配線４０３ａ，４０３ｂは、第３配線層の上方に形成された電源電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア４１３を介して接続されている。同様に、電源ストラップ配線４０４ａ，４０４ｂは、第３配線層の上方に形成された基板電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア４１４を介して接続されている。ここで、上方スタックビア４１３，４１４は、第１配線層−第２配線層間、第２配線層−第３配線層間のビアと、第２配線層および第３配線層の短配線とから構成されている。
ここで、図９（ｂ）に示すように、上方スタックビア４１４は間隔４Ｂでほぼ規則的に配置されている。上方スタックビア４１３も同様に配置されている。なお、４Ｌは第３配線層で信号配線リソースとして利用可能な範囲、４Ｓは上方スタックビア４１４から範囲４Ｌまでの距離である。
本実施形態に係る半導体装置４００では、３層以上の配線層において、電源ストラップ配線が第１配線層に形成されている。すなわち、本実施形態における電源配線構造は、電源ストラップ配線からスタンダードセル列までは１層の配線層、電源ストラップ配線から上は２層以上の配線層で構成されている。この構成により、電源ストラップ配線からスタンダードセル列までの下方スタックビアが不要になるので、信号配線リソースの低下を抑制することができる。
また、本実施形態における電源配線構造では、電源ストラップ配線が形成された第１配線層より上層の配線層において、配線方向が電源配線の配置方向によって制限されない。このため、第１配線層より上層の配線層に関して、必要に応じて優先配線方向を自由に設定できる。
すなわち本実施形態によると、第１配線層に、電源電位配線および基板電位配線と、電源ストラップ配線とが形成されている。そして、電源ストラップ配線と電位給電部とを接続する上方ビア部が形成されている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、上方ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
なお、本実施形態では、隣接するスタンダードセル列同士で電源電位配線または基板電位配線を共有する構造としているが、スタンダードセル列毎に、電源電位配線および基板電位配線を有する構造としてもよい。また、電源電位配線および基板電位配線が、スタンダードセル列上に配置されている構造であってもよい。
また、本実施形態において、電源電位配線および基板電位配線が形成された第１配線層と基板との間に、他の配線層が設けられていてもよい。また、第３配線層の上に、さらに他の配線層が設けられていてもよい。
また、本実施形態において、電源ストラップ配線の配線幅は、通常は、実使用領域（電源供給に実質的に寄与している領域）において、当該配線層すなわち第１配線層の最小配線幅の５倍以内になる。
（第５の実施形態）
図１０は第５の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図１１（ａ）は図１０のＸ−Ｘ’断面図、図１１（ｂ）は図１０のＹ−Ｙ’断面図である。図１０および図１１に示す半導体装置５００は、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
図１０は第５の実施形態に係る半導体装置の構成を示す平面図（レイアウトパターンの簡略図）であり、図１１（ａ）は図１０のＸ−Ｘ’断面図、図１１（ｂ）は図１０のＹ−Ｙ’断面図である。図１０および図１１に示す半導体装置５００は、基板に、複数のスタンダードセルが図面横方向（第１方向）に並ぶスタンダードセル列（セル列ａ〜ｇ）が、図面縦方向（第２方向）に複数列配置されている。
半導体装置５００は、基板上に５層以上の配線層を有している。図１１の構成では、基板側から順に積層するよように、第１〜第５配線層が形成されている。第１の配線層における信号配線は、主にスタンダードセル内の素子間接続で使用されており、第２〜第５配線層の信号配線は、主にスタンダードセル間の接続に使用されている。また、第２および第４配線層の優先配線方向は図面横方向であり、第３および第５配線層の優先配線方向は図面縦方向である。
第２配線層には、スタンダードセル列上に配置された、電源電位配線５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇ，５０１ｈおよび基板電位配線５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２ｅ，５０２ｆ，５０２ｇ，５０２ｈが形成されている。電源電位配線５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇ，５０１ｈは接続されたスタンダードセル列に電源電位を与え、基板電位配線５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２ｅ，５０２ｆ，５０２ｇ，５０２ｈは接続されたスタンダードセル列に基板電位を与える。
第１配線層には、電源電位を供給するための電源ストラップ配線５０３ａ，５０３ｂおよび基板電位を供給するための電源ストラップ配線５０４ａ，５０４ｂが、図面縦方向に延びるように、平行配置されている。そして、電源ストラップ配線５０３ａ，５０３ｂと電源電位配線５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇ，５０１ｈとは、下方ビア部としての下方ビア５１１を介して接続されている。同様に、電源ストラップ配線５０４ａ，５０４ｂと基板電位配線５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２ｅ，５０２ｆ，５０２ｇ，５０２ｈとは、下方ビア部としての下方ビア５１２を介して接続されている。ここで、下方ビア５１１，５１２は、第１配線層−第２配線層間のビアからなる。
また、電源電位配線５０１ａ，５０１ｂ，５０１ｃ，５０１ｄ，５０１ｅ，５０１ｆ，５０１ｇ，５０１ｈは、第５配線層の上方に形成された電源電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア５１３を介して接続されている。また、同様に、基板電位配線５０２ａ，５０２ｂ，５０２ｃ，５０２ｄ，５０２ｅ，５０２ｆ，５０２ｇ，５０２ｈは、第５配線層の上方に形成された基板電位が給電される電位給電部（図示せず）と、上方ビア部としての上方スタックビア５１４を介して接続されている。ここで、上方スタックビア５１３，５１４は、第２配線層−第３配線層間、第３配線層−第４配線層間、第４配線層−第５配線層間のビアと、第３配線層、第４配線層、第５配線層の短配線とから構成されている。
ここで、図１１（ｂ）に示すように、下方ビア５１２は間隔５Ａでほぼ規則的に配置されており、上方スタックビア５１４は間隔５Ｂでほぼ規則的に配置されている。間隔５Ａは図３に示すスタンダードセル２個分の高さＡとほぼ等しい。そして、間隔５Ｂは間隔５Ａよりも広く、ここでは間隔５Ａのおよそ３倍になっている。すなわち、上方スタックビア５１４は、図１０の図面縦方向（第２方向）における配置密度が、下方ビア５１２よりも低い。上方スタックビア５１３と下方ビア５１１との関係も同様である。なお、５Ｌは第４配線層で信号配線リソースとして利用可能な範囲、５Ｓは上方スタックビア５１４から範囲５Ｌまでの距離である。
本実施形態に係る半導体装置５００では、５層以上の配線層において、電源ストラップ配線が第１配線層に形成されており、電源電位配線と基板電位配線が第２配線層に形成されている。すなわち、本実施形態に係る電源配線構造は、電源ストラップ配線からスタンダードセル列までは２層の配線層、その上は３層以上の配線層で構成されている。この構成により、電源ストラップ配線からスタンダードセル列までの下方スタックビアの個数を削減することができるので、信号配線リソースの低下を抑制することができる。
また、本実施形態における電源配線構造では、電源電位配線と基板電位配線が形成された第２配線層より上層の配線層において、配線方向が電源配線の配置方向によって制限されない。このため、第２配線層より上層の配線層に関して、必要に応じて優先配線方向を自由に設定できる。
すなわち本実施形態によると、第２配線層に、電源電位配線および基板電位配線が形成されており、その下の第１配線層に、電源ストラップ配線が形成されている。そして、電源電位配線および基板電位配線と電位給電部とを接続する上方ビア部は、電源ストラップ配線と電源電位配線および基板電位配線とを接続する下方ビア部よりも、電源ストラップ配線が延びる方向における配置密度が低くなっている。この構成により、電源配線構造における合成抵抗の値を大きくすることなく、ビア部の個数を削減することが可能になる。したがって、電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現することができる。
なお、本実施形態において、上方ビア部の配置密度は下方ビア部の１／３程度になっているが、これに限られるものではない。例えば、上方ビア部の配置密度が下方ビア部の１／２以下であれば、十分な効果が得られる。
なお、本実施形態において、上方ビア部は、基板面に垂直方向に見て、下方ビア部と重なる位置に配置されているが、これに限られるものではない。
なお、本実施形態では、スタンダードセル列毎に、電源電位配線および基板電位配線を有する構造としているが、隣接するスタンダードセル列同士で電源電位配線または基板電位配線を共有する構造としてもよい。また、電源電位配線および基板電位配線が、スタンダードセル列間に配置された構造であってもよい。
また、本実施形態において、電源ストラップ配線が形成された第１配線層と基板との間に、他の配線層が設けられていてもよい。また、第５配線層の上に、さらに他の配線層が設けられていてもよい。
また、本実施形態において、電源ストラップ配線の配線幅は、通常は、実使用領域（電源供給に実質的に寄与している領域）において、当該配線層すなわち第１配線層の最小配線幅の５倍以内になる。
また、上述の各実施形態において、ビア部の各階層でビアを２個ずつ設置しているが、１個以上のビアが設置されていればよい。また、各配線層の上下に設置されたビアの配置位置は、上下方向で完全に一致している必要はなく、電位給電部に電気的に接続されていればよい。
また、上述の各実施形態において、電源電位を供給するための上方ビア部と基板電位を供給するための下方ビア部とは、同じスタンダードセル列上に配置されているが、これに限られるものではない。
本発明の半導体装置では、電源電圧の電圧降下を抑制しつつ、信号配線リソースをより多く確保できるので、例えば、ＬＳＩについて、安定動作を維持しつつ小型化を図るのに有用である。
１００ 半導体装置
１０１ａ〜１０１ｄ 電源電位配線
１０２ａ〜１０２ｄ 基板電位配線
１０３ａ，１０３ｂ，１０４ａ，１０４ｂ 電源ストラップ配線
１１１，１１２ 下方スタックビア（下方ビア部）
１１３，１１４ 上方スタックビア（上方ビア部）
２００ 半導体装置
２０１ａ〜２０１ｄ 電源電位配線
２０２ａ〜２０２ｄ 基板電位配線
２０３ａ，２０３ｂ，２０４ａ，２０４ｂ 電源ストラップ配線
２１１，２１２ 下方スタックビア（下方ビア部）
２１３，２１４ 上方スタックビア（上方ビア部）
３００ 半導体装置
３０１ａ〜３０１ｄ 電源電位配線
３０２ａ〜３０２ｄ 基板電位配線
３０３ａ，３０３ｂ，３０４ａ，３０４ｂ 電源ストラップ配線
３１１，３１２ 下方ビア（下方ビア部）
３１３，３１４ 上方スタックビア（上方ビア部）
４００ 半導体装置
４０１ａ〜４０１ｄ 電源電位配線
４０２ａ〜４０２ｄ 基板電位配線
４０３ａ，４０３ｂ，４０４ａ，４０４ｂ 電源ストラップ配線
４１３，４１４ 上方スタックビア（上方ビア部）
５００ 半導体装置
５０１ａ〜５０１ｈ 電源電位配線
５０２ａ〜５０２ｈ 基板電位配線
５０３ａ，５０３ｂ，５０４ａ，５０４ｂ 電源ストラップ配線
５１１，５１２ 下方ビア（下方ビア部）
５１３，５１４ 上方スタックビア（上方ビア部）
１０１ａ〜１０１ｄ 電源電位配線
１０２ａ〜１０２ｄ 基板電位配線
１０３ａ，１０３ｂ，１０４ａ，１０４ｂ 電源ストラップ配線
１１１，１１２ 下方スタックビア（下方ビア部）
１１３，１１４ 上方スタックビア（上方ビア部）
２００ 半導体装置
２０１ａ〜２０１ｄ 電源電位配線
２０２ａ〜２０２ｄ 基板電位配線
２０３ａ，２０３ｂ，２０４ａ，２０４ｂ 電源ストラップ配線
２１１，２１２ 下方スタックビア（下方ビア部）
２１３，２１４ 上方スタックビア（上方ビア部）
３００ 半導体装置
３０１ａ〜３０１ｄ 電源電位配線
３０２ａ〜３０２ｄ 基板電位配線
３０３ａ，３０３ｂ，３０４ａ，３０４ｂ 電源ストラップ配線
３１１，３１２ 下方ビア（下方ビア部）
３１３，３１４ 上方スタックビア（上方ビア部）
４００ 半導体装置
４０１ａ〜４０１ｄ 電源電位配線
４０２ａ〜４０２ｄ 基板電位配線
４０３ａ，４０３ｂ，４０４ａ，４０４ｂ 電源ストラップ配線
４１３，４１４ 上方スタックビア（上方ビア部）
５００ 半導体装置
５０１ａ〜５０１ｈ 電源電位配線
５０２ａ〜５０２ｈ 基板電位配線
５０３ａ，５０３ｂ，５０４ａ，５０４ｂ 電源ストラップ配線
５１１，５１２ 下方ビア（下方ビア部）
５１３，５１４ 上方スタックビア（上方ビア部）
Claims (12)
- 複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは５以上の整数）と、
第１配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第ｍ配線層（１＜ｍ＜ｎ／２）に形成されており、前記第２方向に延びる電源ストラップ配線と、
前記電源ストラップ配線と前記電源電位配線および前記基板電位配線とを接続する下方ビア部と、
前記電源ストラップ配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備え、
前記上方ビア部は、前記第２方向における配置密度が、前記下方ビア部よりも低い
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記上方ビア部の前記第２方向における配置密度は、前記下方ビア部の１／２以下である
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記上方ビア部は、基板面に垂直方向に見て、前記下方ビア部と重なる位置に、配置されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
ｍ＝３，ｎ≧７である
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
ｍ＝４，ｎ≧９である
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
ｍ＝２，ｎ≧５である
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記電源ストラップ配線は、複数本、前記第１方向に並べて配置されており、
前記電源ストラップ配線の間隔は、２０μｍ以下である
ことを特徴とする半導体装置。 - 複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは３以上の整数）と、
第１配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第１配線層に形成されており、前記第２方向に延び、前記電源電位配線または前記基板電位配線と接続された電源ストラップ配線と、
前記電源ストラップ配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備えている
ことを特徴とする半導体装置。 - 複数のスタンダードセルが第１方向に並ぶスタンダードセル列が、前記第１方向に直交する第２方向に複数列、配置されている、基板と、
前記基板上に、前記基板側から順に積層するように形成されており、信号配線を配置可能である第１〜第ｎ配線層（ｎは５以上の整数）と、
第２配線層に形成されており、前記スタンダードセル列間、または、前記スタンダードセル列上に配置された電源電位配線および基板電位配線と、
第１配線層に形成されており、前記第２方向に延びる電源ストラップ配線と、
前記電源ストラップ配線と前記電源電位配線および前記基板電位配線とを接続する下方ビア部と、
前記電源電位配線および前記基板電位配線と、第ｎ配線層の上方に形成された電位給電部とを接続する上方ビア部とを備え、
前記上方ビア部は、前記第２方向における配置密度が、前記下方ビア部よりも低い
ことを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記上方ビア部の前記第２方向における配置密度は、前記下方ビア部の１／２以下である
ことを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記上方ビア部は、基板面に垂直方向に見て、前記下方ビア部と重なる位置に、配置されている
ことを特徴とする半導体装置。 - 請求項１，８または９記載の半導体装置において、
前記電源ストラップ配線の配線幅は、実使用領域において、当該配線層における最小配線幅の５倍以内である
ことを特徴とする半導体装置。
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