JP2009135282A - 半導体集積回路 - Google Patents

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Abstract

【課題】スイッチトランジスタのＯＮ／ＯＦＦタイミングの細かい制御を行うことなく、電源ノイズの発生を抑制する技術を提供する。
【解決手段】第１電源線（ＶＤＤ）と、第２電源線（ＶＳＤ）と、第１スタンダードセルを有する第１セル配置領域（２）と、スイッチトランジスタ（５）とデカップリング容量（６）を有するスイッチ領域（４）とを具備する半導体集積回路を構成する。
第１スタンダードセルは、第１導電型半導体の第１ウェル（１２）上に構成され、スイッチトランジスタ（５）は、第１導電型半導体の第２ウェル（１１）上に構成され、デカップリング容量（６）は、第１ウェル（１２）と第２ウェル（１１）とを分離する第２導電型の分離領域に構成されていることが好ましい。そのデカップリング容量（６）は、第１電源線（ＶＳＤ）に接続されている。
【選択図】図５

Description

本発明は、半導体集積回路に関する。
半導体集積回路における微細化技術の進歩に伴って増大するリーク電流が問題視されてきている。リーク電流とは、半導体集積回路が動作していない時に流れてしまう電流であり、この不要に漏れるリーク電流が半導体集積回路の総消費電力のうち大きな比率を占めるようになってきている。
待機状態（動作していない部分の電源供給を一時的に停止した状態）と、通常状態（通常動作を実施している状態）との二つの動作状態を有することで、この消費電力の増加を抑制する半導体集積回路が知られている（例えば、特許文献１参照。）。その半導体集積回路では、特定の領域への電源供給を停止することで通常状態から待機状態に移行する。
図１は、特許文献１（特開２００７−９５７８７号公報）に記載の半導体集積回路１００の構成を示す回路図である。半導体集積回路１００は、リーク電流を削減するための電源スイッチを備えている。図１を参照すると、従来の半導体集積回路１００は、制御対象機能ブロック１０１と、電源スイッチ１０２とを含んでいる。また、半導体集積回路１００は、電源の供給に関する制御が行われない機能ブロック（以下、非制御対象機能ブロックと呼ぶ）を備えている。制御対象機能ブロック１０１は、スタンバイ時に電力の供給が停止される機能ブロックである。電源スイッチ１０２は、制御信号に応答して制御対象機能ブロック１０１と電源線Ｖｄｄとを接続する。
図２は、電源スイッチ１０２と制御対象機能ブロック１０１を有する半導体集積回路１００の構成を示すレイアウト図である。制御対象機能ブロック１０１は、スイッチセル１０７と機能セル１０８の構成を例示するレイアウト図である。スイッチセル１０７は第１ウェル１２１を備えて構成されている。スイッチトランジスタ１１３は、その第１ウェル１２１に形成されている。また、機能セル１０８は、第２ウェル１２２を備えている。図７に示されているように、第１ウェル１２１と第２ウェル１２２とは、電気的に絶縁されている。メタル配線１１６は、第１ウェル１２１に対応する領域に形成されている。上述のように、メタル配線１１６には、第１ビアコンタクト（図示されず）を介して電源電圧ＶＤＤが供給されている。
電源スイッチ１０２が活性化し、制御対象機能ブロック１０１が導通したとき、遮断可能電源線Ｖｄｄｖおよび電源線Ｖｄｄに、ラッシュカレント(突入電流：回路の起動時に急激に流れる電流)が流れることがある。ラッシュカレントが流れると、ラッシュカレントの変化速度に依存して、ボンディングワイヤーや長配線に存在する残留インダクタンスに起因する逆起電力が発生すことがある。その逆起電力は、電源ラインに電源ノイズを発生させ、半導体集積回路１００の外部に備えられた電源ＩＣがラッシュカレントに応答して十分電源供給されるまで電源ノイズは続く。その電源ノイズに起因して、非制御対象機能ブロックが誤動作する場合がある。その誤動作を抑制するために、ラッシュカレント対策を行い、電源ノイズを低減させる技術が知られている。例えば、複数のスイッチセル１０７を配置し、個々のスイッチセルがオンするタイミングを別々にすることで、電源供給時に生じる突入電流の増加を抑制する技術が知られている。
特開２００７−９５７８７号公報
チップの高集積度化に対応して、半導体集積回路１００の制御対象機能ブロック１０１は、回路面積が大きく、かつ、数が多くなってきている。大規模、かつ、多数の制御対象機能ブロック１０１は、大きなラッシュカレントを発生させることがある。ラッシュカレントが大きい半導体集積回路１００においては、スイッチセル１０７の数を増加させるなどの対策を講じることがあるが、多数のスイッチセル１０７を適切に制御して電源ノイズを低減させることは非常に困難である。
本発明が解決しようとする課題は、スイッチトランジスタのＯＮ／ＯＦＦタイミングの細かい制御を行うことなく、電源ノイズの発生を抑制する技術を提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
上記課題を解決するために、第１電源線（ＶＤＤ）と、第２電源線（ＶＳＤ）と、第１スタンダードセルを有する第１セル配置領域（２）と、スイッチトランジスタ（５）とデカップリング容量（６）を有するスイッチ領域（４）とを具備する半導体集積回路を構成する。
ここにおいて、前記第１スタンダードセルは、第１導電型半導体で構成された第１ウェル（１２）上に構成され、前記スイッチトランジスタ（５）は、第１導電型半導体で構成された第２ウェル（１１）上に形成され、前記デカップリング容量（６）は、前記第１ウェル（１２）と前記第２ウェル（１１）とを分離する第２導電型半導体で構成された分離領域に形成されていることが好ましい。そして、前記スイッチトランジスタ（５）は、制御信号に応じて、前記第１電源線（ＶＤＤ）と前記第２電源線（ＶＳＤ）とを接続する。このとき、前記第１スタンダードセルは前記第２電源線（ＶＳＤ）から電力供給されて動作する。この半導体集積回路における前記デカップリング容量（６）は、前記第１電源線（ＶＳＤ）に接続されていることを特徴とする。
換言すると、第１電源線（ＶＤＤ）と、第２電源線（ＶＳＤ）と、スイッチトランジスタ（５）を有するスイッチ領域（４）と、前記第２電源線（ＶＳＤ）から供給される電圧に基づいて動作する第１スタンダードセルを有する第１セル配置領域（２）とを具備する半導体集積回路（１）を構成する。そして、前記スイッチトランジスタ（５）は、制御信号に応答して前記第１電源線（ＶＤＤ）と前記第２電源線（ＶＳＤ）とを接続する。前記第１セル配置領域（２）は、第１導電型半導体で構成され、ウェル電位を受ける第１ウェル（１２）を備える。前記スイッチ領域（４）は、前記第１導電型半導体で構成され、前記スイッチトランジスタ（５）を有する第２ウェル（１１）と、第２導電型半導体で構成され、前記第１ウェル（１２）と前記第２ウェル（１２）とを分離する分離領域とを備える。ここにおいて、前記分離領域は、前記第１電源線（ＶＤＤ）に接続されるデカップリング容量（６）を含む。
デカップリング容量６は、スイッチトランジスタ５の近傍に配置されている。電流変化を起こすスイッチの傍に配置されたデカップリング容量６は、スイッチが入ったと同時的に、蓄えている電荷を第１電源線（ＶＤＤ）に供給し、電源ノイズの発生を抑制する。
本発明によると、スイッチトランジスタのＯＮ／ＯＦＦタイミングの細かい制御を行うことなく、ラッシュカレントを抑制し、電源ノイズを低減することが可能となる。
［第１実施形態］
以下に、図面を参照して、本発明を実施するための形態について説明を行う。以下の実施形態において、本発明を適用する半導体デバイスがゲートアレイやセルベースＩＣで構成されている場合を想定して説明を行う。なお、本発明を適用する半導体デバイスに制限は無く、上記の想定はあくまでも例示に過ぎない。また、本実施形態で説明する半導体回路は、リーク電流の増加を抑えることが求められえるデバイスに適用可能である。このようなデバイスは、一般的に待機状態（動作していない部分の電源供給を一時的に停止した状態）と、通常状態（通常動作を実施している状態）との二つの動作状態に対応している。
また、以下の実施形態においては、本願発明に対する理解を容易にするために、本実施形態の半導体集積回路１が、Ｐウェルに構成されたＮＭＯＳトランジスタと、Ｎウェルに構成されたＰＭＯＳトランジスタを備えているものとする。そして、特定の領域への電源供給を停止することで通常状態から待機状態に移行する半導体回路を例示して本発明の説明を行う。なお、この構成は、本発明を適用する半導体回路の構成を限定するものではなく、例えば、以下に述べるマクロ領域１の全体の電源制御を実行するような場合や、機能セル単位で電源制御を実行するような場合であっても、本発明を適用することが可能である。
図３は、本実施形態の半導体集積回路１の構成を例示するブロック図である。半導体集積回路１は、半導体基板に形成される複数のスタンダードセルを備えている。その複数のスタンダードセルは、アレイ状に配置される。このスタンダードセルには、論理ゲート（トランジスタ回路）が複数個搭載されている。これらの論理ゲートは、配線されることによって論理回路として機能する。半導体集積回路１は、マクロ領域を備え、そのマクロ領域には、論理回路を有する機能セル（後述する制御対象機能ブロック２または非制御対象機能ブロック３）が配置される。
半導体集積回路１は、所定の条件に対応して電源の供給が停止される部分（以下、制御対象機能ブロック２と称する）を備えている。半導体集積回路１は、半導体基板に形成される少なくとも一つのスイッチセル４を備えている。
制御対象機能ブロック２は、スイッチセル４のＯＮ／ＯＦＦに対応して、待機状態と通常状態とが遷移する。非制御対象機能ブロック３は、スイッチセル４のＯＮ／ＯＦＦに依存することなく、連続的に供給される電力に応じて動作する。スイッチセル４は、外部から供給される制御信号に応答して、電源線７と遮断可能電源線８との接続状態を制御している。なお、本実施形態において、スイッチセル４の詳細な構成に関しては、後述するものとする。
また、半導体集積回路１は、ボンディングワイヤー３１を介してリードフレーム３２に接続されている。リードフレーム３２は、半導体集積回路１の外部の構成された電源ＩＣ（図示されず）に接続されている。その電源ＩＣから供給される電源電圧ＶＤＤは、半導体集積回路１の電源線７に供給されている。また、その電源ＩＣから供給される接地電圧ＧＮＤは、半導体集積回路１の接地線９に供給されている。電源線７と接地線９との間には、制御対象機能ブロック２と非制御対象機能ブロック３とが構成されている。また、制御対象機能ブロック２と電源線７との間には、スイッチセル４が備えられている。
図４は、本実施形態の半導体集積回路１の構成を例示する回路図である。スイッチセル４は、スイッチトランジスタ５とデカップリング容量６とを含んでいる。また、半導体集積回路１は、遮断可能電源線８を備えている。スイッチセル４のスイッチトランジスタ５は、電源線７と遮断可能電源線８との間に構成されている。遮断可能電源線８は、スイッチトランジスタ５を介して供給される電源電圧ＶＤＤを、電源電圧ＶＳＤとして制御対象機能ブロック２に供給している。スイッチセル４のデカップリング容量６は、電源線７と接地線９との間に構成されている。
図４に示されているように、スイッチトランジスタ５を構成するＰＭＯＳトランジスタのバックゲートは、第１ノードＮ１を介して電源線７に接続されている。また、制御対象機能ブロック２に含まれるＰＭＯＳトランジスタのバックゲートは、第２ノードＮ２を介して遮断可能電源線８に接続されている。
図５は、本実施形態の半導体集積回路１の構成を例示するレイアウト図である。本実施形態のスイッチセル４は、スイッチトランジスタ５とデカップリング容量６とを備え、それらは互いに隣接している。スイッチセル４は第１ウェル１１を備え、その第１ウェル１１にはスイッチトランジスタ５が構成されている。本実施形態におけるスイッチトランジスタ５は、第１スイッチトランジスタと、第２スイッチトランジスタとを備えている。第１スイッチトランジスタは、ソース拡散層２４とドレイン拡散層２５とスイッチトランジスタのゲート電極２７とを含んでいる。第２スイッチトランジスタは、ソース拡散層２４とドレイン拡散層２６とスイッチトランジスタのゲート電極２７とを含んでいる。スイッチトランジスタのゲート電極２７は、制御信号線１３に接続されている。スイッチトランジスタ５は、制御信号線１３を介して供給される制御信号に応答して活性化する。この例は、スイッチトランジスタは２本であるが横に連ねることによって本数を増やすことが可能である。
第１ウェル１１には、電源線７を介して電源電圧ＶＤＤが供給されている。第１ウェル１１は、第１スイッチトランジスタのバックゲートとして作用している。また、第１ウェル１１は、第２スイッチトランジスタのバックゲートとして作用している。第１ウェル１１には、連続的に電源電圧ＶＤＤが供給される。
制御対象機能ブロック２は、第２ウェル１２を備え、その第２ウェル１２には、ＰＭＯＳトランジスタが構成されている。そのＰＭＯＳトランジスタは、ＣＭＯＳゲート電極２９と、ソース拡散層２１と、ドレイン拡散層２２とを含んでいる。制御対象機能ブロック２のＰＭＯＳトランジスタは、ＣＭＯＳゲート電極２９に印加されるＬｏｗレベルに応答して活性化する。また制御対象機能ブロック２のＮＭＯＳトランジスタは、ＣＭＯＳゲート電極２９に印加されるＨｉｇｈレベルに応答して活性化する。第２ウェル１２は、制御対象機能ブロック２のＰＭＯＳトランジスタのバックゲートとして作用する。
スイッチトランジスタ５が、電源線７と遮断可能電源線８とを接続しているとき、第２ウェル１２には、遮断可能電源線８を介して電源電圧ＶＤＤが供給される。スイッチトランジスタ５が、電源線７と遮断可能電源線８との接続を遮断しているとき、第２ウェル１２は第１ウェル１１と異なる電圧となる。スイッチセル４は、第１ウェル１１と第２ウェル１２とを電気的に分離するために、第１ウェル１１（または第２ウェル１２）と異なる導電型の半導体領域（以下、容量配置領域と呼ぶ）を備えている。本実施形態におけるデカップリング容量６は、その容量配置領域に配置されている。デカップリング容量６は、ソースとドレインを接続したＮＭＯＳトランジスタで構成されている。ＮＭＯＳトランジスタのゲート電極２８は、電源線７に接続されている。またＮＭＯＳトランジスタのソースとドレインは接地線９に接続されている。
図６は、上述の図５のＡ−Ａ断面の構成を例示する断面図である。図６を参照すると、第１ウェル１１は、基板１０に形成されている。また、第２ウェル１２は、基板１０に形成されている。第１ウェル１１と第２ウェル１２とは、電気的に絶縁されている。図６に示されているように、デカップリング容量６は、その第１ウェル１１と第２ウェル１２の間に配置されている。本実施形態におけるデカップリング容量６は、対向するＮ型拡散層２３と、そのＮ型拡散層２３の間のチャネル領域と、デカップリング容量ゲート電極２８と、そのデカップリング容量ゲート電極２８とチャネル領域との間に備えられた誘電体とを含んでいる。
スイッチセル４のスイッチトランジスタ５は、外部から供給される制御信号に応答してＯＮ状態になり、電源線７と遮断可能電源線８とを接続する。このとき、遮断可能電源線８は、電源の供給が遮断されていた制御対象機能ブロック２に対して、電源電圧ＶＳＤの供給を開始する。スイッチトランジスタ５がＯＮ状態になることによって、電源線７から遮断可能電源線８に流れる電流が急激に変化すると、半導体集積回路１の外部に備えられた電源ＩＣだけでは、電源供給が対応できない場合がある。
本実施形態の半導体集積回路１は、スイッチトランジスタ５に隣接するデカップリング容量６を備えている。そのデカップリング容量６は、一次電池の役割を果たし、電源ＩＣによる電源供給が安定するまでの間、制御対象機能ブロック２に電荷を供給する。これによって、電源ノイズの発生を抑制し、非制御対象機能ブロック３が誤動作するのを防止することができる。
［比較例］
図７は、上述の図２にされている半導体集積回路１００の構成を例示する断面図である。特許文献１に記載の半導体集積回路１００のスイッチセル４は、スイッチトランジスタ１１３を備えている。そのスイッチトランジスタ１１３は、第１ウェル１２１に構成され、機能セル１０８は、第２ウェル１２２に構成されている。第１ウェル１２１には、電源電圧ＶＤＤと同じ電圧が供給されている。第２ウェル１２２は、サブ電源配線１０６に接続されている。
スイッチセル４は、分離領域１３１を備えている。分離領域１３１は、機能セル１０８に対する電源供給が遮断されているとき、第２ウェル１２２からサブ電源配線１０６に電流が流れることを抑制する。換言すると、第１ウェル１２１と第２ウェル１２２とは、分離領域１３１の作用によって電気的に絶縁されている。分離領域１３１は、第１ウェル１２１と第２ウェル１２２とを分離するために備えられている。分離領域１３１は、ウェル分離のために所定の面積を使用している。
図６に戻ると、本実施形態のスイッチセル４において、デカップリング容量６は、その容量配置領域に配置されている。その容量配置領域は、分離領域１３１に相当し、第１ウェル１１と第２ウェル１２とを分離している。本実施形態のスイッチセル４は、分離領域１３１に相当する面積を容量配置領域として有効に活用してデカップリング容量６を構成している。これによって、セル配置領域の面積を消費することなく、スイッチトランジスタ５の近傍にデカップリング容量６を配置することが可能である。デカップリング容量６を、電流変化を起こすスイッチの傍に配置することで、スイッチが入ったと同時的に、そのデカップリング容量６から電荷を供給することが可能となり、容量セルを新たに配置するよりも効果的に電荷を供給することが可能である。
以上、上述の実施形態においては、デカップリング容量６がソースとドレインを接続したＮＭＯＳトランジスタの場合について説明を行なってきた。本実施形態の半導体集積回路１において、Ｎ型とＰ型の極性を反転させても、同じ効果が得られる。具体的には、スイッチトランジスタ５はＮＭＯＳトランジスタ、第１ウェル１１及び第２ウェル１２はＰウェル、基板１０はＮ型半導体基板となる。また、デカップリング容量６は、ＰＭＯＳトランジスタで構成される。これに伴い、図６では、ソース拡散層２１、ドレイン拡散層２２、ソース拡散層２４、ドレイン拡散層２５、２６は、Ｎ＋型拡散層となる。
［第２実施形態］
図８は、本発明の半導体集積回路１の第２実施形態の構成を例示する断面図である。第２実施形態の半導体集積回路１は、デカップリング容量６がＭＯＳキャパシタに変更されている。図８を参照すると、そのＭＯＳキャパシタは、Ｐ型拡散層３３の上にゲート酸化膜及びゲート電極が積層された構造になっている。半導体集積回路１をこのような構成にすることによって、セル配置領域の面積を消費することなく、スイッチトランジスタ５の近傍にデカップリング容量６を配置することが可能である。
［第３実施形態］
図９は、本発明の半導体集積回路１の第３実施形態の構成を例示する断面図である。第３実施形態の半導体集積回路１は、デカップリング容量６がＭＯＳキャパシタに変更されている。このＭＯＳキャパシタは、Ｎ型拡散層３４の上にゲート酸化膜及びゲート電極が積層された構造になっている。半導体集積回路１をこのような構成にすることによって、セル配置領域の面積を消費すること
なく、スイッチトランジスタ５の近傍にデカップリング容量６を配置することが可能である。
上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。また、上述の複数の実施形態において、Ｎ型とＰ型の極性を反転させても、まったく同じ効果が得られる。なお、本実施形態の半導体集積回路１において、デカップリング容量６は、ＭＯＳキャパシタに限定されるものではない。例えば、デカップリング容量６がＭＩＭキャパシタあっても、そのデカップリング容量６を備える半導体集積回路１は、本実施形態の効果を十分に発揮することができる。
図１は、従来の半導体集積回路１００の構成を示す回路図である。 図２は、電源スイッチ１０２と制御対象機能ブロック１０１の構成を示すレイアウト図である。 図３は、本実施形態の半導体集積回路１の構成を例示するブロック図である。 図４は、本実施形態の半導体集積回路１の構成を例示する回路図である。 図５は、本実施形態の半導体集積回路１の構成を例示するレイアウト図である。 図６は、本実施形態の半導体集積回路１の構成を例示する図である。 図７は、比較例における半導体集積回路の構成を示す断面図。 図８は、第２の実施形態の半導体集積回路１の構成を例示する図である。 図９は、第３の実施形態の半導体集積回路１の構成を例示する図である。
符号の説明
１…半導体集積回路
２…制御対象機能ブロック
３…非制御対象機能ブロック
４…スイッチセル
５…スイッチトランジスタ
６…デカップリング容量
７…電源線
８…遮断可能電源線
９…接地線
１０…基板
１１…第１ウェル
１２…第２ウェル
１３…制御信号線
１４…ＰＭＯＳトランジスタ
１５…ＮＭＯＳトランジスタ
１６…信号線
２１…ソース拡散層
２２…ドレイン拡散層
２３…Ｎ型拡散層
２４…ソース拡散層
２５…ドレイン拡散層
２６…ドレイン拡散層
２７…スイッチトランジスタのゲート電極
２８…デカップリング容量ゲート電極
２９…ＣＭＯＳゲート電極
３１…ボンディングワイヤー
３２…リードフレーム
３３…Ｐ型拡散層
３４…Ｎ型拡散層
１００…半導体集積回路
１０１…制御対象機能ブロック
１０２…電源スイッチ
１０６…サブ電源配線
１０７…スイッチセル
１０８…機能セル
１１３…スイッチトランジスタ
１１６…メタル配線
１２１…第１ウェル
１２２…第２ウェル
１３１…分離領域
ＶＤＤ…電源電圧
ＧＮＤ…接地電圧
Ｖｄｄ…電源線
Ｖｄｄｖ…遮断可能電源線
Ｎ１…第１ノード
Ｎ２…第２ノード

Claims (14)

  1. 第１電源線と、
    第２電源線と、
    第１スタンダードセルを有する第１セル配置領域と、
    スイッチトランジスタとデカップリング容量を有するスイッチ領域と、
    を具備し、
    前記第１スタンダードセルは、第１導電型半導体で構成された第１ウェルに構成され、
    前記スイッチトランジスタは、第１導電型半導体で構成された第２ウェルに構成され、
    前記デカップリング容量は、前記第１ウェルと前記第２ウェルとを分離する第２導電型半導体で構成された分離領域に構成され、
    前記スイッチトランジスタは、制御信号に応じて、前記第１電源線と前記第２電源線とを接続し、
    前記第１スタンダードセルは前記第２電源線から電力供給されて動作し、
    前記デカップリング容量は、前記第１電源線に接続されていることを特徴とする
    半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    前記第１ウェルは、ＰＮ接合を介して前記分離領域と隣接し、
    前記第２ウェルは、ＰＮ接合を介して前記分離領域と隣接する
    半導体集積回路。
  3. 請求項２に記載の半導体集積回路において、更に、第３電源線を備え、
    前記第１電源線は、
    電源電圧を供給し、
    前記第３電源線は、
    接地電圧を供給し、
    前記第２電源線は、
    前記スイッチトランジスタを介して供給される前記電源電圧を前記第１セル配置領域に供給し、
    前記デカップリング容量は、
    前記第１電源線と前記第３電源線とに接続される
    半導体集積回路。
  4. 請求項３に記載の半導体集積回路において、さらに、
    前記第１電源線と前記第３電源線との間に配置される第２セル配置領域を備え、
    前記第２セル配置領域は、
    前記スイッチトランジスタの動作に依存することなく動作する第２スタンダードセルを有する
    半導体集積回路。
  5. 請求項４に記載の半導体集積回路において、
    前記デカップリング容量は、
    ソースとドレインとを接続したＭＯＳトランジスタで構成される
    半導体集積回路。
  6. 請求項５に記載の半導体集積回路において、
    前記第１ウェルは、Ｎウェルを含み、
    前記第２ウェルは、Ｎウェルを含み、
    前記分離領域は、Ｐ型半導体を含み、
    前記ソースとドレインとを接続したＭＯＳトランジスタは、
    前記Ｐ型半導体上に配置されたＮＭＯＳトランジスタで構成される
    半導体集積回路。
  7. 請求項５に記載の半導体集積回路において、
    前記第１ウェルは、Ｐウェルを含み、
    前記第２ウェルは、Ｐウェルを含み、
    前記分離領域は、Ｎ型半導体を含み、
    前記ソースとドレインとを接続したＭＯＳトランジスタは、
    前記Ｎ型半導体上に配置され、ソースとドレインとを接続したＰＭＯＳトランジスタで構成される
    半導体集積回路。
  8. 請求項４に記載の半導体集積回路において、
    前記デカップリング容量は、
    ＭＯＳキャパシタで構成される
    半導体集積回路。
  9. 請求項８に記載の半導体集積回路において、
    前記第１ウェルは、Ｎウェルを含み、
    前記第２ウェルは、Ｎウェルを含み、
    前記分離領域は、Ｐ型半導体を含み、
    前記ＭＯＳキャパシタは、
    前記Ｐ型半導体の中に構成されたＰ型拡散領域上に設けられる
    半導体集積回路。
  10. 請求項８に記載の半導体集積回路において、
    前記第１ウェルは、Ｎウェルを含み、
    前記第２ウェルは、Ｎウェルを含み、
    前記分離領域は、Ｐ型半導体を含み、
    前記ＭＯＳキャパシタは、
    前記Ｐ型半導体の中に構成されたＮ型拡散領域上に設けられる
    半導体集積回路。
  11. 請求項８に記載の半導体集積回路において、
    前記第１ウェルは、Ｐウェルを含み、
    前記第２ウェルは、Ｐウェルを含み、
    前記分離領域は、Ｎ型半導体を含み、
    前記ＭＯＳキャパシタは、
    前記Ｎ型半導体の中に構成されたＮ型拡散領域上に設けられる
    半導体集積回路。
  12. 請求項８に記載の半導体集積回路において、
    前記第１ウェルは、Ｐウェルを含み、
    前記第２ウェルは、Ｐウェルを含み、
    前記分離領域は、Ｎ型半導体を含み、
    前記ＭＯＳキャパシタは、
    前記Ｎ型半導体の中に構成されたＰ型拡散領域上に設けられる
    半導体集積回路。
  13. 電源電圧を供給する電源線と、
    接地電圧を供給する接地線と、
    遮断可能電源線と、
    制御信号に応答して前記電源電圧を前記遮断可能電源線に供給するスイッチと、
    前記遮断可能電源線から供給される前記電源電圧に基づいて動作する第１スタンダードセルと、
    前記電源線と前記接地線との間に配置され、前記スイッチの動作に依存することなく動作する第２スタンダードセルと、
    前記スイッチに隣接し、前記電源線と前記接地線との間に設けられたキャパシタと
    を具備し、
    前記キャパシタは、
    前記スイッチが前記電源線と前記遮断可能電源線とを接続したときに、蓄積している電荷を放出する
    半導体集積回路。
  14. 第１導電型半導体で構成される第１ウェルと、前記第１ウェルは、基本電源線と
    遮断可能電源線とを接続するスイッチを有し、
    前記遮断可能電源線から供給される電圧で動作するスタンダードセルが配置され
    る第１導電型半導体で構成される第２ウェルから前記第１ウェルを分離する分離領
    域と
    を備え、
    前記分離領域は、
    第２導電型半導体で構成され、前記基本電源線と接地線との間に接続されるデカ
    ップリング容量を有する
    スイッチセル。
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