JPH11111937A - 半導体装置 - Google Patents
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- JPH11111937A JPH11111937A JP9273074A JP27307497A JPH11111937A JP H11111937 A JPH11111937 A JP H11111937A JP 9273074 A JP9273074 A JP 9273074A JP 27307497 A JP27307497 A JP 27307497A JP H11111937 A JPH11111937 A JP H11111937A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 93
- 238000002955 isolation Methods 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims description 104
- 230000010354 integration Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【課題】 隣接して配置された１つのＮウェル３と１つ
のＰウェル１１とを１組のセルとした場合、従来の半導
体装置では有効にラッチアップ対策を施そうとしても、
当該各セル毎にラッチアップ対策を行なっているので高
集積化を望むことができなかった。 【解決手段】 ウェル３，１１の配列方向において隣接
する２組のセルを、ＮウェルとＰウェルとの配列が互い
に逆向きとなるように配設するとともに、アイソレーシ
ョン層１２，１３を、基板１から分離されるＰウェル１
１が隣接される２つのセルに股がって形成して、当該２
つのＰウェル１１，１１全体を基板１からまとめて分離
させるように配設するものである。
のＰウェル１１とを１組のセルとした場合、従来の半導
体装置では有効にラッチアップ対策を施そうとしても、
当該各セル毎にラッチアップ対策を行なっているので高
集積化を望むことができなかった。 【解決手段】 ウェル３，１１の配列方向において隣接
する２組のセルを、ＮウェルとＰウェルとの配列が互い
に逆向きとなるように配設するとともに、アイソレーシ
ョン層１２，１３を、基板１から分離されるＰウェル１
１が隣接される２つのセルに股がって形成して、当該２
つのＰウェル１１，１１全体を基板１からまとめて分離
させるように配設するものである。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）などのメモリ回路とロジック回路とを同一基板上に
形成して半導体装置を形成する場合において好適な改良
に関するものである。
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）などのメモリ回路とロジック回路とを同一基板上に
形成して半導体装置を形成する場合において好適な改良
に関するものである。
【０００２】
【従来の技術】図７は従来の半導体装置のセル構造を示
す正面図であり、図において、１はＰ型にドープされた
基板であり、２は基板１の一側面内に形成されたドレイ
ン用Ｎ＋拡散領域であり、３はドレイン用Ｎ＋拡散領域
２に隣接して基板１内に形成されたＮウェルであり、４
はＮウェル３内に形成されたソース用Ｐ＋拡散領域であ
り、５はソース用Ｐ＋拡散領域４とドレイン用Ｎ＋拡散
領域２との間のＮウェル３内に形成されたソース用Ｎ＋
拡散領域である。また、６は基板１上に絶縁層などを介
して積層されるとともに、ソース用Ｐ＋拡散領域４およ
びソース用Ｎ＋拡散領域５と接続された高圧側電源ライ
ンであり、７は基板１上に絶縁層などを介して積層され
るとともに、ドレイン用Ｎ＋拡散領域２と接続された低
圧側電源ラインであり、８はソース用Ｐ＋拡散領域４お
よびドレイン用Ｎ＋拡散領域２に接続された出力用信号
線であり、９は高圧側電源ライン６と出力用信号線８と
の間のソース用Ｐ＋拡散領域４上に積層されるととも
に、低圧側電源ライン７と出力用信号線８との間のドレ
イン用Ｎ＋拡散領域２上に積層された入力用信号線であ
る。なお、基板１にはＧＮＤ電位よりも低いＶＢＢ電位
が供給されている。
す正面図であり、図において、１はＰ型にドープされた
基板であり、２は基板１の一側面内に形成されたドレイ
ン用Ｎ＋拡散領域であり、３はドレイン用Ｎ＋拡散領域
２に隣接して基板１内に形成されたＮウェルであり、４
はＮウェル３内に形成されたソース用Ｐ＋拡散領域であ
り、５はソース用Ｐ＋拡散領域４とドレイン用Ｎ＋拡散
領域２との間のＮウェル３内に形成されたソース用Ｎ＋
拡散領域である。また、６は基板１上に絶縁層などを介
して積層されるとともに、ソース用Ｐ＋拡散領域４およ
びソース用Ｎ＋拡散領域５と接続された高圧側電源ライ
ンであり、７は基板１上に絶縁層などを介して積層され
るとともに、ドレイン用Ｎ＋拡散領域２と接続された低
圧側電源ラインであり、８はソース用Ｐ＋拡散領域４お
よびドレイン用Ｎ＋拡散領域２に接続された出力用信号
線であり、９は高圧側電源ライン６と出力用信号線８と
の間のソース用Ｐ＋拡散領域４上に積層されるととも
に、低圧側電源ライン７と出力用信号線８との間のドレ
イン用Ｎ＋拡散領域２上に積層された入力用信号線であ
る。なお、基板１にはＧＮＤ電位よりも低いＶＢＢ電位
が供給されている。
【０００３】図８は当該セルを複数有する半導体装置の
レイアウトを示す正面図であり、図において、１０はそ
れぞれ上記セルであり、１６はそれぞれ各セルに対して
信号を授受する信号線である。また、各セルは、Ｎウェ
ル３が同一側に配設されていることからもわかるよう
に、オートルータなどによる設計能率などを考慮して同
一の向きに配設されている。
レイアウトを示す正面図であり、図において、１０はそ
れぞれ上記セルであり、１６はそれぞれ各セルに対して
信号を授受する信号線である。また、各セルは、Ｎウェ
ル３が同一側に配設されていることからもわかるよう
に、オートルータなどによる設計能率などを考慮して同
一の向きに配設されている。
【０００４】次に動作について説明する。高圧側電源ラ
イン６はＶｃｃ電位、低圧側電源ライン７はＧＮＤに接
続されているものとする。そして、例えば入力用信号線
９からＶｃｃレベルの信号が入力されると、ドレイン用
Ｎ＋拡散領域２はカットオフ動作状態に制御される一方
で、ソース用Ｐ＋拡散領域４は線形動作状態に制御され
る。その結果、出力用信号線８からはＶｃｃレベルの信
号が出力される。
イン６はＶｃｃ電位、低圧側電源ライン７はＧＮＤに接
続されているものとする。そして、例えば入力用信号線
９からＶｃｃレベルの信号が入力されると、ドレイン用
Ｎ＋拡散領域２はカットオフ動作状態に制御される一方
で、ソース用Ｐ＋拡散領域４は線形動作状態に制御され
る。その結果、出力用信号線８からはＶｃｃレベルの信
号が出力される。
【０００５】逆に、入力用信号線９からＧＮＤレベルの
信号が入力されると、ソース用Ｐ＋拡散領域４はカット
オフ動作状態に制御される一方で、ドレイン用Ｎ＋拡散
領域２は線形動作状態に制御される。その結果、出力用
信号線８からはＧＮＤレベルの信号が出力される。従っ
て上図に示した例のセルはインバータ動作をする。
信号が入力されると、ソース用Ｐ＋拡散領域４はカット
オフ動作状態に制御される一方で、ドレイン用Ｎ＋拡散
領域２は線形動作状態に制御される。その結果、出力用
信号線８からはＧＮＤレベルの信号が出力される。従っ
て上図に示した例のセルはインバータ動作をする。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、各セルにサイリスタ構
造が形成されてしまい、その結果、ラッチアップが発生
してしまうという問題があった。以下、当該問題につい
て詳細に説明する。
上のように構成されているので、各セルにサイリスタ構
造が形成されてしまい、その結果、ラッチアップが発生
してしまうという問題があった。以下、当該問題につい
て詳細に説明する。
【０００７】図９（ａ）は図７に示した半導体装置のセ
ルのＥ−Ｅ’断面を示す断面図であり、図において、Ｔ
ｒ１はソース用Ｐ＋拡散領域４をエミッタとしてＮウェ
ル３と基板１との間に形成される第一トランジスタであ
り、Ｒ１はＮウェル３にて構成される第一抵抗であり、
Ｔｒ２はドレイン用Ｎ＋拡散領域２をエミッタとして基
板１とＮウェル３との間に形成される第二トランジスタ
であり、Ｒ２は基板１にて形成される第二抵抗である。
また、図９（ｂ）は図９（ａ）に示したトランジスタの
回路構造を示す図である。
ルのＥ−Ｅ’断面を示す断面図であり、図において、Ｔ
ｒ１はソース用Ｐ＋拡散領域４をエミッタとしてＮウェ
ル３と基板１との間に形成される第一トランジスタであ
り、Ｒ１はＮウェル３にて構成される第一抵抗であり、
Ｔｒ２はドレイン用Ｎ＋拡散領域２をエミッタとして基
板１とＮウェル３との間に形成される第二トランジスタ
であり、Ｒ２は基板１にて形成される第二抵抗である。
また、図９（ｂ）は図９（ａ）に示したトランジスタの
回路構造を示す図である。
【０００８】次に動作について説明する。例えば、何ら
かの原因で第一抵抗Ｒ１に電流が流れると、第一抵抗Ｒ
１に発生する電圧にて第一トランジスタＴｒ１がオンす
る。そして、第一トランジスタＴｒ１がオンすると、第
一トランジスタＴｒ１のエミッタ−コレクタ間に流れる
電流で第二抵抗Ｒ２に電圧が発生する。その結果、第二
抵抗Ｒ２に発生する電圧により第二トランジスタＴｒ２
のベース−エミッタ間の電圧が増加し、第一抵抗Ｒ１に
流れる電流が増加する。従って、第一トランジスタＴｒ
１の増幅率と第二トランジスタＴｒ２の増幅率との積が
１以上となる場合に、このような動作が一端開始される
と各トランジスタＴｒ１，Ｔｒ２に流れる電流は増幅し
続け、極端な場合には基板などが破壊されてしまう。以
上の動作がラッチアップ動作である。
かの原因で第一抵抗Ｒ１に電流が流れると、第一抵抗Ｒ
１に発生する電圧にて第一トランジスタＴｒ１がオンす
る。そして、第一トランジスタＴｒ１がオンすると、第
一トランジスタＴｒ１のエミッタ−コレクタ間に流れる
電流で第二抵抗Ｒ２に電圧が発生する。その結果、第二
抵抗Ｒ２に発生する電圧により第二トランジスタＴｒ２
のベース−エミッタ間の電圧が増加し、第一抵抗Ｒ１に
流れる電流が増加する。従って、第一トランジスタＴｒ
１の増幅率と第二トランジスタＴｒ２の増幅率との積が
１以上となる場合に、このような動作が一端開始される
と各トランジスタＴｒ１，Ｔｒ２に流れる電流は増幅し
続け、極端な場合には基板などが破壊されてしまう。以
上の動作がラッチアップ動作である。
【０００９】なお、図９に示した半導体装置では、この
ようなラッチアップ動作を抑制するために、ソース用Ｐ
＋拡散領域４とドレイン用Ｎ＋拡散領域２との間のＮウ
ェル３内にソース用Ｎ＋拡散領域５を設けている。これ
により、Ｎウェル３による第一抵抗Ｒ１の抵抗値を下げ
ることができ、第一トランジスタＴｒ１がオンし難いよ
うに構成している。
ようなラッチアップ動作を抑制するために、ソース用Ｐ
＋拡散領域４とドレイン用Ｎ＋拡散領域２との間のＮウ
ェル３内にソース用Ｎ＋拡散領域５を設けている。これ
により、Ｎウェル３による第一抵抗Ｒ１の抵抗値を下げ
ることができ、第一トランジスタＴｒ１がオンし難いよ
うに構成している。
【００１０】しかしながら、このように構成したとして
も、基板１による第二抵抗Ｒ２に発生した場合などにお
いて、第二トランジスタＴｒ２のベース電位が変動して
オンとなってしまうような場合には、やはりラッチアッ
プの問題が生じてしまう。そして、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）などのメモリ回路と
ロジック回路とを同一基板上に形成して半導体装置を形
成しようとした場合には、当該ロジック回路から基板１
に流れ込む電流にて基板電位ＶＢＢが変動してしまい、
当該ラッチアップが頻発してしまうという問題があっ
た。
も、基板１による第二抵抗Ｒ２に発生した場合などにお
いて、第二トランジスタＴｒ２のベース電位が変動して
オンとなってしまうような場合には、やはりラッチアッ
プの問題が生じてしまう。そして、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）などのメモリ回路と
ロジック回路とを同一基板上に形成して半導体装置を形
成しようとした場合には、当該ロジック回路から基板１
に流れ込む電流にて基板電位ＶＢＢが変動してしまい、
当該ラッチアップが頻発してしまうという問題があっ
た。
【００１１】また、図９に示す半導体装置において、第
二トランジスタＴｒ２のオン動作を抑制するためには、
第二抵抗Ｒ２を小さくすることは極めて困難であるの
で、Ｎウェル３とドレイン用Ｎ＋拡散領域２との間隔
（Ａ）を広げて、第二トランジスタＴｒ２がオン状態と
なる時のＶＢＥ電圧を高くすることが考えられるが、そ
のように構成した場合には上記セルの幅Ｗ１が増加して
しまい、半導体装置を高い集積度に形成することが困難
となってしまう。
二トランジスタＴｒ２のオン動作を抑制するためには、
第二抵抗Ｒ２を小さくすることは極めて困難であるの
で、Ｎウェル３とドレイン用Ｎ＋拡散領域２との間隔
（Ａ）を広げて、第二トランジスタＴｒ２がオン状態と
なる時のＶＢＥ電圧を高くすることが考えられるが、そ
のように構成した場合には上記セルの幅Ｗ１が増加して
しまい、半導体装置を高い集積度に形成することが困難
となってしまう。
【００１２】そこで、特開昭６１−１４７５６４号公
報、特開平３−２３９３５９号公報、特開平８−４６０
５４号公報、特開平６−９７３７４号公報などに開示さ
れる技術を利用してラッチアップ対策を行なうことが考
えられる。図１０はこのような従来のラッチアップ対策
を施した場合の半導体装置の構造を示す断面図であり、
図において、１３はドレイン用Ｎ＋拡散領域２の下に配
設されたＮ型埋め込み拡散層であり、１２は基板１の上
面とＮ型埋め込み拡散層１３との間においてドレイン用
Ｎ＋拡散領域２を囲うように配設された分離用Ｎ型拡散
領域であり、１１はドレイン用Ｎ＋拡散領域２および分
離用Ｎ型拡散領域１２により基板１と分離されたＰウェ
ルである。これ以外の構成は図７に示す従来の半導体装
置と同一の構成なので説明を省略する。また、以下にお
いて、Ｎ型埋め込み拡散層１３および分離用Ｎ型拡散領
域１２を総称してアイソレーション層ともよぶ。
報、特開平３−２３９３５９号公報、特開平８−４６０
５４号公報、特開平６−９７３７４号公報などに開示さ
れる技術を利用してラッチアップ対策を行なうことが考
えられる。図１０はこのような従来のラッチアップ対策
を施した場合の半導体装置の構造を示す断面図であり、
図において、１３はドレイン用Ｎ＋拡散領域２の下に配
設されたＮ型埋め込み拡散層であり、１２は基板１の上
面とＮ型埋め込み拡散層１３との間においてドレイン用
Ｎ＋拡散領域２を囲うように配設された分離用Ｎ型拡散
領域であり、１１はドレイン用Ｎ＋拡散領域２および分
離用Ｎ型拡散領域１２により基板１と分離されたＰウェ
ルである。これ以外の構成は図７に示す従来の半導体装
置と同一の構成なので説明を省略する。また、以下にお
いて、Ｎ型埋め込み拡散層１３および分離用Ｎ型拡散領
域１２を総称してアイソレーション層ともよぶ。
【００１３】このように半導体装置を構成すると、同図
にも示すように、第二トランジスタＴｒ２のコレクタ端
子と第一トランジスタＴｒ１のベース端子との接続が切
断されるとともに、第二トランジスタＴｒ２のベース端
子と第一トランジスタＴｒ１のコレクタ端子との接続が
切断されるため、図９（ｂ）に示すようなサイリスタ構
造が各セルに形成されなくなる。その結果、上記ラッチ
アップの問題は根本的に解決される。
にも示すように、第二トランジスタＴｒ２のコレクタ端
子と第一トランジスタＴｒ１のベース端子との接続が切
断されるとともに、第二トランジスタＴｒ２のベース端
子と第一トランジスタＴｒ１のコレクタ端子との接続が
切断されるため、図９（ｂ）に示すようなサイリスタ構
造が各セルに形成されなくなる。その結果、上記ラッチ
アップの問題は根本的に解決される。
【００１４】しかしながら、このように半導体装置の各
セルを構成した場合、各セルごとにアイソレーション層
１２，１３を設ける必要があって、各セルの幅Ｗ２が大
きくなる要因となり、高集積化を望むことができなくな
ってしまう。
セルを構成した場合、各セルごとにアイソレーション層
１２，１３を設ける必要があって、各セルの幅Ｗ２が大
きくなる要因となり、高集積化を望むことができなくな
ってしまう。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、ラッチアップを防止しつつ、高集
積化を図ることが可能な半導体装置を得ることを目的と
する。
めになされたもので、ラッチアップを防止しつつ、高集
積化を図ることが可能な半導体装置を得ることを目的と
する。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置は、隣接して配置された１つのＮウェルと１つのＰウ
ェルとの組を１組のセルとした場合、当該ウェルの配列
方向において隣接する２組のセルを、ＮウェルとＰウェ
ルとの配列が互いに逆向きとなるように配設するととも
に、アイソレーション層を、上記基板から分離されるウ
ェルが隣接される２つのセルに股がって形成して、当該
２つのウェル全体を基板から分離させるように配設する
ものである。
置は、隣接して配置された１つのＮウェルと１つのＰウ
ェルとの組を１組のセルとした場合、当該ウェルの配列
方向において隣接する２組のセルを、ＮウェルとＰウェ
ルとの配列が互いに逆向きとなるように配設するととも
に、アイソレーション層を、上記基板から分離されるウ
ェルが隣接される２つのセルに股がって形成して、当該
２つのウェル全体を基板から分離させるように配設する
ものである。
【００１７】この発明に係る半導体装置は、基板をＰ型
にドープするとともに、グランド電位以下の電位に設定
するものである。
にドープするとともに、グランド電位以下の電位に設定
するものである。
【００１８】この発明に係る半導体装置は、基板をＮ型
にドープするとともに、電源電圧の高圧側電位以上の電
位に設定するものである。
にドープするとともに、電源電圧の高圧側電位以上の電
位に設定するものである。
【００１９】この発明に係る半導体装置は、基板の電位
がグランド電位以下の電位に設定されるとともに、複数
のメモリ用のセルと複数のロジック用のセルとを有する
半導体装置において、上記ロジック用のセルが、ウェル
の配列方向において隣接する他のセルに対してＮウェル
とＰウェルとの配列が逆向きとなるように配設されると
ともに、アイソレーション層は、上記基板から分離され
るウェルが隣接される２つのセルに股がって形成され
て、当該２つのウェル全体を基板から分離させるように
配設されたものである。
がグランド電位以下の電位に設定されるとともに、複数
のメモリ用のセルと複数のロジック用のセルとを有する
半導体装置において、上記ロジック用のセルが、ウェル
の配列方向において隣接する他のセルに対してＮウェル
とＰウェルとの配列が逆向きとなるように配設されると
ともに、アイソレーション層は、上記基板から分離され
るウェルが隣接される２つのセルに股がって形成され
て、当該２つのウェル全体を基板から分離させるように
配設されたものである。
【００２０】この発明に係る半導体装置は、基板の電位
が電源電圧の高圧側電位以上の電位に設定されるととも
に、複数のメモリ用のセルと複数のロジック用のセルと
を有する半導体装置において、上記ロジック用のセル
が、ウェルの配列方向において隣接する他のセルに対し
てＮウェルとＰウェルとの配列が逆向きとなるように配
設されるとともに、アイソレーション層は、上記基板か
ら分離されるウェルが隣接される２つのセルに股がって
形成されて、当該２つのウェル全体を基板から分離させ
るように配設されたものである。
が電源電圧の高圧側電位以上の電位に設定されるととも
に、複数のメモリ用のセルと複数のロジック用のセルと
を有する半導体装置において、上記ロジック用のセル
が、ウェルの配列方向において隣接する他のセルに対し
てＮウェルとＰウェルとの配列が逆向きとなるように配
設されるとともに、アイソレーション層は、上記基板か
ら分離されるウェルが隣接される２つのセルに股がって
形成されて、当該２つのウェル全体を基板から分離させ
るように配設されたものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置のレイアウトを示す正面図（ａ）および断面図
（ｂ）である。当該半導体装置は、ＤＲＡＭとロジック
回路とを同一基板上に配設したものであり、同図は当該
ロジック回路用のセルを示している。図において、１０
は半導体装置の一側面内にマトリックス状に配列された
セルであり、１６は各セルの間の上記側面上に配設され
て各セルに対して信号を授受する信号線である。また、
３は各セル１０内に形成されたＮウェル、１１はＮウェ
ル３と隣接して各セル１０内に形成されたＰウェルであ
り、これらから明らかなように各セル１０は、同図の縦
の並びごとに異なる向きに配設されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置のレイアウトを示す正面図（ａ）および断面図
（ｂ）である。当該半導体装置は、ＤＲＡＭとロジック
回路とを同一基板上に配設したものであり、同図は当該
ロジック回路用のセルを示している。図において、１０
は半導体装置の一側面内にマトリックス状に配列された
セルであり、１６は各セルの間の上記側面上に配設され
て各セルに対して信号を授受する信号線である。また、
３は各セル１０内に形成されたＮウェル、１１はＮウェ
ル３と隣接して各セル１０内に形成されたＰウェルであ
り、これらから明らかなように各セル１０は、同図の縦
の並びごとに異なる向きに配設されている。
【００２２】図２は上記の１つのセル１０およびその関
連部分を示す正面図である。また、図３（ａ）はセル１
０およびその周辺部分を示す図２のＡ−Ａ’断面図であ
る。これらの図において、１はＰ型にドープされた基板
であり、１１は基板１の一側面内に形成されたＰウェル
であり、３はＰウェル１１に隣接して基板１内に形成さ
れたＮウェルであり、９はＮウェル３に隣接する位置か
らセル１０に対して信号を入力する入力用信号線であ
り、８はセル１０からの出力信号をＰウェル１１に隣接
する位置から出力する出力用信号線であり、４はＮウェ
ル３内のＰウェル１１寄りの位置に形成されたソース用
Ｐ＋拡散領域（Ｐ型拡散領域）であり、５はソース用Ｐ
＋拡散領域４と入力用信号線９との間のＮウェル３内に
形成されたソース用Ｎ＋拡散領域であり、２はＰウェル
１１内のＮウェル３寄りの位置に形成されたドレイン用
Ｎ＋拡散領域（Ｎ型拡散領域）であり、１４はドレイン
用Ｎ＋拡散領域２と出力用信号線８との間のＰウェル１
１内に形成されたドレイン用Ｐ＋拡散領域であり、１３
は隣接する２つのセル１０にまたがって２つのドレイン
用Ｎ＋拡散領域２の下に配設されたＮ型埋め込み拡散層
であり、１２は基板１の上面とＮ型埋め込み拡散層１３
との間において各ドレイン用Ｎ＋拡散領域２を囲うよう
に配設された分離用Ｎ型拡散領域であり、１５はＮウェ
ル３同士およびＮウェル３と分離用Ｎ型拡散領域１２と
を分離する分離用Ｐ型拡散領域であり、６は図１におい
て信号線１６と垂直に配設されたメイン電源ライン６
ａ、およびソース用Ｎ＋拡散領域５上を通過するように
配設されたセル供給ライン６ｂとを有し、ソース用Ｐ＋
拡散領域４およびソース用Ｎ＋拡散領域５に接続された
高圧側電源ラインであり、７は図１において信号線１６
と垂直に配設されたメイン電源ライン７ａ、およびドレ
イン用Ｐ＋拡散領域１４を通過するように配設されたセ
ル供給ライン７ｂとを有し、ドレイン用Ｎ＋拡散領域２
およびドレイン用Ｐ＋拡散領域１４に接続された低圧側
電源ラインである。また、メイン電源ライン６ａは分離
用Ｎ型拡散領域１２に接続され、分離用Ｎ型拡散領域１
２とＮ型埋め込み拡散層１３とで構成されるアイソレー
ション層に対して高圧電圧を供給している。
連部分を示す正面図である。また、図３（ａ）はセル１
０およびその周辺部分を示す図２のＡ−Ａ’断面図であ
る。これらの図において、１はＰ型にドープされた基板
であり、１１は基板１の一側面内に形成されたＰウェル
であり、３はＰウェル１１に隣接して基板１内に形成さ
れたＮウェルであり、９はＮウェル３に隣接する位置か
らセル１０に対して信号を入力する入力用信号線であ
り、８はセル１０からの出力信号をＰウェル１１に隣接
する位置から出力する出力用信号線であり、４はＮウェ
ル３内のＰウェル１１寄りの位置に形成されたソース用
Ｐ＋拡散領域（Ｐ型拡散領域）であり、５はソース用Ｐ
＋拡散領域４と入力用信号線９との間のＮウェル３内に
形成されたソース用Ｎ＋拡散領域であり、２はＰウェル
１１内のＮウェル３寄りの位置に形成されたドレイン用
Ｎ＋拡散領域（Ｎ型拡散領域）であり、１４はドレイン
用Ｎ＋拡散領域２と出力用信号線８との間のＰウェル１
１内に形成されたドレイン用Ｐ＋拡散領域であり、１３
は隣接する２つのセル１０にまたがって２つのドレイン
用Ｎ＋拡散領域２の下に配設されたＮ型埋め込み拡散層
であり、１２は基板１の上面とＮ型埋め込み拡散層１３
との間において各ドレイン用Ｎ＋拡散領域２を囲うよう
に配設された分離用Ｎ型拡散領域であり、１５はＮウェ
ル３同士およびＮウェル３と分離用Ｎ型拡散領域１２と
を分離する分離用Ｐ型拡散領域であり、６は図１におい
て信号線１６と垂直に配設されたメイン電源ライン６
ａ、およびソース用Ｎ＋拡散領域５上を通過するように
配設されたセル供給ライン６ｂとを有し、ソース用Ｐ＋
拡散領域４およびソース用Ｎ＋拡散領域５に接続された
高圧側電源ラインであり、７は図１において信号線１６
と垂直に配設されたメイン電源ライン７ａ、およびドレ
イン用Ｐ＋拡散領域１４を通過するように配設されたセ
ル供給ライン７ｂとを有し、ドレイン用Ｎ＋拡散領域２
およびドレイン用Ｐ＋拡散領域１４に接続された低圧側
電源ラインである。また、メイン電源ライン６ａは分離
用Ｎ型拡散領域１２に接続され、分離用Ｎ型拡散領域１
２とＮ型埋め込み拡散層１３とで構成されるアイソレー
ション層に対して高圧電圧を供給している。
【００２３】そして、このような構成であれば図３
（ａ）に示すようにトランジスタ構造が形成される。同
図は、高圧側電源ライン６にはＶｃｃ電位（＞ＧＮＤ電
位）が、低圧側電源ライン７にはＧＮＤ電位が、Ｐ型基
板１にはＶＢＢ電位（＜ＧＮＤ電位）が、更に、上記Ｎ
型埋め込み拡散層１３には上記Ｖｃｃ電位が供給されて
いるものとする。図において、Ｔｒ１はソース用Ｐ＋拡
散領域４をエミッタとしてＮウェル３とＰ型基板１との
間に形成される第一トランジスタであり、Ｒ１はＮウェ
ル３にて構成される第一抵抗であり、Ｔｒ２はドレイン
用Ｎ＋拡散領域２をエミッタとしてＰ型基板１とＮウェ
ル３との間に形成される第二トランジスタであり、Ｒ２
はＰ型基板１にて形成される第二抵抗であり、Ｒ３はＮ
型埋め込み拡散層１３にて形成される第三抵抗である。
（ａ）に示すようにトランジスタ構造が形成される。同
図は、高圧側電源ライン６にはＶｃｃ電位（＞ＧＮＤ電
位）が、低圧側電源ライン７にはＧＮＤ電位が、Ｐ型基
板１にはＶＢＢ電位（＜ＧＮＤ電位）が、更に、上記Ｎ
型埋め込み拡散層１３には上記Ｖｃｃ電位が供給されて
いるものとする。図において、Ｔｒ１はソース用Ｐ＋拡
散領域４をエミッタとしてＮウェル３とＰ型基板１との
間に形成される第一トランジスタであり、Ｒ１はＮウェ
ル３にて構成される第一抵抗であり、Ｔｒ２はドレイン
用Ｎ＋拡散領域２をエミッタとしてＰ型基板１とＮウェ
ル３との間に形成される第二トランジスタであり、Ｒ２
はＰ型基板１にて形成される第二抵抗であり、Ｒ３はＮ
型埋め込み拡散層１３にて形成される第三抵抗である。
【００２４】図３（ｂ）は図３（ａ）に示したトランジ
スタなどによるトランジスタ構造を示す図であり、この
ようにこの実施の形態１による半導体装置の各セル１０
では、第二トランジスタＴｒ２のコレクタ端子と第一ト
ランジスタＴｒ１のベース端子との接続が切断されると
ともに、第二トランジスタＴｒ２のベース端子と第一ト
ランジスタＴｒ１のコレクタ端子との接続が切断されて
おり、サイリスタ構造を形成しない。従って、ラッチア
ップの問題は根本的に解決されている。
スタなどによるトランジスタ構造を示す図であり、この
ようにこの実施の形態１による半導体装置の各セル１０
では、第二トランジスタＴｒ２のコレクタ端子と第一ト
ランジスタＴｒ１のベース端子との接続が切断されると
ともに、第二トランジスタＴｒ２のベース端子と第一ト
ランジスタＴｒ１のコレクタ端子との接続が切断されて
おり、サイリスタ構造を形成しない。従って、ラッチア
ップの問題は根本的に解決されている。
【００２５】次に動作について説明する。まず、例えば
入力用信号線９からＶｃｃレベルの信号が入力される
と、ドレイン用Ｎ＋拡散領域２はカットオフ動作状態に
制御される一方で、ソース用Ｐ＋拡散領域４は線形動作
状態に制御される。その結果、出力用信号線８からはＶ
ｃｃレベルの信号が出力される。
入力用信号線９からＶｃｃレベルの信号が入力される
と、ドレイン用Ｎ＋拡散領域２はカットオフ動作状態に
制御される一方で、ソース用Ｐ＋拡散領域４は線形動作
状態に制御される。その結果、出力用信号線８からはＶ
ｃｃレベルの信号が出力される。
【００２６】逆に、入力用信号線９からＧＮＤレベルの
信号が入力されると、ソース用Ｐ＋拡散領域４はカット
オフ動作状態に制御される一方で、ドレイン用Ｎ＋拡散
領域２は線形動作状態に制御される。その結果、出力用
信号線８からはＧＮＤレベルの信号が出力される。
信号が入力されると、ソース用Ｐ＋拡散領域４はカット
オフ動作状態に制御される一方で、ドレイン用Ｎ＋拡散
領域２は線形動作状態に制御される。その結果、出力用
信号線８からはＧＮＤレベルの信号が出力される。
【００２７】従って上図に示した例のセルはインバータ
動作をする。また、このセル１０を複数組み合わせたり
することによって各種の論理回路を実現することができ
る。
動作をする。また、このセル１０を複数組み合わせたり
することによって各種の論理回路を実現することができ
る。
【００２８】以上のように、この実施の形態１によれ
ば、Ｐウェル１１とＮウェル３との配列方向において隣
接する２組のセル１０を、Ｎウェル３とＰウェル１１と
の配列が互いに逆向きとなるように配設するとともに、
アイソレーション層１２，１３を、基板１から分離され
るＰウェル１１が隣接される２つのセル１０，１０に股
がって形成して、当該２つのＰウェル１１，１１全体を
基板１から一括して分離させるように配設したので、Ｎ
ウェル３に形成される第一トランジスタＴｒ１とＰウェ
ル１１に形成される第二トランジスタＴｒ２との接続を
切断することができ、サイリスタ構造が形成されない。
ば、Ｐウェル１１とＮウェル３との配列方向において隣
接する２組のセル１０を、Ｎウェル３とＰウェル１１と
の配列が互いに逆向きとなるように配設するとともに、
アイソレーション層１２，１３を、基板１から分離され
るＰウェル１１が隣接される２つのセル１０，１０に股
がって形成して、当該２つのＰウェル１１，１１全体を
基板１から一括して分離させるように配設したので、Ｎ
ウェル３に形成される第一トランジスタＴｒ１とＰウェ
ル１１に形成される第二トランジスタＴｒ２との接続を
切断することができ、サイリスタ構造が形成されない。
【００２９】従って、ＤＲＡＭとロジック回路とを同一
基板１上に配設して、その基板１に対する電源を電流容
量が小さい半導体装置内で生成しているにもかかわら
ず、上記ロジック回路などから基板１に対して多量の電
流が流入することなく、ラッチアップを防止することが
できるという効果が得られる。
基板１上に配設して、その基板１に対する電源を電流容
量が小さい半導体装置内で生成しているにもかかわら
ず、上記ロジック回路などから基板１に対して多量の電
流が流入することなく、ラッチアップを防止することが
できるという効果が得られる。
【００３０】換言すれば、ＤＲＡＭとロジック回路とを
混載した半導体装置において、基板１の電位をグランド
電位以下の電位に設定したとしても、上記ロジック用の
セルが上記のように構成されているので、ラッチアップ
の問題を生ずることが無いとも言うことができる。
混載した半導体装置において、基板１の電位をグランド
電位以下の電位に設定したとしても、上記ロジック用の
セルが上記のように構成されているので、ラッチアップ
の問題を生ずることが無いとも言うことができる。
【００３１】また、当該構成では、２つのセル１０，１
０毎に１つのアイソレーション層１２，１３を形成して
いるので、アイソレーション層１２，１３によるセル幅
Ｗ３の増大を抑制することができ、ラッチアップを防止
しつつも高集積化を図ることができる。
０毎に１つのアイソレーション層１２，１３を形成して
いるので、アイソレーション層１２，１３によるセル幅
Ｗ３の増大を抑制することができ、ラッチアップを防止
しつつも高集積化を図ることができる。
【００３２】実施の形態２．図４はこの発明の実施の形
態２による半導体装置のレイアウトを示す正面図（ａ）
および断面図（ｂ）であり、当該半導体装置は、ＤＲＡ
Ｍとロジック回路とを同一基板上に配設したものであ
り、同図は当該ロジック回路用のセルを示している。図
において、１０は半導体装置の一側面内にマトリックス
状に配列されたセルであり、１６は各セルの間の上記側
面上に配設されて各セルに対して信号を授受する信号線
である。また、３は各セル１０内に形成されたＮウェ
ル、１１はＮウェル３と隣接して各セル１０内に形成さ
れたＰウェルであり、これらから明らかなように各セル
１０は、同図の縦の並びごとに異なる向きに配設されて
いる。
態２による半導体装置のレイアウトを示す正面図（ａ）
および断面図（ｂ）であり、当該半導体装置は、ＤＲＡ
Ｍとロジック回路とを同一基板上に配設したものであ
り、同図は当該ロジック回路用のセルを示している。図
において、１０は半導体装置の一側面内にマトリックス
状に配列されたセルであり、１６は各セルの間の上記側
面上に配設されて各セルに対して信号を授受する信号線
である。また、３は各セル１０内に形成されたＮウェ
ル、１１はＮウェル３と隣接して各セル１０内に形成さ
れたＰウェルであり、これらから明らかなように各セル
１０は、同図の縦の並びごとに異なる向きに配設されて
いる。
【００３３】図５は上記の１つのセル１０およびその関
連部分を示す正面図である。また、図６（ａ）はセル１
０およびその周辺部分を示す図５のＣ−Ｃ’断面図であ
る。これらの図において、１’はＮ型にドープされた基
板であり、１１はＮ型基板１’の一側面内に形成された
Ｐウェルであり、３はＰウェル１１に隣接してＮ型基板
１’内に形成されたＮウェルであり、９はＰウェル１１
に隣接する位置からセル１０に対して信号を入力する入
力用信号線であり、８はセル１０からの出力信号をＮウ
ェル３に隣接する位置から出力する出力用信号線であ
り、４はＮウェル３内のＰウェル１１寄りの位置に形成
されたソース用Ｐ＋拡散領域であり、５はソース用Ｐ＋
拡散領域４と出力用信号線８との間のＮウェル３内に形
成されたソース用Ｎ＋拡散領域であり、２はＰウェル１
１内のＮウェル３寄りの位置に形成されたドレイン用Ｎ
＋拡散領域であり、１４はドレイン用Ｎ＋拡散領域２と
入力用信号線９との間のＰウェル１１内に形成されたド
レイン用Ｐ＋拡散領域であり、１８は隣接する２つのセ
ル１０にまたがって２つのＮウェル３の下に配設された
Ｐ型埋め込み拡散層であり、１７はＮ型基板１’の上面
とＰ型埋め込み拡散層１８との間において各Ｎウェル３
を囲うように配設された分離用Ｐ型拡散領域であり、２
１はＰウェル１１同士およびＰウェル１１と分離用Ｐ型
拡散領域１７とを分離する分離用Ｎ型拡散領域であり、
６は図４において信号線１６と垂直に配設されたメイン
電源ライン６ａ、およびソース用Ｎ＋拡散領域５上を通
過するように配設されたセル供給ライン６ｂを有し、ソ
ース用Ｐ＋拡散領域４およびソース用Ｎ＋拡散領域５に
接続された高圧側電源ラインであり、７は図４において
信号線１６と垂直に配設されたメイン電源ライン７ａ、
およびドレイン用Ｐ＋拡散領域１４を通過するように配
設されたセル供給ライン７ｂとを有し、ドレイン用Ｎ＋
拡散領域２およびドレイン用Ｐ＋拡散領域１４に接続さ
れた低圧側電源ラインである。また、メイン電源ライン
７ａは分離用Ｐ型拡散領域１７に接続され、分離用Ｐ型
拡散領域１７とＰ型埋め込み拡散層１８とで構成される
アイソレーション層に対して高圧電圧を供給している。
連部分を示す正面図である。また、図６（ａ）はセル１
０およびその周辺部分を示す図５のＣ−Ｃ’断面図であ
る。これらの図において、１’はＮ型にドープされた基
板であり、１１はＮ型基板１’の一側面内に形成された
Ｐウェルであり、３はＰウェル１１に隣接してＮ型基板
１’内に形成されたＮウェルであり、９はＰウェル１１
に隣接する位置からセル１０に対して信号を入力する入
力用信号線であり、８はセル１０からの出力信号をＮウ
ェル３に隣接する位置から出力する出力用信号線であ
り、４はＮウェル３内のＰウェル１１寄りの位置に形成
されたソース用Ｐ＋拡散領域であり、５はソース用Ｐ＋
拡散領域４と出力用信号線８との間のＮウェル３内に形
成されたソース用Ｎ＋拡散領域であり、２はＰウェル１
１内のＮウェル３寄りの位置に形成されたドレイン用Ｎ
＋拡散領域であり、１４はドレイン用Ｎ＋拡散領域２と
入力用信号線９との間のＰウェル１１内に形成されたド
レイン用Ｐ＋拡散領域であり、１８は隣接する２つのセ
ル１０にまたがって２つのＮウェル３の下に配設された
Ｐ型埋め込み拡散層であり、１７はＮ型基板１’の上面
とＰ型埋め込み拡散層１８との間において各Ｎウェル３
を囲うように配設された分離用Ｐ型拡散領域であり、２
１はＰウェル１１同士およびＰウェル１１と分離用Ｐ型
拡散領域１７とを分離する分離用Ｎ型拡散領域であり、
６は図４において信号線１６と垂直に配設されたメイン
電源ライン６ａ、およびソース用Ｎ＋拡散領域５上を通
過するように配設されたセル供給ライン６ｂを有し、ソ
ース用Ｐ＋拡散領域４およびソース用Ｎ＋拡散領域５に
接続された高圧側電源ラインであり、７は図４において
信号線１６と垂直に配設されたメイン電源ライン７ａ、
およびドレイン用Ｐ＋拡散領域１４を通過するように配
設されたセル供給ライン７ｂとを有し、ドレイン用Ｎ＋
拡散領域２およびドレイン用Ｐ＋拡散領域１４に接続さ
れた低圧側電源ラインである。また、メイン電源ライン
７ａは分離用Ｐ型拡散領域１７に接続され、分離用Ｐ型
拡散領域１７とＰ型埋め込み拡散層１８とで構成される
アイソレーション層に対して高圧電圧を供給している。
【００３４】そして、このような構成であれば図６
（ａ）に示すようにトランジスタ構造が形成される。同
図は、高圧側電源ライン６にはＶｃｃ電位（＞ＧＮＤ電
位）が、低圧側電源ライン７にはＧＮＤ電位が、Ｎ型基
板１’にはＶｃｃ電位（＞ＧＮＤ電位）が、更に、Ｐ型
埋め込み拡散層１８には上記ＧＮＤ電位が供給されてい
るものとする。図において、Ｔｒ１はソース用Ｐ＋拡散
領域４をエミッタとしてＮウェル３とＰ型のアイソレー
ション層１７，１８との間に形成される第一トランジス
タであり、Ｒ１はＮウェル３にて構成される第一抵抗で
あり、Ｔｒ２はドレイン用Ｎ＋拡散領域２をエミッタと
してＮ型基板１とＰウェル１１との間に形成される第二
トランジスタであり、Ｒ２はＰウェル１１にて形成され
る第二抵抗であり、Ｒ３はＮ型基板１にて形成される第
三の抵抗である。
（ａ）に示すようにトランジスタ構造が形成される。同
図は、高圧側電源ライン６にはＶｃｃ電位（＞ＧＮＤ電
位）が、低圧側電源ライン７にはＧＮＤ電位が、Ｎ型基
板１’にはＶｃｃ電位（＞ＧＮＤ電位）が、更に、Ｐ型
埋め込み拡散層１８には上記ＧＮＤ電位が供給されてい
るものとする。図において、Ｔｒ１はソース用Ｐ＋拡散
領域４をエミッタとしてＮウェル３とＰ型のアイソレー
ション層１７，１８との間に形成される第一トランジス
タであり、Ｒ１はＮウェル３にて構成される第一抵抗で
あり、Ｔｒ２はドレイン用Ｎ＋拡散領域２をエミッタと
してＮ型基板１とＰウェル１１との間に形成される第二
トランジスタであり、Ｒ２はＰウェル１１にて形成され
る第二抵抗であり、Ｒ３はＮ型基板１にて形成される第
三の抵抗である。
【００３５】図６（ｂ）は図６（ａ）に示したトランジ
スタなどによるトランジスタ構造を示す図であり、この
ように、実施の形態２による半導体装置の各セル１０で
は、第二トランジスタＴｒ２のコレクタ端子と第一トラ
ンジスタＴｒ１のベース端子との接続が切断されるとと
もに、第二トランジスタＴｒ２のベース端子と第一トラ
ンジスタＴｒ１のコレクタ端子との接続が切断されてお
り、サイリスタ構造を形成しない。従って、ラッチアッ
プの問題は根本的に解決されている。
スタなどによるトランジスタ構造を示す図であり、この
ように、実施の形態２による半導体装置の各セル１０で
は、第二トランジスタＴｒ２のコレクタ端子と第一トラ
ンジスタＴｒ１のベース端子との接続が切断されるとと
もに、第二トランジスタＴｒ２のベース端子と第一トラ
ンジスタＴｒ１のコレクタ端子との接続が切断されてお
り、サイリスタ構造を形成しない。従って、ラッチアッ
プの問題は根本的に解決されている。
【００３６】次に動作について説明する。まず、例えば
入力用信号線９からＶｃｃレベルの信号が入力される
と、ドレイン用Ｎ＋拡散領域２はカットオフ動作状態に
制御される一方で、ソース用Ｐ＋拡散領域４は線形動作
状態に制御される。その結果、上記出力用信号線８から
はＶｃｃレベルの信号が出力される。
入力用信号線９からＶｃｃレベルの信号が入力される
と、ドレイン用Ｎ＋拡散領域２はカットオフ動作状態に
制御される一方で、ソース用Ｐ＋拡散領域４は線形動作
状態に制御される。その結果、上記出力用信号線８から
はＶｃｃレベルの信号が出力される。
【００３７】逆に、入力用信号線９からＧＮＤレベルの
信号が入力されると、ソース用Ｐ＋拡散領域４はカット
オフ動作状態に制御される一方で、ドレイン用Ｎ＋拡散
領域２は線形動作状態に制御される。その結果、出力用
信号線８からはＧＮＤレベルの信号が出力される。
信号が入力されると、ソース用Ｐ＋拡散領域４はカット
オフ動作状態に制御される一方で、ドレイン用Ｎ＋拡散
領域２は線形動作状態に制御される。その結果、出力用
信号線８からはＧＮＤレベルの信号が出力される。
【００３８】従って上図に示した例のセルはインバータ
動作をする。また、このセル１０を複数組み合わせたり
することによって各種の論理回路を実現することができ
る。
動作をする。また、このセル１０を複数組み合わせたり
することによって各種の論理回路を実現することができ
る。
【００３９】以上のように、この実施の形態２によれ
ば、Ｐウェル１１とＮウェル３との配列方向において隣
接する２組のセル１０を、Ｎウェル３とＰウェル１１と
の配列が互いに逆向きとなるように配設するとともに、
アイソレーション層１７，１８を、Ｎ型基板１’から分
離されるＮウェル３が隣接される２つのセル１０，１０
に股がって形成して、当該２つのＰウェル１１，１１全
体をＮ型基板１’から一括して分離させるように配設し
たので、Ｎウェル３に形成される第一トランジスタＴｒ
１とＰウェル１１に形成される第二トランジスタＴｒ２
との接続を切断することができ、サイリスタ構造が形成
されない。
ば、Ｐウェル１１とＮウェル３との配列方向において隣
接する２組のセル１０を、Ｎウェル３とＰウェル１１と
の配列が互いに逆向きとなるように配設するとともに、
アイソレーション層１７，１８を、Ｎ型基板１’から分
離されるＮウェル３が隣接される２つのセル１０，１０
に股がって形成して、当該２つのＰウェル１１，１１全
体をＮ型基板１’から一括して分離させるように配設し
たので、Ｎウェル３に形成される第一トランジスタＴｒ
１とＰウェル１１に形成される第二トランジスタＴｒ２
との接続を切断することができ、サイリスタ構造が形成
されない。
【００４０】従って、ＤＲＡＭとロジック回路とを同一
基板１上に配設して、そのＮ型基板１’に対する電源を
電流容量が小さい半導体装置内で生成しているにもかか
わらず、Ｎ型基板１’から上記ロジック回路などへ多量
の電流を流入させる必要がなく、ラッチアップを防止す
ることができるという効果が得られる。
基板１上に配設して、そのＮ型基板１’に対する電源を
電流容量が小さい半導体装置内で生成しているにもかか
わらず、Ｎ型基板１’から上記ロジック回路などへ多量
の電流を流入させる必要がなく、ラッチアップを防止す
ることができるという効果が得られる。
【００４１】換言すれば、ＤＲＡＭとロジック回路とを
混載した半導体装置において、Ｎ型基板１’の電位を高
圧電位以上に設定したとしても、上記ロジック用のセル
が上記のように構成されているので、ラッチアップの問
題を生ずることが無いとも言うことができる。
混載した半導体装置において、Ｎ型基板１’の電位を高
圧電位以上に設定したとしても、上記ロジック用のセル
が上記のように構成されているので、ラッチアップの問
題を生ずることが無いとも言うことができる。
【００４２】また、当該構成では、２つのセル１０，１
０毎に１つのアイソレーション層１７，１８を形成して
いるので、アイソレーション層１７，１８によるセル幅
Ｗ３の増大を抑制することができ、ラッチアップを防止
しつつも高集積化を図ることができる。
０毎に１つのアイソレーション層１７，１８を形成して
いるので、アイソレーション層１７，１８によるセル幅
Ｗ３の増大を抑制することができ、ラッチアップを防止
しつつも高集積化を図ることができる。
【００４３】
【発明の効果】以上のように、この発明によれば、隣接
して配置された１つのＮウェルと１つのＰウェルとの組
を１組のセルとした場合、当該ウェルの配列方向におい
て隣接する２組のセルを、ＮウェルとＰウェルとの配列
が互いに逆向きとなるように配設するとともに、アイソ
レーション層を、上記基板から分離されるウェルが隣接
される２つのセルに股がって形成して、当該２つのウェ
ル全体を基板から分離させるように配設したので、Ｎウ
ェルに形成されるトランジスタとＰウェルに形成される
トランジスタとの接続を切断することができ、サイリス
タ構造が形成されない。従って、ラッチアップを防止す
ることができるという効果がある。
して配置された１つのＮウェルと１つのＰウェルとの組
を１組のセルとした場合、当該ウェルの配列方向におい
て隣接する２組のセルを、ＮウェルとＰウェルとの配列
が互いに逆向きとなるように配設するとともに、アイソ
レーション層を、上記基板から分離されるウェルが隣接
される２つのセルに股がって形成して、当該２つのウェ
ル全体を基板から分離させるように配設したので、Ｎウ
ェルに形成されるトランジスタとＰウェルに形成される
トランジスタとの接続を切断することができ、サイリス
タ構造が形成されない。従って、ラッチアップを防止す
ることができるという効果がある。
【００４４】また、当該構成では、２つのセル毎に１つ
のアイソレーション層を形成しているので、当該アイソ
レーション層によるセル幅の増大を抑制することがで
き、ラッチアップを防止しつつも高集積化を図ることが
できるという効果がある。
のアイソレーション層を形成しているので、当該アイソ
レーション層によるセル幅の増大を抑制することがで
き、ラッチアップを防止しつつも高集積化を図ることが
できるという効果がある。
【００４５】そして、このような半導体装置の構成は、
例えばＤＲＡＭとロジック回路とを同一基板上に配設す
る場合のように、Ｐ型基板をグランド電位以下の電位に
設定する場合や、Ｎ型基板を電源電圧の高圧側電位以上
の電位に設定する場合において特に好適である。なぜな
ら、このように基板電位を電源電圧の高圧側電位やグラ
ンド電位以外の電位に設定する場合などにおいては、一
般的には当該電位を半導体装置にて生成することになる
が、このような半導体装置上の電源装置では上記ロジッ
ク回路などからの多量の電流流入などにより電位変動が
生じやすいという問題があり、この発明のようにセルを
構成することで基板に対する多量の電流流入を抑制する
ことが可能だからである。つまり、本発明を採用するこ
とにより、容易にＤＲＡＭとロジック回路とを同一基板
上に配設することができる。
例えばＤＲＡＭとロジック回路とを同一基板上に配設す
る場合のように、Ｐ型基板をグランド電位以下の電位に
設定する場合や、Ｎ型基板を電源電圧の高圧側電位以上
の電位に設定する場合において特に好適である。なぜな
ら、このように基板電位を電源電圧の高圧側電位やグラ
ンド電位以外の電位に設定する場合などにおいては、一
般的には当該電位を半導体装置にて生成することになる
が、このような半導体装置上の電源装置では上記ロジッ
ク回路などからの多量の電流流入などにより電位変動が
生じやすいという問題があり、この発明のようにセルを
構成することで基板に対する多量の電流流入を抑制する
ことが可能だからである。つまり、本発明を採用するこ
とにより、容易にＤＲＡＭとロジック回路とを同一基板
上に配設することができる。
【００４６】また、異なる見方をすれば、このような半
導体装置の構成は、基板の電位がグランド電位以下の電
位に設定されるとともに、複数のメモリ用のセルと複数
のロジック用のセルとを有する半導体装置や、基板の電
位が電源電圧の高圧側電位以上の電位に設定されるとと
もに、複数のメモリ用のセルと複数のロジック用のセル
とを有する半導体装置において、上記ロジック用のセル
を上記のセル構造にて形成するとよいとも言うことがで
きる。
導体装置の構成は、基板の電位がグランド電位以下の電
位に設定されるとともに、複数のメモリ用のセルと複数
のロジック用のセルとを有する半導体装置や、基板の電
位が電源電圧の高圧側電位以上の電位に設定されるとと
もに、複数のメモリ用のセルと複数のロジック用のセル
とを有する半導体装置において、上記ロジック用のセル
を上記のセル構造にて形成するとよいとも言うことがで
きる。
【図１】 この発明の実施の形態１による半導体装置の
レイアウトを示す正面図（ａ）および断面図（ｂ）であ
る。
レイアウトを示す正面図（ａ）および断面図（ｂ）であ
る。
【図２】 この発明の実施の形態１による半導体装置の
１つのセルおよびその関連部分を示す正面図である。
１つのセルおよびその関連部分を示す正面図である。
【図３】 この発明の実施の形態１による半導体装置の
１つのセルを示す断面図（ａ）およびトランジスタ構造
を示す図（ｂ）である。
１つのセルを示す断面図（ａ）およびトランジスタ構造
を示す図（ｂ）である。
【図４】 この発明の実施の形態２による半導体装置の
レイアウトを示す正面図（ａ）および断面図（ｂ）であ
る。
レイアウトを示す正面図（ａ）および断面図（ｂ）であ
る。
【図５】 この発明の実施の形態２による半導体装置の
１つのセルおよびその関連部分を示す正面図である。
１つのセルおよびその関連部分を示す正面図である。
【図６】 この発明の実施の形態２による半導体装置の
１つのセルを示す断面図（ａ）およびトランジスタ構造
を示す図（ｂ）である。
１つのセルを示す断面図（ａ）およびトランジスタ構造
を示す図（ｂ）である。
【図７】 従来の半導体装置の１つのセルおよびその関
連部分を示す正面図である。
連部分を示す正面図である。
【図８】 従来の半導体装置のレイアウトを示す正面図
である。
である。
【図９】 従来の半導体装置の１つのセルを示す断面図
（ａ）およびトランジスタ構造を示す図（ｂ）である。
（ａ）およびトランジスタ構造を示す図（ｂ）である。
【図１０】 従来の他の半導体装置の１つのセルを示す
断面図である。
断面図である。
１ Ｐ型基板（基板）、１’ Ｎ型基板（基板）、２
ドレイン用Ｎ＋拡散領域（Ｎ型拡散領域）、３ Ｎウェ
ル、４ ソース用Ｐ＋拡散領域（Ｐ型拡散領域）、１１
Ｐウェル、１２ 分離用Ｎ型拡散領域（アイソレーシ
ョン層）、１３Ｎ型埋め込み拡散層（アイソレーション
層）、１７ 分離用Ｐ型拡散領域（アイソレーション
層）、１８ Ｐ型埋め込み拡散層（アイソレーション
層）。
ドレイン用Ｎ＋拡散領域（Ｎ型拡散領域）、３ Ｎウェ
ル、４ ソース用Ｐ＋拡散領域（Ｐ型拡散領域）、１１
Ｐウェル、１２ 分離用Ｎ型拡散領域（アイソレーシ
ョン層）、１３Ｎ型埋め込み拡散層（アイソレーション
層）、１７ 分離用Ｐ型拡散領域（アイソレーション
層）、１８ Ｐ型埋め込み拡散層（アイソレーション
層）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 北口 亨 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 城島 清之 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 山下 武一 長崎県諫早市貝津町1830番地25 イサハヤ 電子株式会社内 (72)発明者 松尾 政明 長崎県諫早市貝津町1830番地25 イサハヤ 電子株式会社内
Claims (5)
- 【請求項１】 Ｐ型あるいはＮ型にドープされた基板
と、当該基板に形成されたＮウェルおよびＰウェルと、
当該Ｎウェル内に形成されたＰ型拡散領域と、上記Ｐウ
ェル内に形成されたＮ型拡散領域と、上記基板と同一型
のウェルの周囲に当該基板と当該ウェルとを分離するよ
うに配設されたアイソレーション層とを有する半導体装
置において、 隣接して配置された１つのＮウェルと１つのＰウェルと
の組を１組のセルとした場合、当該ウェルの配列方向に
おいて隣接する２組のセルは、ＮウェルとＰウェルとの
配列が互いに逆向きとなるように配設されるとともに、 上記アイソレーション層は、上記基板から分離されるウ
ェルが隣接される２つのセルに股がって形成され、当該
２つのウェル全体を基板から分離するように配設されて
いることを特徴とする半導体装置。 - 【請求項２】 基板はＰ型にドープされるとともに、グ
ランド電位以下の電位に設定されることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 基板はＮ型にドープされるとともに、電
源電圧の高圧側電位以上の電位に設定されることを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 基板の電位はグランド電位以下の電位に
設定されるとともに、複数のメモリ用のセルと複数のロ
ジック用のセルとを有する半導体装置において、 上記ロジック用のセルは、Ｐ型あるいはＮ型にドープさ
れた基板と、当該基板に形成されたＮウェルおよびＰウ
ェルと、当該Ｎウェル内に形成されたＰ型拡散領域と、
上記Ｐウェル内に形成されたＮ型拡散領域と、上記基板
と同一型のウェルの周囲に当該基板と当該ウェルとを分
離するように配設されたアイソレーション層とを有し、
上記ウェルの配列方向において隣接する他のセルとはＮ
ウェルとＰウェルとの配列が逆向きとなるように配設さ
れ、更に、上記アイソレーション層が、上記基板から分
離されるウェルが隣接される２つのセルに股がって形成
され、当該２つのウェル全体を基板から分離するように
配設されていることを特徴とする半導体装置。 - 【請求項５】 基板の電位は電源電圧の高圧側電位以上
の電位に設定されるとともに、複数のメモリ用のセルと
複数のロジック用のセルとを有する半導体装置におい
て、 上記ロジック用のセルはＰ型あるいはＮ型にドープされ
た基板と、当該基板に形成されたＮウェルおよびＰウェ
ルと、当該Ｎウェル内に形成されたＰ型拡散領域と、上
記Ｐウェル内に形成されたＮ型拡散領域と、上記基板と
同一型のウェルの周囲に当該基板と当該ウェルとを分離
するように配設されたアイソレーション層とを有し、上
記ウェルの配列方向において隣接する他のセルとはＮウ
ェルとＰウェルとの配列が逆向きとなるように配設さ
れ、更に、上記アイソレーション層が、上記基板から分
離されるウェルが隣接される２つのセルに股がって形成
され、当該２つのウェル全体を基板から分離するように
配設されていることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27307497A JP3553334B2 (ja) | 1997-10-06 | 1997-10-06 | 半導体装置 |
| TW087105676A TW430978B (en) | 1997-10-06 | 1998-04-14 | Semiconductor device |
| US09/061,090 US6043522A (en) | 1997-10-06 | 1998-04-16 | Field effect transistor array including doped two-cell isolation region for preventing latchup |
| KR1019980022700A KR100271845B1 (ko) | 1997-10-06 | 1998-06-17 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27307497A JP3553334B2 (ja) | 1997-10-06 | 1997-10-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111937A true JPH11111937A (ja) | 1999-04-23 |
| JP3553334B2 JP3553334B2 (ja) | 2004-08-11 |
Family
ID=17522791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27307497A Expired - Fee Related JP3553334B2 (ja) | 1997-10-06 | 1997-10-06 | 半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6043522A (ja) |
| JP (1) | JP3553334B2 (ja) |
| KR (1) | KR100271845B1 (ja) |
| TW (1) | TW430978B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151204A (ja) * | 2010-01-21 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468787B1 (ko) * | 2003-05-02 | 2005-01-29 | 삼성전자주식회사 | 래치-업(Ｌａｔｃｈ-ｕｐ)에 의한 전류 흐름을 방지할 수있는 반도체 장치 |
| US7102867B2 (en) | 2003-06-30 | 2006-09-05 | International Business Machines Corporation | Method, apparatus and circuit for latchup suppression in a gate-array ASIC environment |
| US7777248B1 (en) | 2008-09-30 | 2010-08-17 | Pmc-Sierra, Inc. | Semiconductor device for latch-up prevention |
| US8080832B1 (en) | 2008-09-30 | 2011-12-20 | Pmc-Sierra Us, Inc. | Semiconductor device for electrostatic discharge protection |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3659675A (en) * | 1969-06-30 | 1972-05-02 | Transportation Specialists Inc | Lubrication system and reservoir therefor |
| EP0177336B1 (en) * | 1984-10-03 | 1992-07-22 | Fujitsu Limited | Gate array integrated device |
| JPS61147564A (ja) * | 1984-12-21 | 1986-07-05 | Iwatsu Electric Co Ltd | 相補型電界効果トランジスタを有する集積回路 |
| JPH03239359A (ja) * | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0697374A (ja) * | 1992-09-11 | 1994-04-08 | Hitachi Ltd | 半導体集積回路 |
| JPH0846054A (ja) * | 1994-07-28 | 1996-02-16 | Victor Co Of Japan Ltd | 半導体装置 |
| JP3473218B2 (ja) * | 1995-10-24 | 2003-12-02 | 日産自動車株式会社 | 半導体集積回路 |
-
1997
- 1997-10-06 JP JP27307497A patent/JP3553334B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-14 TW TW087105676A patent/TW430978B/zh not_active IP Right Cessation
- 1998-04-16 US US09/061,090 patent/US6043522A/en not_active Expired - Fee Related
- 1998-06-17 KR KR1019980022700A patent/KR100271845B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151204A (ja) * | 2010-01-21 | 2011-08-04 | Renesas Electronics Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6043522A (en) | 2000-03-28 |
| TW430978B (en) | 2001-04-21 |
| JP3553334B2 (ja) | 2004-08-11 |
| KR19990036528A (ko) | 1999-05-25 |
| KR100271845B1 (ko) | 2000-11-15 |
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