JPH03239359A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03239359A JPH03239359A JP2036668A JP3666890A JPH03239359A JP H03239359 A JPH03239359 A JP H03239359A JP 2036668 A JP2036668 A JP 2036668A JP 3666890 A JP3666890 A JP 3666890A JP H03239359 A JPH03239359 A JP H03239359A
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- Japan
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- substrate
- well
- noise
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- type substrate
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000009792 diffusion process Methods 0.000 claims 2
- 239000012535 impurity Substances 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005672 electromagnetic field Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関し、特に、絶縁ゲート型半導
体装置の改良に関する。
体装置の改良に関する。
［従来の技術］
第２Ａ図および第２Ｂ図は従来のＭＯＳ（Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ。
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ。
ｒ））ランジスタの構成を示す図である。第２Ａ図にお
いて、Ｐ型基板１ａには、Ｐチャンネルトランジスタ２
とＮチャンネルトランジスタ３とが設けられている。
いて、Ｐ型基板１ａには、Ｐチャンネルトランジスタ２
とＮチャンネルトランジスタ３とが設けられている。
Ｐチャンネルトランジスタは、Ｐ型基板１ａの表面領域
に形成されたＮウェル４と、Ｎウェル４の表面領域に間
を隔てて形成されたＰ＋ソース／ドレイン領域５，６と
、Ｐ＋ ソース／ドレイン領域５およびＰ＋ソース／ド
レイン領域６で挟まれた領域上に形成されたゲート絶縁
膜７と、ゲート絶縁膜７上に形成されたゲート電極８と
から構成される。
に形成されたＮウェル４と、Ｎウェル４の表面領域に間
を隔てて形成されたＰ＋ソース／ドレイン領域５，６と
、Ｐ＋ ソース／ドレイン領域５およびＰ＋ソース／ド
レイン領域６で挟まれた領域上に形成されたゲート絶縁
膜７と、ゲート絶縁膜７上に形成されたゲート電極８と
から構成される。
Ｎチャンネルトランジスタは、Ｐ型基板１ａの表面領域
に形成されたＰウェル９と、Ｐウェル９の表面領域に間
を隔てて形成されたＮ１ソース／ドレイン領域１０．１
１と、Ｎ＋ソース／ドレイン領域↑ＯおよびＮ＋ソース
／ドレイン領域１工で挟まれた領域上に形成されたゲー
ト絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲー
ト電極１３とから構成される。
に形成されたＰウェル９と、Ｐウェル９の表面領域に間
を隔てて形成されたＮ１ソース／ドレイン領域１０．１
１と、Ｎ＋ソース／ドレイン領域↑ＯおよびＮ＋ソース
／ドレイン領域１工で挟まれた領域上に形成されたゲー
ト絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲー
ト電極１３とから構成される。
第２Ｂ図において、Ｎ型基板１ｂには、第２Ａ図と同様
の構成を有するＰチャンネルトランジスタ２と、Ｎチャ
ンネルトランジスタ３とが形成されている。
の構成を有するＰチャンネルトランジスタ２と、Ｎチャ
ンネルトランジスタ３とが形成されている。
［発明が解決しようとする課題］
第２Ａ図あるいは第２Ｂ図に示す半導体装置において、
ＮチャンネルトランジスタあるいはＰチャンネルトラン
ジスタがスイッチング動作し、ソース／′ドレイン領域
間に形成されるチャンネルを介して電流が流れると、基
板１ａ、ｌｂ内には、それに伴う電磁界の変化により高
周波ノイズが発生する。このノイズ電流は、同じ導電型
の複数の半導体領域間およびＰ型頭域からＮ型領域へ向
かって流れる。したがって、第２Ａ図に示す半導体装置
では、点線で示すようにノイズ電流が流れ、Ｐチャンネ
ルトランジスタ２およびＮチャンネルトランジスタ３と
もにノイズの影響を受けやすいという問題点があり、ま
た、第２Ｂ図に示す半導体装置では、第２Ａ図に示すも
のと比べて、基板からＰウェルへのノイズ電流の流れは
ないものの、Ｎウェルを含むＰチャンネルトランジスタ
がノイズの影響を受けやすいという問題点があった。
ＮチャンネルトランジスタあるいはＰチャンネルトラン
ジスタがスイッチング動作し、ソース／′ドレイン領域
間に形成されるチャンネルを介して電流が流れると、基
板１ａ、ｌｂ内には、それに伴う電磁界の変化により高
周波ノイズが発生する。このノイズ電流は、同じ導電型
の複数の半導体領域間およびＰ型頭域からＮ型領域へ向
かって流れる。したがって、第２Ａ図に示す半導体装置
では、点線で示すようにノイズ電流が流れ、Ｐチャンネ
ルトランジスタ２およびＮチャンネルトランジスタ３と
もにノイズの影響を受けやすいという問題点があり、ま
た、第２Ｂ図に示す半導体装置では、第２Ａ図に示すも
のと比べて、基板からＰウェルへのノイズ電流の流れは
ないものの、Ｎウェルを含むＰチャンネルトランジスタ
がノイズの影響を受けやすいという問題点があった。
それゆえにこの発明の主たる目的は、ノイズの伝達を低
減し得る高信頼性の半導体装置を提供することにある。
減し得る高信頼性の半導体装置を提供することにある。
［課題を解決するための手段］
この発明はＮ型基板を用いた絶縁ゲート型トランジスタ
において、ＮウェルをＰ型の半導体層で囲い、Ｐ型基板
を用いた絶縁ゲート型トランジスタにおいて、Ｐウェル
をＮ型の半導体層で囲うようにしたものである。
において、ＮウェルをＰ型の半導体層で囲い、Ｐ型基板
を用いた絶縁ゲート型トランジスタにおいて、Ｐウェル
をＮ型の半導体層で囲うようにしたものである。
［作用］
この発明では、Ｎ型基板を用いた半導体装置においては
、ＮウェルをＰ型の半導体層で囲うことにより、Ｎ型基
板からＮウェルへのノイズの伝達を低減し、Ｐ型基板を
用いた半導体装置においては、ＰウェルをＮ型の半導体
層で囲うことにより、Ｐ型基板からＰウェルへのノイズ
の伝達を低減する。
、ＮウェルをＰ型の半導体層で囲うことにより、Ｎ型基
板からＮウェルへのノイズの伝達を低減し、Ｐ型基板を
用いた半導体装置においては、ＰウェルをＮ型の半導体
層で囲うことにより、Ｐ型基板からＰウェルへのノイズ
の伝達を低減する。
［発明の実施例］
第１Ａ図および第１Ｂ図はこの発明の一実施例の半導体
装置を示す図であり、特に、第１Ａ図は基板としてＰ型
基板が用いられた場合を示し、第１Ｂ図はＮ型基板が用
いられた場合を示す。
装置を示す図であり、特に、第１Ａ図は基板としてＰ型
基板が用いられた場合を示し、第１Ｂ図はＮ型基板が用
いられた場合を示す。
第１Ａ図において、Ｐ型基板１ａには、Ｐチャンネルト
ランジスタ２とＮチャンネルトランジスタ３とが設けら
れる。第１Ａ図に示す半導体装置において、第２Ａ図に
示すものとの相違点は、Ｐウェル９がＮ型半導体層１４
で囲われていることであり、その他は第２Ａ図に示すも
のと同様であるので、同一部分には同一の参照符号を付
して説明を省略する。
ランジスタ２とＮチャンネルトランジスタ３とが設けら
れる。第１Ａ図に示す半導体装置において、第２Ａ図に
示すものとの相違点は、Ｐウェル９がＮ型半導体層１４
で囲われていることであり、その他は第２Ａ図に示すも
のと同様であるので、同一部分には同一の参照符号を付
して説明を省略する。
第１Ａ図において、Ｎ型半導体層１４は、Ｐ型基板］、
ａからＰウェル９へのノイズの伝達を減少させる役割を
果たす。第１Ａ図に示すように、Ｐ型基板１ａからＮウ
ェル４にはノイズが伝達されるが、Ｎ型半導体層１．４
の存在により、Ｎチャンネルトランジスタ３からＰ型基
板１ａへのノイズの伝達が低減しているのでＰ型基板１
ａを流れるノイズ電流そのものが減少するので、Ｐチャ
ンネルトランジスタ２へのノイズも低減する。
ａからＰウェル９へのノイズの伝達を減少させる役割を
果たす。第１Ａ図に示すように、Ｐ型基板１ａからＮウ
ェル４にはノイズが伝達されるが、Ｎ型半導体層１．４
の存在により、Ｎチャンネルトランジスタ３からＰ型基
板１ａへのノイズの伝達が低減しているのでＰ型基板１
ａを流れるノイズ電流そのものが減少するので、Ｐチャ
ンネルトランジスタ２へのノイズも低減する。
第１Ｂ図に示す半導体装置では、Ｎウェル４はＰ型半導
体層１５で囲われているので、Ｎ型基板ｉ ｂからＮウ
ェル４へのノイズの伝達が低減される。しかも、Ｎ型基
板１ｂからＰウェル９へはノイズ電流が流れないので、
第１Ｂ図に示す半導体装置においては、Ｐチャンネルト
ランジスタ２゜Ｎチャンネルトランジスタ３双方ともノ
イズの影響を受けにくいという効果がある。
体層１５で囲われているので、Ｎ型基板ｉ ｂからＮウ
ェル４へのノイズの伝達が低減される。しかも、Ｎ型基
板１ｂからＰウェル９へはノイズ電流が流れないので、
第１Ｂ図に示す半導体装置においては、Ｐチャンネルト
ランジスタ２゜Ｎチャンネルトランジスタ３双方ともノ
イズの影響を受けにくいという効果がある。
［発明の効果］
以上のように、この発明によれば、Ｎ型基板を用いた半
導体装置において、ＮウェルがＰ型半導体層で囲われて
いるため、Ｎ型基板からＮウェルのノイズの伝達が減少
し、Ｐ型基板を用いた半導体装置においては、Ｐウェル
がＮ型半導体層で囲われているため、Ｐ型基板からＰウ
ェルへのノイズの伝達が減少するので、半導体基板上に
形成されるデバイスは基板を流れるノイズ電流に影響さ
れにくくなるという効果が得られる。
導体装置において、ＮウェルがＰ型半導体層で囲われて
いるため、Ｎ型基板からＮウェルのノイズの伝達が減少
し、Ｐ型基板を用いた半導体装置においては、Ｐウェル
がＮ型半導体層で囲われているため、Ｐ型基板からＰウ
ェルへのノイズの伝達が減少するので、半導体基板上に
形成されるデバイスは基板を流れるノイズ電流に影響さ
れにくくなるという効果が得られる。
基板としてＰ型基板が用いられた場合を示し、第１Ｂ図
はＮ型基板が用いられた場合を示す。第２Ａ図および第
２Ｂ図は、従来のＭＯＳトランジスタの構成を示す図で
ある。 図において、１ａはＰ型基板、１ｂはＮ型基板、２はＰ
チャンネルトランジスタ、３はＮチャンネルトランジス
タ、４はＮウェル、５および６はＰ１ソース／ドレイン
領域、７および上２はゲート絶縁膜、８および工３はゲ
ート電極、９はＰウェル、１−０および↓１はＮ＋ソー
ス／ドレイン領域、１４はＮ型半導体層、１５はＰ型半
導体層を示す。 なお、図中同一符号は同一または相当部分を示す。
はＮ型基板が用いられた場合を示す。第２Ａ図および第
２Ｂ図は、従来のＭＯＳトランジスタの構成を示す図で
ある。 図において、１ａはＰ型基板、１ｂはＮ型基板、２はＰ
チャンネルトランジスタ、３はＮチャンネルトランジス
タ、４はＮウェル、５および６はＰ１ソース／ドレイン
領域、７および上２はゲート絶縁膜、８および工３はゲ
ート電極、９はＰウェル、１−０および↓１はＮ＋ソー
ス／ドレイン領域、１４はＮ型半導体層、１５はＰ型半
導体層を示す。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 主面を有し、予め定める導電型の半導体基板と、前記
半導体基板の前記主面側に形成され、前記半導体基板と
同じ導電型の半導体領域と、 前記半導体領域の周囲を覆うようにして前記半導体基板
内に形成され、前記半導体基板とは逆導電型の半導体層
と、 前記半導体領域に間を隔てて形成され、前記半導体領域
とは逆導電型の複数の不純物拡散領域と、前記半導体領
域の前記複数の不純物拡散領域により挟まれた領域上に
形成された絶縁膜と、前記絶縁膜上に形成された導電膜
とを備えた、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036668A JPH03239359A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036668A JPH03239359A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03239359A true JPH03239359A (ja) | 1991-10-24 |
Family
ID=12476237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036668A Pending JPH03239359A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03239359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
| US6043522A (en) * | 1997-10-06 | 2000-03-28 | Mitsubishi Electric System Lsi Design Corporation | Field effect transistor array including doped two-cell isolation region for preventing latchup |
-
1990
- 1990-02-16 JP JP2036668A patent/JPH03239359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714796A (en) * | 1993-03-03 | 1998-02-03 | Nec Corporation | Integrated circuit device fabricated on semiconductor substrate blocking power supply lines from noise |
| US6043522A (en) * | 1997-10-06 | 2000-03-28 | Mitsubishi Electric System Lsi Design Corporation | Field effect transistor array including doped two-cell isolation region for preventing latchup |
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