JPS62128555A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS62128555A JPS62128555A JP60269642A JP26964285A JPS62128555A JP S62128555 A JPS62128555 A JP S62128555A JP 60269642 A JP60269642 A JP 60269642A JP 26964285 A JP26964285 A JP 26964285A JP S62128555 A JPS62128555 A JP S62128555A
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- 230000000295 complement effect Effects 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 18
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- 238000009413 insulation Methods 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置に関し、特に半導体基板表面
の同導電型の２つのウェルの分離に改良を施したもので
ある。
の同導電型の２つのウェルの分離に改良を施したもので
ある。
従来、相補型半導体装置としては、例えば第２図に示す
ものが知られている。
ものが知られている。
図中の１は、表面にフィールド酸化膜２を有するＰ型の
半導体基板である。この基板ｌの表面には、Ｎウェル３
，３が互いに離間して設けられている。これらのＮウェ
ル３の表面には、Ｐ型のソース・ドレイン領域４，５が
設けられている。また、これらのソース・ドレイン領域
４．５間のチャネル上には、ｙ−ト絶縁膜６を介してｆ
−）電極７が設けられている。ここで、前記ソース・ド
レイン領域４，５、ｒ−ト絶縁膜６及びダート電極７吟
からＰチャネルＭＯＳトランジスタが構成されている。
半導体基板である。この基板ｌの表面には、Ｎウェル３
，３が互いに離間して設けられている。これらのＮウェ
ル３の表面には、Ｐ型のソース・ドレイン領域４，５が
設けられている。また、これらのソース・ドレイン領域
４．５間のチャネル上には、ｙ−ト絶縁膜６を介してｆ
−）電極７が設けられている。ここで、前記ソース・ド
レイン領域４，５、ｒ−ト絶縁膜６及びダート電極７吟
からＰチャネルＭＯＳトランジスタが構成されている。
更に、図示してないが、Ｎウェル３を除く前記基板表面
にはＮ＋型のソース・ドレイン領域等が形成され、Ｎチ
ャネルＭＯ８）ランジスタが構成されている。
にはＮ＋型のソース・ドレイン領域等が形成され、Ｎチ
ャネルＭＯ８）ランジスタが構成されている。
ところで、上記構造の相補型半導体装置において、Ｎウ
ェル３の電位は、一般に電源電圧（例えば５ｖ）に固定
することが多かった。しかし、一部のＮウェル３の電位
を電源電圧以外の電圧（例えば７Ｖ）にできると、回路
設計上の制約が少なくなり便利である。これは、一般に
ＰチャネルＭＯ８）う／ジスタのソース・ドレイン領域
４，５の電位はＮウェル３より低くはならないが、Ｎウ
ェル３の電位をウェルごとに変えることができれば、こ
の制約が緩和されるからである。
ェル３の電位は、一般に電源電圧（例えば５ｖ）に固定
することが多かった。しかし、一部のＮウェル３の電位
を電源電圧以外の電圧（例えば７Ｖ）にできると、回路
設計上の制約が少なくなり便利である。これは、一般に
ＰチャネルＭＯ８）う／ジスタのソース・ドレイン領域
４，５の電位はＮウェル３より低くはならないが、Ｎウ
ェル３の電位をウェルごとに変えることができれば、こ
の制約が緩和されるからである。
しかしながら、隣り合うＮウェル３，３間に電位差があ
る場合にはＮウェル３，３間のリーク電流が生じやすい
ため、これを抑制するための対策が必要である。しかる
に、従来、隣シ合うＮウェル３，３間は第２図に示す如
くフィールド酸化膜２で分離しているだけであるため、
Ｎウェル３，３間のリーク電流が太きいという問題があ
る。
る場合にはＮウェル３，３間のリーク電流が生じやすい
ため、これを抑制するための対策が必要である。しかる
に、従来、隣シ合うＮウェル３，３間は第２図に示す如
くフィールド酸化膜２で分離しているだけであるため、
Ｎウェル３，３間のリーク電流が太きいという問題があ
る。
そこで、これを防ぐ方法として隣り合うＮウェル３，３
間の間隔を広げる方法があるが、この方法は素子の高集
積化の防げとなる。また、他の方法として、第２図中の
点線のようにＮウェル３，３間のフィールド酸化膜２の
直下に濃いＰ型拡散領域１１を設ける方法もある。しか
し、これを実現するためには余分の工程を必要とし、コ
スト高を招く。
間の間隔を広げる方法があるが、この方法は素子の高集
積化の防げとなる。また、他の方法として、第２図中の
点線のようにＮウェル３，３間のフィールド酸化膜２の
直下に濃いＰ型拡散領域１１を設ける方法もある。しか
し、これを実現するためには余分の工程を必要とし、コ
スト高を招く。
本発明は上記事情に鑑みてなされたもので、隣り合う２
つのウェル間のリーク電流を効果的に抑制できる相補型
半導体装置を提供することを目的とする。
つのウェル間のリーク電流を効果的に抑制できる相補型
半導体装置を提供することを目的とする。
本発明は、相補型半導体装置において、ウェル表面のソ
ース・ドレイン領域の不純物濃度と同一の第１導電型の
拡散層を、ウェル間でかつフィールド絶縁膜で囲まれた
半導体基板の島領域に設けることにより、ウェル間のリ
ーク電流の抑制を図ったものである。
ース・ドレイン領域の不純物濃度と同一の第１導電型の
拡散層を、ウェル間でかつフィールド絶縁膜で囲まれた
半導体基板の島領域に設けることにより、ウェル間のリ
ーク電流の抑制を図ったものである。
以下、本発明の一実施例を第１図を参照して説明する。
図中の２１は、表面にフィールド酸化膜２２を有する比
抵抗５Ω・副のＰ型のシリコン基板である。この基板２
１の表面には、Ｎウェル２３゜２３が互いに離間して設
けられている。ここで、Ｎウェル２３の表面濃度は５×
１０ｃｒｎ 、深さは約４μｍである。前記Ｎウェル２
３の表面には、Ｐ型のソース・ドレイン領域２４．２５
が設ケられている。これらのソース・ ドレイン領域２
４゜２５間のチャネル領域上には、ゲート絶縁膜２６を
介してｆ−ト電極２７が設けられている。ここで、ソー
ス・ドレイン領域２４，２５、ｒ −ト絶縁膜２６及び
ダート電極２７等からＰチャネルＭＯ８）ランジスタが
構成されている。また、図示していないが、Ｎウェル２
３を除く前記基板表面にはＮ型のソース・ドレイン領域
等が形成され、ＮチャネルＭＯ８）ランジスタが構成さ
れている。更に、前記Ｎウェル２３．２３間でかつフィ
ールド酸化膜２２で囲まれた基板２１の島領域には、Ｐ
型の拡散層２８が設けられている。ここで、この拡散層
２６の不純物濃度は前記ソース・ドレイン領域２４．２
５のそれと実質的に同一（１０ｆｆｉ）である。なお、
前記ソース・ドレイン領域２４．２５のジャンクション
深さは約０．５μｍ、フィールド酸化膜２２の基板２１
への侵入深さは約０．３μｍ、フィールド酸化膜２２の
厚さは０．６μｍである。
抵抗５Ω・副のＰ型のシリコン基板である。この基板２
１の表面には、Ｎウェル２３゜２３が互いに離間して設
けられている。ここで、Ｎウェル２３の表面濃度は５×
１０ｃｒｎ 、深さは約４μｍである。前記Ｎウェル２
３の表面には、Ｐ型のソース・ドレイン領域２４．２５
が設ケられている。これらのソース・ ドレイン領域２
４゜２５間のチャネル領域上には、ゲート絶縁膜２６を
介してｆ−ト電極２７が設けられている。ここで、ソー
ス・ドレイン領域２４，２５、ｒ −ト絶縁膜２６及び
ダート電極２７等からＰチャネルＭＯ８）ランジスタが
構成されている。また、図示していないが、Ｎウェル２
３を除く前記基板表面にはＮ型のソース・ドレイン領域
等が形成され、ＮチャネルＭＯ８）ランジスタが構成さ
れている。更に、前記Ｎウェル２３．２３間でかつフィ
ールド酸化膜２２で囲まれた基板２１の島領域には、Ｐ
型の拡散層２８が設けられている。ここで、この拡散層
２６の不純物濃度は前記ソース・ドレイン領域２４．２
５のそれと実質的に同一（１０ｆｆｉ）である。なお、
前記ソース・ドレイン領域２４．２５のジャンクション
深さは約０．５μｍ、フィールド酸化膜２２の基板２１
への侵入深さは約０．３μｍ、フィールド酸化膜２２の
厚さは０．６μｍである。
本発明によれば、Ｎウェル２３，２３間でかつフィール
ド酸化膜２２で囲まれた基板２１の島領域に、Ｐ型のソ
ース・ドレイン領域２４゜２５の不純物濃度と実質的に
同一の濃度のＰ型の拡散層２８を設けた構造となってい
る。従って、以下に示す効果を有する。
ド酸化膜２２で囲まれた基板２１の島領域に、Ｐ型のソ
ース・ドレイン領域２４゜２５の不純物濃度と実質的に
同一の濃度のＰ型の拡散層２８を設けた構造となってい
る。従って、以下に示す効果を有する。
■ 両つェル２３，２３間のリークをこれにより抑制で
きる。
きる。
■ 上記と同様の理由より前記拡散層２８はソース・ド
レイン領域２４．２５と同時に形成できるため、余分な
工程をとる必要がなく、製造コストの増加を抑制できる
。
レイン領域２４．２５と同時に形成できるため、余分な
工程をとる必要がなく、製造コストの増加を抑制できる
。
■ Ｎウェル２３，２３間の間隔（約６μｍ）を従来（
１０μｍ）と比べ短縮できる。
１０μｍ）と比べ短縮できる。
■ 前記拡散層２８の深さを、フィールド酸化膜２２０
基板２１への侵入深さより犬きくすれば、Ｎウェル２３
，２３間の分離が一層効果的となる。
基板２１への侵入深さより犬きくすれば、Ｎウェル２３
，２３間の分離が一層効果的となる。
なお、上記実施例では、Ｎウェルの分離の場合について
述べたが、これに限らず、Ｐウェルの分離の場合でもよ
い。但し、Ｐ型のソース・ドレイン領域はホウ素を拡散
して形成することが多いため、Ｎ型のソース・ドレイン
領域よりジャンクション深さが深くなる。従って、本発
明をＮウェルの分離に使う方が効果が太きいう〔発明の
効果〕 以上詳述した如く本発明によれば、隣り合う２つのウェ
ル間のリーク電流を効果的に抑制できる相補型半導体装
置を提供できる。
述べたが、これに限らず、Ｐウェルの分離の場合でもよ
い。但し、Ｐ型のソース・ドレイン領域はホウ素を拡散
して形成することが多いため、Ｎ型のソース・ドレイン
領域よりジャンクション深さが深くなる。従って、本発
明をＮウェルの分離に使う方が効果が太きいう〔発明の
効果〕 以上詳述した如く本発明によれば、隣り合う２つのウェ
ル間のリーク電流を効果的に抑制できる相補型半導体装
置を提供できる。
第１図は本発明の一実施例に係る相補型半導体装置の断
面図、第２図は従来の相補型半導体装置の断面図である
。 ２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・Ｎウェル、２４・・・Ｎ型のソース
領域、２５・・・Ｎ型のドレイン領域、２６・・・デー
ト絶縁膜、２７・・・ダート電極、２８・・・Ｐ型の拡
散層。
面図、第２図は従来の相補型半導体装置の断面図である
。 ２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・Ｎウェル、２４・・・Ｎ型のソース
領域、２５・・・Ｎ型のドレイン領域、２６・・・デー
ト絶縁膜、２７・・・ダート電極、２８・・・Ｐ型の拡
散層。
Claims (3)
- （１）第１導電型の半導体基板と、この基板表面に設け
られたフィールド絶縁膜と、前記基板表面に互いに分離
して設けられた２つの第２導電型のウェルと、このウェ
ル表面に設けられた第１導電型のソース・ドレイン領域
と、前記ウェル間で前記フィールド絶縁膜で囲まれた前
記基板の島領域に設けられ、前記ソース・ドレイン領域
の不純物濃度と同一の第１導電型の拡散層とを具備する
ことを特徴とする相補型半導体装置。 - （２）前記拡散層の深さが、フィールド絶縁膜の基板へ
の侵入深さより深いことを特徴とする特許請求の範囲第
１項記載の相補型半導体装置。 - （３）前記ウェルの導電型がＮ型であることを特徴とす
る特許請求の範囲第１項記載の相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269642A JPS62128555A (ja) | 1985-11-30 | 1985-11-30 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269642A JPS62128555A (ja) | 1985-11-30 | 1985-11-30 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128555A true JPS62128555A (ja) | 1987-06-10 |
Family
ID=17475190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269642A Pending JPS62128555A (ja) | 1985-11-30 | 1985-11-30 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634795A3 (en) * | 1993-07-12 | 1995-12-06 | Xerox Corp | Integrated arrangement with MOS transistors that allow positive and negative voltage oscillations. |
-
1985
- 1985-11-30 JP JP60269642A patent/JPS62128555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634795A3 (en) * | 1993-07-12 | 1995-12-06 | Xerox Corp | Integrated arrangement with MOS transistors that allow positive and negative voltage oscillations. |
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