KR950002273B1 - 회로를 웰로 분리한 반도체장치 - Google Patents

Abstract

내용 없음.

Description

회로를 웰로 분리한 반도체장치

제 1 도는 종래의 기술을 도시한 단면도.

제 2 도는 본 발명의 제 1 의 실시예를 도시한 단면도.

제 3 도는 본 발명의 제 2 의 실시예를 도시한 단면도.

제 4 도는 본 발명의 제 3 의 실시예를 도시한 단면도.

제 5 도는 CMOS구조의 1실시예를 도시한 단면도.

제 6 도는 바이폴라 구조의 1실시예를 도시한 단면도.

제 7 도는 바이폴라-CMOS 복합구조의 1실시예를 도시한 단면도.

제 8 도는 SOI구조의 1실시예를 도시한 단면도.

제 9 도는 SOS구조의 1실시예를 도시한 단면도.

제10도는 메모리의 블럭도.

제11도는 메모리에 기판분리전압을 인가하는 1실시예를 도시한 도면.

제12도~16도는 각각 MOS 다이나믹 메모리의 1실시예를 도시한 단면도.

제17도는 및 제18도는 각각 바이폴라-CMOS 복합 다이나믹 메모리의 1실시예를 도시한 단면도.

제19도는 제18도의 구조를 실현하는 주요 공정의 1실시예를 도시한 단면도.

제20도는 바이폴라-CMOS 복합 다이나믹 메모리의 다른 실시예를 도시한 단면도.

제21도는 제20도의 실시예를 칩의 정면에서 본 평면도.

제22도 제21도의 구조를 구현하는 주요공정의 1실시예를 도시한 단면도.

본 발명은 반도체장치내의 소자들 사이의 분리방법에 관한 것이다.

종래의 절연 게이트 전계효과 트랜지스터 (이하ㅡ "MOS 트랜지스터"라 한다) 또는 바이폴라 트랜지스터 (이하, "BIP 트랜지스터"라 한다)를 채용한 집적회로에서는 pn접합에 역바이어스전압을 인가하는 것에 의해 소자들간의 분리를 실행하였다. 이것은 예를들면 Yanai와 Nagata에 의한 "Integrated Circuit Technology(corona publishing Co.Ltd.)"의 p.21~p.31에 상세히 기재되어 있다.

한편, 논리 LSI 또는 SRAM(static RAM)에 있어서, 최근 몇년동안 소위 BiCMOS 시스템에 이목이 집중되고 있는데, 이 시스템에서는 바이폴라 트랜지스터와 CMOS 트랜지스터소자(n채널과 p채널 MOS트랜지스터로 구성된 상보형 MOS 트랜지스터소자)를 결합시켜 바이폴라 트랜지스터의 고속 특징과 CMOS 트랜지스터의 고밀도, 저소비전력 특징을 활용하는 것에 고속, 고밀도, 저소비전력의 논리 LSI 도는 SRAM을 실현할 수 있다. 상세한 것은 1985년 8월 12일 "Nikkei Electronics"의 p.187~p.208등에 기술되어 있다. 또한, 이와같은 BiCMOS 시스템에서도 상기와 마찬가지의 소자분리법이 채용된다.

제 1 도는 BiCMOS 시스템의 기본적인 단면구조를 도시한 것이다. 이 도면에는 하나의 n채널 MOS(nMOS)트랜지스터가 하나의 p채널 MOS(pMOS) 트랜지스터 및 하나의 npn 바이폴라(npnBIP)트랜지스터와 함께 도시되어 있다.

여기서, nMOS 또는 pMOS의 S, G, D,는 각각 소오스, 게이트, 드레인 노드를 나타내며, npn BIP트랜지스터의 C, E, B는 각각 콜렉터, 에미터, 베이스를 나타낸다(이후의 도면에서는 이들 노드명을 생략한다).

또한, 도면에서는 간략하게 나타내기 위하여, 확산층의 불순물 형식만을 기입하였다. 따라서, 동일 부호가 할당된 부분에 대해서는 도전형이 같다는 것만이 나타내며, 불순물 재료와 불순물 농도는 그 부분의 목적에 따라 적당히 임의로 선택할 수 있다. 상세하게 설명하지는 않았지만, 이러한 사실은 첨부된 도면에서도 마찬가지이다. 그와 같은 구조에서, 종래의 기술로는 회로내의 최저 전위를 p형 기판(p-Sub)에 인가하고, 회로내의 최고 전위를 pMOS 트랜지스터를 구성하는 n형 분리층(nWELL)에 인가해서 여러 부분의 접합이 순방향 바이어스 상태로 되는 것을 방지하는 것에 의해 칩중의 다수의 소자 사이의 분리를 실행했다. 즉, 종래의 기술로는 회로가 전원접압(예를 들면, 5V)과 접지 (0V)사이에서 동작하는 경우에 기판 p-Sub에는 0V를 인가하고, n형 분리층에는 5V를 인가함으로써 소자가 분리된다 이와같은 시스템에서는 기판 p-Sub 또는 n형 분리층으로의 인가접압이 소자분리에 필요한 최저 전압으로 선택되므로, pn접합에 인가되는 역방향 바이어스 전압을 작게할 수 있으며, 따라서 소자의 초소형화에 따른 소자 내압 저하등의 문제점들을 해결할 수 있다. 하지만, 한편으로는 다음에 열거하는 문제점들이 발생한다.

LSI의 입력 또는 출력노드가 외부 회로에 직접 연결되므로 전원 전압이상 또는 0V이하의 노이즈(일반적으로, 오버슈트(over shoot)또는 언더 슈트(under shoot)등의 서지 노이즈(surge noise)가 발생한다. 입력 또는 출력노드가 어떠한 형태로든 칩내에서 확산층에 접속되므로, 종래의 기술에서는 이를 해당하는 접합부가 순방향 바이어스로 된다. 예를 들면 제 1 도의 nMOS 트랜지스터의 소오스 S 또는 드레인 D에 도시한 n형 확산층에 음의 서지 노이즈가 인가될때, n형 확산층과 기판 p-Sub간의 접합부는 순방향 바이어스되어, 기판p-Sub로부터 n형 확산층을 향해 순방향 전류가 흐른다. 그 결과, 소수 캐리어(p형 기판내의 전자)가 기판 p-Sub내로 주입된다. 이 소수 캐리어는 보통 수백 ㎛정도의 평균자유경로 (mean free path)를 가지므로, 이들이 다른 회로 부분에 도달해서 부딪쳐서, 예를들면 SRAM이나 DRAM내에서 메모리셀내에 기억된 신호가 파괴된다는 문제점이 생긴다. 소수 캐리어의 주입 현상은 입력 또는 출력단자측에서 일어날 수 있을뿐만 아니라, 확산층 또는 기판 p-Sub의 전위가 바이폴라 트랜지스터의 포화동작이나 용량성 커플링 때문에 국소적으로 변동하는 것과 같이 칩내에서의 회로동작에 의해서도 일어날 수 있다. 그러므로, 고성능의 BiCMOS시스템을 실현할 수 없다.

본 발명의 목적은 상술한 문제점을 해결해서, 안정하게 동작하는 반도체장치를 제공하는 것이다. 본 발명의 또다른 목적은 상술한 문제점을 해결하고, 기판 또는 분리영역에 인가되는 전압을 용도에 따라 자유롭게 설정할 수 있는 전압인가 방법과 이 방법을 가능하게 하는 장치구조를 제공하는 것이다.

또한, 본 발명의 목적은 실시예와 도면들에 대한 다음의 설명으로부터 명백하게 될 것이다.

본 발명에 있어서, 회로의 동작 전압에 관해 음(일반적으로, p형 실리콘 기판 사용시)또는, 양(일반적으로, n형 실리콘기판 사용시)인 전압이 소수 캐리어가 주입되기 쉬운 부분, 예를 들면 기판에 인가된다.

또한, 본 발명에서는 상술한 바와 같이, 전압 인가 방법에 기인하는 문제점들, 예를 들면 각각의 소자에 인가되는 전압이 증가하여 초소형장치등의 저내압을 갖는 소자의 신뢰도가 떨어진다는 문제점을 해소하기 위하여, 동일한 도전형의 MOS트랜지스터 또는 동일한 도전형 바이폴라 트랜지스터의 분리영역을 몇개의 분리된 영역으로 나누고, 적당한 분리 전압을 각각의 용도에 따라 인가한다.

이하 ,실시예와 함께 본 발명을 상세히 설명한다.

제 2 는 본 발명의 기본적인 실시예중의 하나를 도시한 것으로, BiCMOS시스템이 메모리셀 MC로서 1-트랜지스터형 셀을 채용한 다이나믹 RAM(DRAM)에 적용되어 있다.

이 도면에는 nMOS,pMOS,npnBIP트랜지스터와 메모리셀 MC가 도시되어 있다. n형 확산층과, 플레이트 (PL)사이와 n형 확산층과 p형 확산층 사이에 기억용량이 형성되며, 기억 용량내에 축적되는 전하는 워드라인신호가 인가되는 게이트 WL에 의해 제어되는 방법으로 메모리셀 MC의 정보가 데이타 라인 DL로 리드되어가, 데이타 라인으로부터 라이트된다. 뿐만 아니라, 이 도면에 도시한 메모리셀 MC에서는 전하를 축적하기 위해 n형 확산층 밑에 p형 확산층이 배치된다. 이 p형 확산층은 기억용량을 증가시키는 역할을 하고, 기판으로 들어가는입자들의 방사선에 기인하는 소수 캐리어로부터 용량부를 차폐하는 (소수 캐리어에 대해 장벽으로 작용하는)역할도 하므로, 방사선의 인입에 기인하는 소프트 에러율을 감소시킬 수 있다. 이러한 구조는 "Technical Digest of International Electron Device Meeting, 1977, p.287~290등에 Hic형 메모리 셀로서 상세히 설명되어 있다. 또한, 소프트 에러 현상도 "IEEE Transaction on Electron Device" Vol. ED-26, NO.1, Jan. 1979. p.2~9 등에 상세히 설명되어 있다.

도면에 도시한 바와같이, 사용된 실리콘 기판은 p형 기판 p-Sub이다. 이와같이 하는 것은 고성능의 npn-BIP 트랜지스터를 채용하면서 이것들을 효율적으로 분리하고자 하는 의도에서이다. 기판의 불순물 농도는 BIP 트랜지스터의 콜렉터-기판간의 용량등을 고려하여 보통 10¹⁴-10¹⁶(cm^-3) 정도로 선택된다. nBL, pBL은 비교적 고농도의 매립층으로, 이들은 고성능을 실현하도록 BIP 트랜지스터의 콜렉터 저항을 감소시킴과 동시에 래치업(latch-up)현상이 일어나지 않도록 웰(well)영역 nWELL과 pWELL의 저항값이 더욱더 작아지도록 한다. 래치-업 현상은 "Technical Digest of International Electron Device Meeting", 1982, p.454~477등에 언급되어 있다. 매립층 nBL과 pBL의 분순물 농도는 각각 10¹⁸-10²⁰(c/m^-3)와 10¹⁶-10¹⁸(cm^-3)정도로 선택된다. 예를들면, 미리 확산시키고 실리콘의 에피택셜 성장을 시킨후, 웰 pWELL과 nWELL등을 형성해서 매립층을 형성하는 방법 또는 기판의 전면에서 기판 p-Sub로 비교적 고에너지레벨로 이온을 주입시켜서 매립층을 형성하는 방법으로 매립층을 실현할 수 있으며, 상세한 것은 후에 설명한다. 이들 매립층의 한쪽 또는 양쪽은 다른 목적을 위해서 생략할 수도 있다. CN은 콜렉터 노드 C 또는 노드 V_BB2와 매립층 nBL 사이의 저항을 낮추기 위하여 강하게 도우프된(heavily-doped)층이다. nWELL과 pWELL은 각각 pMOS와 nMOS 트랜지스터를 형성하는 영역이다. 이와같은 예로서는 BIP 트랜지스터의 콜렉터의 콜렉터층이 nWELL과 nBL로 구성된다.

상술한 구성에 있어서, 본 발명에 따르면, 회로의 동작전압 범위보다 높거나 낮은 전압이 각각의 소자를 분리시키기 위한 V_BB1(영역 pWELL과 pBL을 통해 기판에 인가되므로 일반적으로 "기판전압"이라 한다)과 V_BB2(일반적으로 "웰전압"이라 한다)중의 적어도 하나의 전압으로서 인가된다. 그러한 전압 또는 전압들이 분리전압의 한쪽 또는 양쪽으로 인가되는가의 여부는 목적에 따라 선택하면 좋다. 예를 들면, 회로가 0V와 Vcc(예를들면 5V)사이에서 동작하는 조건하에서 0V보다 낮은 음의 전압은 기판 전압 V_BB1로써 인가되고, 전압 Vcc는 웰전압 V_BB2로서 인가된다. 따라서, 에를들면 어떤 이유에 의해 음의 전압이 반도체장치의 내부 또는 외부로부터 n형 확산층에 인가되더라도 기판과 영역 pWELL내의 n형 확산층이 순방향 바이어스로 되지 않도록 기판 전압 V_BB1의 값을 설정하는 것에 의해, 종래 기술에서 문제로 되었던 소수 캐리어가 기판에 주입되어 회로의 오동작을 일으키는 현상을 완전히 해결할 수 있다. 이 효과는 제 2 도에 도시한 바와같이 전하의 형태로 정보를 저장하는 형식의 DRAM에 있어서 매우 현저하지만, 논리 LSI,SRAM 및 ROM등의 다른 장치에서도 우수한 효과가 얻어지는 것은 물론이다. 앞에서는 웰전압 V_BB2를 전원전압 Vcc로 설정하였지만, 전원전압 Vcc보다 높은 전압이 목적에 따라 웰전압 V_BB2로서 인가될때에도 마찬가지 효과를 얻을 수 있다. 또한, 본 발명에 따르면, 웰영역 pWELL 및 nWELL과 이들과 접촉하는 확산층이 순 방향 바이어스가 아니므로, 래치 업현상의 발생을 방지할 수 있다. 또한, 접합 용량도 줄일 수 있다.

이 실시예에서는 p형 기판을 사용한 예를 들었지만, pnp BIP 트랜지스터를 사용하는 경우에 n형 기판을 사용해도 좋다. 이때, 인가전압의 부호를 반대로 해야 하는 것은 물론이다. 또한, HiC형 셀을 메모리 셀로서 설명하였지만, "IEEE PROC"., Vol.130,pt.,No.3,June 1983,p.137~135와 "1984,1985 International Solid-State Circuit Con ference," Digest of Technical Papers등에 설명된 수직형이나 평면형 메모리셀(CCC와 STC등)을 채용한 경우에도 이 실시예를 그대로 적응할 수 있다. 상술한 바와 같이, DRAM에만 제한되는 것은 아니며, 이 실시예를 SRAM,ROM논리 LSI등의 다른 일반적인 LSI에도 그대로 적용할 수 있다. 또한, 회로의 동작 전압범위보다 높거나 낮은 전압이 본 발명에서는 요구되지만, 일본국 실용신안 출원 소하 54-82150호 또는 1976 ISSCC Digest of Technical Papers p.138~139등에 설명된 어떤 방법에 의해 반도체장치내에서 발생시킬 수 있으므로, 필요로 하는 전압을 외부에서 공급하지 않고 실현할 수 있다. 기판 전압 V_BB1은 기판의 뒷면으로부터 인가해도 좋다.

이상, 설명한 실시예에서는 전압을 웰영역 nWELL 또는 기판 p-Sub에 균일하게 인가하는 방법을 사용하는 것에 의해, 종래의 기술의 문제점을 해결하는 방법을 설명했다. 다음에는 칩내에서 회로 블럭의 목적에 따라 상이한 분리전압을 인가하는 경우를 생각해보자. 예를 들면, 소수 캐리어의 주입이 문제가 되는 입출력회로 블럭이나 접합용량을 감소시킬 필요가 있는 회로블럭은 제 2 도에 따라 설명한 바와 같이 회로에 인가되는 동작전압범위보다 높거나, 낮은 분리전압을 갖는다. 한편, 제 2 도의 메모리셀의 블럭내에서는 기억용량을 형성하는 p형 불순물층의 농도를 높여 기억용량을 증가시키고, 알파입자의 인입에 의해 발생되는 소수 캐리어에 대한 차폐효과도 증대시키는 것이 요구된다. 또한, 고농도와 고속을 얻기 위해서 소자를 소형화해야 한다는 것도 요구된다. 이러한 블럭들 내에서는 소자의 내압이 낮아진다. 그러므로, 회로의 동작전압 범위내의 최고 전압이나 최저 전압을 종래 기술에서와 같이 그와같은 블럭에 분리 전압으로 인가한다. 이와같이 목적에 따라 임의의 전압을 인가하는 방법과 이 방법을 가능하게 하는 반도체 구조에 관한 실시예를 설명한다.

이하, 설명하는 기술은 BiCMOS 시스템의 LSI뿐만 아니라, 종래의 pMOS, nMOS 또는 CMOS 시스템의 LSI에도 아무런 변경없이 적용할 수 있다. 그러므로, 각종 적용예를 BiCMOS 시스템에 극한시키지 않고 설명한다.

[실시예 2]

제 3 도는 nMOS 트랜지스터의 집적회로에 상술한 방법의 적용을 도시한 것이다. 이 도면의 구성은 p형 기판(p-Sub)중에 n웰층 nW를 형성하고, 그중에 p웰층 PW1과 PW2를 형성한다. 2개의 p웰과 기판 p-Sub에 형성된 nMoS 트랜지스터를 각각 nMOS1,nMOS2,nMOS3로 한다. 이 구조에서 서로 독립인 전압 V_BB1, V_BB2, V_BB3를 3종류의 nMOS 트랜지스터의 분리층에 인가할 수 있고, 회로용도에 따라 적당한 전압으로 선택할 수 있다.

한편, 전원 전압 Vcc 또는 V_BB2및 V_BB3보다 적어도 높은 전압은 n웰층 nW에 V_BB4로서 인가된다. 제 3 도에는 1개의 nMOS 트랜지스터를 도시했지만, 1개의 웰은 보통 3개의 분리층들중 각각에 있어서 여러개의 nMOS 트랜지스터를 갖는다.

또한, 제 3 도에는 2개의 p웰과 1개의 n웰을 도시했지만, 이 실시예는 여러개의 n웰이 마련되어 있으며, 1개 이상의 p웰이 각각의 n웰내에 설계되는 조합에도 적용할 수 있다. 모든 nMOS 트랜지스터를 p웰내에 구성하는 것도 가능하다. 또한, 기판, 웰, MOS 트랜지스터의 도전형을 변경하고, 모든 전위관계를 반전시키만 하면, 본 발명은 pMOS 집적회로에 용이하게 적용할 수 있다. 전압 V_BB1은 기판의 전면이나 후면으로부터 인가할 수도 있다.

본 실시예와 같이 p형 기판 및 p웰층을 n웰층으로 분리하고 있는 경우, p형 기판상의 회로 또는 p웰층상의 회로의 어느 한쪽에서 발생한 노이즈는 n웰층에 의해 차단되므로, 다른쪽의 회로에 거의 영향을 주지 않는다는 이점이 있다.

[실시예 3]

제 4 도에는 n형 기판을 사용한 nMOS 집적회로에 본 발명을 적용한 실시예를 도시한 것이다. 이 도면에서, 2개의 p웰(PW1,PW2)은 n형 기판에 형성되며, nMOS 트랜지스터는 각각의 p웰에 형성된다. 도시한 구성에서는 본 발명을 적용해서 서로 다른 전압 V_BB2와 V_BB3를 각각의 웰 PW1과 PW2에 인가한다. 이들 전압 V_BB2와 V_BB3로서는 회로 부분에 따라 최적전압을 인가할 수도 있다. 예를들면, 전압 V_BB3로서 접지전위 GND를 인가할 수 있으며, 전압 V_BB2로서는 그보다 낮은 전압인 -3V를 인가할 수 있다. 기판 n-Sub에 인가되는 전압 V_BB1은 전원전압 Vcc라도 좋고 또는 전압 V_BB2및 V_BB3보다 높은 전압이면 좋다.

제 4 도에는 각각이 1개의 nMOS 트랜지스터를 포함하는 2개의 p웰만을 도시했지만, 이 실시예는 임의의 수의 p웰과 임의의 수의 nMOS 트랜지스터간의 조합에도 용이하게 적용할 수 있다. 이 경우, 용도에 따라 여러개의 p웰의 인가전압에 대해 2개 이상의 전압값을 선택해도 좋다. 또한, 기판, 웰, 소오스 및 드레인의 도전형을 반전시켜서 pMOS 집적회로도 제조할 수 있다. 이때, 전압 V_BB2및 V_BB3로서는 서로 다른 양의 전압을 인가하고, 전압 V_BB1로서는 전압 GND 또는 전압 V_BB2및 V_BB3보다 낮은 전압을 인가한다.

[실시예 4]

제 5 도는 본 발명은 CMOS(상보형 MOS)구조에 적용한 실시예를 도시한 것이다. 도면에서, 3개의 n웰(nW1,nW2,nW3)은 p형 기판에 형성되며, 2개의 p웰(PW1,PW2)은 각각의 n웰 nW1과 nW2에 형성된다. 그후, nMOS 트랜지스터(nMOS1,nMOS2,nMOS3)가 각각 p웰(PW1,PW2)과 기판 p-Sub에 형성된다. 또한, pMOS 트랜지스터(pMOS1,pMOS2,pMOS3)가 각각 n웰(nW1,nW2,nW3)에 형성된다. 이 구성에서는 nMOS 트랜지스터에 대해 전압 V_BB2, V_BB4및 V_BB1이 p형 분리층에 인가된다. 한편, pMOS 트랜지스터에 대해서는 전압 V_BB3, V_BB5및 V_BB6이 n형 분리층에 인가된다. 3개의 전압 V_BB2, V_BB4및 V_BB1또는 3개의 전압 V_BB3, V_BB5및 V_BB6으로서는 적어도 2개의 서로 다른값의 전압을 사용되는 회로에 따라 인가한다. 예를들면, GND(0V) 및 -3V의 전압이 전압 V_BB2, V_BB4및 V_BB1로서 인가되고, Vcc(+5V) 및 Vcc+∝(+7V)의 전압이 전압 V_BB3, V_BB5, V_BB6으로서 인가된다. 이와같이 하여, nMOS 및 pMOS 트랜지스터 각각의 분리층에 임의의 전압을 인가할 수 있다. 제 5 도에서는 각각의 웰에 1개의 MOS 트랜지스터만을 도시했지만, 필요에 따라 여러개의 트랜지스터를 마련해도 좋다. 또한, 제 5 도에서는 n웰의 수가 3개이고, p웰의 수가 2개이지만, 필요에 따라 그 수를 증가 또는 감소시켜서 좋다. 또한, 본 발명은 기판과 웰의 극심이 반전된 구조에도 적용할 수 있다는 것이 명확하다. 즉, n형 기판에 p웰을 먼저 형성하고, 그중에 nWELL을 형성한다.

상술한 실시예는 MOS 트랜지스터만을 사용한 구성에 관한 것이지만, 바이폴라 트랜지스터를 채용한 집적회로 또는 바이폴라 트랜지스터와 MOS 트랜지스터를 모두 갖는 직접회로에 본 발명을 적용한 예를 이하 설명한다.

[실시예 5]

제 6 도는 바이폴라 트랜지스터를 채용한 집적회로에 본 발명을 적용한 실시예를 도시한 것이다. 제 6 도에서, 3개의 npn 바이폴라 트랜지스터(npn1,npn2,npn3)와 1개의 pnp 바이폴라 트랜지스터가 형성되어 있다. 종래의 바이폴라 집적회로에서는 본 도면의 트랜지스터 npn3과 같이 여러개의 npn 트랜지스터가 p형 기판 p-Sub에 형성되며, 전압 V_BB1으로서의 공통 기판 전압이 칩의 전면이나 후면으로 부터 공급된다. 전압 V_BB1의 크기를 회로내의 최저 전위 GND(0V) 또는 그보다 낮은 전위로 설정할때, 여러개의 바이폴라 트랜지스터를 서로 분리시킬 수 있다. 본 발명에서는 PW1 및 PW2로 도시한 바와 같이 기판 p-Sub로 부터 분리된 p형 분리층이 더 형성되고, 그안에 npn 트랜지스터(npn1,npn2)가 형성된다. p층은 그곳에 인가되는 전압 V_BB2및 V_BB3을 갖는다. 전압 V_BB2및 V_BB3의 값을 전압 V_BB1에 독립으로 설정할 수 있다. 기판 p-Sub와 p층을 분리하기 위해 전압 V_BB4가 n형층(nW)에 인가된다.

전압 V_BB4(예를들면, 전원전압 Vcc와 같음)가 3개의 전압 V_BB1, V_BB2, V_BB3보다 높을때, 트랜지스터 npn1, npn2, npn3은 서로 완전하게 분리될 수 있다. 이 도면에서(트랜지스터 npn1과 npn2를 형성하는데 사용한 몇개의 층을 채용해서) pnp 트랜지스터(pnp1)를 구성할 수 있다. 기판을 포함하는 모든층의 도전형이 반전될때, 여러개의 pnp 트랜지스터를 형성하는 n형 분리층에 서로 다른 전압을 인가할 수 있다.

[실시예 6]

다음에, 칩에 CMOS 및 바이폴라 트랜지스터를 모두 갖는 소위 BiCMOS 구조에 본 발명을 적용한 예를 설명한다.

제 7 도는 nMOS 트랜지스터(nMOS1,nMOS2,nMOS3) 및 pMOS 트랜지스터(pMOS1,pMOS2)가 제 5 도에 도시한 바와 같이, p형 기판 p-Sub에 형성되고, npn 바이폴라 트랜지스터(npn1)가 더 형성된 실시예를 도시한 것이다. 상술한 바와 같이, 전압 V_BB1, V_BB2및 V_BB3을 nMOS 트랜지스터의 분리 전압으로서 독립적으로 설정할 수 있다. 또한, 전압 V_BB4및 V_BB5를 pMOS 트랜지스터의 분리전압으로서 독립적으로 설정할 수 있다. 트랜지스터 nMOS3의 기판 전압 V_BB1은 바이폴라 트랜지스터의 분리 영역에 인가되지만, 트랜지스터 nMOS3이 없는 경우에는 이 전압 V_BB1을 바이폴라 트랜지스터의 분리전압으로서 설정할 수 있다.

또한, 제 6 도의 트랜지스터 npn1의 구조와 같은 구조를 제 7 도의 구성에 조립할 때, 서로 다른 분리전압을 바이폴라 트랜지스터에 공급할 수 있다. 또한, 제 6 도에서와 같이 pnp 트랜지스터를 형성할 수도 있다. 또한, 기판, 웰, MOS 트랜지스터의 소오스와 드레인, 그리고 바이폴라 트랜지스터의 콜렉터, 베이스, 에미터의 도전형의 모두 반전될 때, pnp 트랜지스터와 CMOS 구조를 구성할 수 있고, 본 발명의 여러개의 분리전압을 그러한 구조에 인가할 수 있다.

[실시예 7]

제 8 도는 적층형 CMOS 구조의 nMOS 부분에 본 발명을 적용한 실시예를 도시한 것이다. 이 도면은 기판쪽에 nMOS 트랜지스터를 형성하고, 다결정 Si를 절연막상에 성장시키는 소위 SOI 구조에 의해 기판상에 pMOS 트랜지스터를 형성하는 예를 보여준다. 그러한 구성과 p웰(pW) 및 n웰(nW)을 조합시키는 것에 의해, p웰에 형성된 트랜지스터 nMOS1과 기판 p-Sub에 형성된 트랜지스터 nMOS2의 각각의 분리부에 독립전압 V_BB2와 V_BB1을 인가할 수 있다. 또한, 기판 및 웰의 도전형이 반대로 될 때에, 기판쪽에 pMOS 트랜지스터를 형성하고 다결정 Si쪽에 nMOS 트랜지시터를 형성하며, 각각의 분리전압을 pMOS 트랜지스터의 분리부에 인가할 수 있다.

[실시예 8]

제 9 도는 SOI(Silicon on Insulator) 또는 SOS(Silicon on Sapphire) 구조에서 INSULATOR라고 쓰여진 절연 기판 위에 nMOS 및 pMOS 트랜지스터를 구성할 실시예를 도시한 것이다. 절연기판상에는 p형 Si(또는 n형 Si)를 결정 성장에 의해 형성하고, 그 위에 n형(또는 p형) 불순물을 기판까지 도달한 정도로 깊게 p층으로 도입해서 여러개의 p형(또는 n형) 영역을 분리시킨다. nMOS 트랜지스터는 분리된 p형 영역에 형성되고, pMOS 트랜지스터는 n형 영역에 형성된다. 전압 V_BB1및 V_BB3은 회로의 용도에 따라 각각의 p형 영역에 인가되고, 전압 V_BB2는 n형 영역에 인가된다. 제 9 도에서 p형 및 n형 분리영역의 수는 임의로 선택할 수 있고, pMOS 트랜지스터 또는 nMOS 트랜지스터만을 채용할 수도 있다.

[실시예 9]

이상은 기판 전압 분리를 위한 여러 구조를 제 2 도 및 제 3 도~제 9 도에 따라 설명하였다. 이하, 이러한 구조를 반도체 메모리에 적용한 실시예를 설명한다.

제10도는 일반적인 메모리(다이나믹 RAM, 스테이틱 RAM, ROM 등을 포함)의 블럭도이다. ADR은 어드레스 입력, CS는 칩 셀렉트 입력, WE는 라이트 인에이블 입력, DI는 데이타 입력, DO는 데이타 출력이다. 이 신호들의 표시는 단지 예에 불과하며, 다른 표시들도 때때로 사용한다.

블럭 I는 어드레스 버퍼뿐만 아니라, 디코더 및 드라이버를 가리킨다. 블럭 C는 제어회로 및 라이트회로를 가리킨다. 블럭 MC는 메모리셀 어레이를 가리킨다. 블럭 SO는 센스회로 및 출력회로를 가리킨다. 본 발명의 1실시예는 다른 부분에서 점선으로 둘러싼 메모리셀 어레이에 다른 전압을 인가한 구성이다.

제11도에서, 제10도에서와 같이 분리된 2개의 블럭을 포함하는 칩은 내장된 기판 바이어스 전압 발생기를 가지며, 바이어스 전압 발생기의 2개의 출력 V_BBM1및 V_BBM2는 메모리셀 어레이 이외의 주변회로에 인가되지만, 공급전압 Vcc 및 접지전위 GND는 V_BBM3및 V_BBM4로서 메모리셀 어레이에 각각 인가된다. 기판 바이어스 전압 발생기의 회로 구성은 "1976 ISSCC" p.138~139 또는 일본국 특허 공개공보 51-117584호에 이미 개시되어 있다. 이 구성에서, 예를들면 주변회로의 pMOS의 분리영역(n웰)에는 전압 V_BBM1(+7V)가 공급되고, nMOS 트랜지스터의 분리 영역(p웰)에는 전압 V_BBM2(-3V)가 공급되는 반면 메모리셀 어레이의 pMOS 트랜지스터의 n웰에는 전압 Vcc가 공급되고, 그의 nMOS 트랜지스터의 p웰에는 전압 0V가 공급된다. 이 방법으로 입출력 회로의 분리영역에 절대값이 큰 전압을 공급하는 것이 의해, 입출력 신호의 오버슈트나 언더슈트에 대해 메모리가 안정하게 되고, 접합 용량(MOS 트랜지스터의 소오스 또는 드레인과 기판사이의 용량, 그리고 바이폴라 트랜지스터의 콜렉터와 기판사이의 용량)을 줄일 수 있으며, 메모리셀 어레이에 대해 소프트 에러가 적은 불순물 농도 프로파일(profile)을 선택할 수 있다. 또한, 다음의 실시예에서 사용될 분리전압의 명칭은 그 역할에 따라서 제11도의 V_BBM1, V_BBM2, V_BBM3, V_BBM4에 상응한다.

이하, 제10도 및 제11도에서 칩 장치의 실시예에 대하여 얻은 칩 실시예의 단면도를 설명한다. 그들 각각은 제 1 도의 종래 기술에 의한 예와 대응하는 MOS 다이나믹 RAM의 입력회로와 다이나믹 메모리셀부의 단면구조를 도시한 것이다. 여기서, 메모리셀은 다이나믹셀이지만, MOS 스테이틱 메모리셀 및 바이폴라 스테이틱 메모리셀에도 본 발명을 마찬가지로 적용할 수 있다.

[실시예 A]

제12도의 실시예에서, 입력 보호회로(n형 확산 저항과 nMOS 다이오드) 및 입력회로의 nMOS 트랜지스터는 p웰(pW)에 형성되고, 입력회로의 pMOS 트랜지스터는 n웰(nW)에 형성되며, nMOS 트랜지스터로 이루어진 메모리셀은 p형 기판 p-Sub에 형성되어 있다. 이 실시예에서, 입력회로의 p웰 및 기판 p-Sub는 분리되어 있다. 그러므로, 각각의 영역의 분리 전압 V_BBM2및 V_BBM4의 값을 독립적으로 설정할 수가 있다. 따라서, 예를들면, 전압 V_BBM2를 입력회로의 내역을 만족시키도록 -3V로 선택할 수 있고, 전압 V_BBM4를 메모리셀의 소프트 에러 면역의 관점에서 0V로 선택할 수 있다. 메모리셀 아래의 점선은 p형의 고농도 불순물층을 가리킨다. 이러한 방법은 제 1 도에서 설명한 종래 기술예의 단점을 방지할 수 있어 안정한 다이나믹 메모리를 제공할 수 있다.

[실시예 B]

제13도에서는 입력 보호회로의 n형 확산 저항 및 nMOS 다이오드만을 p웰에 마련하고, 다른 주변회로의 nMOS 트랜지스터는 메모리셀과 같인 p 형 기판 p-Sub에 형성되어 있다. 또한, pMOS 트랜지스터를 n웰에 형성할 수도 있다. 전압 V_BBM2(예를들면, -3V)는 입력보호소자인 n형 확산저항 및 nMOS 다이오드 아래의 p웰에 인가되는 반면, 전압 V_BBM4(예를들면, 0V)는 입력회로 및 메모리셀의 nMOS 트랜지스터의 기판 p-Sub에 인가된다. 제12도에서와 같이 메모리셀 아래에는 p형의 고농도층이 마련된다.

전압 V_BBM1은 n웰에 인가된다. 이 실시예는 제12도의 실시예에 대해서 입력 보호소자만이 웰에 마련되므로, 레이아웃이 간단해지고 입력 보호 다이오드 이외의 nMOS 트랜지스터가 메모리셀 및 주변회로에 걸쳐서 같은 농도 조건하에서 형성되므로, 임계전압 V_TH의 제어가 용이하다고 하는 이점이 있다.

[실시예 C]

제14도는 메모리셀이 p웰(pW)에 형성되는 반면, 입력 보호회로 및 그 외의 다른 주변회로의 nMOS 트랜지스터가 p형 기판 p-Sub에 형성되는 실시예를 도시한 것이다. 이 실시예에서, 비교적 높은 농도의 P웰이 메모리셀 아래에 마련되오, 제12도 또는 제13도에서 점선으로 나타낸 고농도층의 대체 역할을 한다.

[실시예 D]

제15도는 기판으로서 N형 층을 채용하여 p웰에 주변회로 및 메모리셀을 형성한 실시예를 도시한 것이다. 제12도~제14도의 실시예는 이중 웰구조를 갖는 반면, 이 실시예에서는 단일층의 웰구성이 가능하다. 전압 V_BBM2(예를들면, -3V)은 주변회로의 nMOS 트랜지스터의 p웰에 인가되고, 전압 V_BBM4(예를들면, 0V)가 메모리셀의 nMOS 트랜지스터의 p웰에 인가된다. 또한, 전압 V_BBM1(예를들면, 전원전압 Vcc)는 기판 p-Sub에 인가된다. 전압 V_BBM2가 인가되는 p웰에는 입력 보호회로만을 형성해도 좋고 또는 어드레스 버퍼등의 주변회로를 포함시켜도 좋다.

[실시예 E]

제16도는 p형 기판 p-Sub상에 pMOS 메모리셀을 형성한 예를 도시한 것이다. 전압 V_BBM2(예를들면, -3V)는 주변회로의 nMOS 트랜지스터의 기판에 공급되고, 전압 V_BBM1(예를들면, +7V)은 다른 주변회로의 pMOS 트랜지스터의 n웰에 인가되므로, 이와같이 하면 pMOS 트랜지스터의 소오스와 드레인의 접합 용량이 감소된다. 전압 V_BBM3(예를들면, 전원전압 Vcc)은 메모리셀의 n웰에 인가된다. 따라서, 입력회로가 언더 슈트에 대해 보호되어 고속으로 되는 메모리를 구성할 수 있고, 이 메모리셀은 소프트 에러를 거의 일으키지 않는다.

[실시예 10]

앞에서는 제12도~제16도를 참조하며 MOS 메모리(SRAM,DRAM)에 적용한 실시예 A-E를 실시예 9의 실제적인 구성으로서 설명하였다. 다음에는 바이폴라 및 MOS 소자를 모두 갖는 제 7 도의 BiCMOS 구조를 사용하여 본 발명을 메모리에 각각 적용한 실시예를 제17도~제22도에 따라 설명한다. 이 실시예중에서 제17도~제19도는 에피택셜층을 채용하고, 제20도~제22도는 에피택셜층을 채용하지 않는다.

[실시예 F]

제17도는 주변회로의 nMOS,pMOS 및 npn 바이폴라 트랜지스터와 다이나믹형의 nMOS 메모리셀을 왼쪽에서 본 것을 도시한 것이다.

nMOS 메모리셀 아래에는 고불순물 농도의 p형 매립층(PBL)을 높아 소프트 에러 면역능력을 강하게 한다. 이 층 PBL은 n형 매립층의 분리를 위해서도 사용된다.

주변회로의 nMOS 트랜지스터가 pWELL에 형성되었지만, p형 에피택셜층을 채용할 때에는 이 pWELL을 생략할 수 있다. 이 pWELL층 아래에는 고농도의 n형 매립층 nBL이 마련되고, 이 층 nBL에 전압을 공급하기 위해 고농도의 n층(CN)이 추가된다. 또한, pWELL은 nWELL로 둘러싸인 면을 가지므로, p형 기판 p-Sub로부터 분리된다. 전압 V_BBM2(예를들면, -3V)는 주변회로의 nMOS 트랜지스터에 인가되고, 전압_BBM1(예를들면, 전원전압 Vcc)은 pMOS 트랜지스터의 nWELL에 인가된다. 공통 전압 V_BBM4는 npn 바이폴라 트랜지스터의 분리층과 메모리셀의 nMOS 트랜지스터의 분리층에 인가된다. 웰 아래에 마련된 매립층 nBL 및 pBL은 바이폴라 트랜지스터의 콜렉터 저항을 감소시키는 역할을 하고, 기판 저항의 감소에 의해 래치업 방지에도 효과적이다.

[실시예 G]

제18도는 메모리셀이 p형 기판 p-Sub에 형성되는 실시예를 도시한 것으로, 제17도의 실시예와의 차이아치는 단지 메모리셀 아래 부분의 구성에 있다. 제17도의 구성에 의하면, 고농도의 매립층 pBL이 nMOS 트랜지스터의 임계전압 V_TH를 높여서 변동하게 할 수가 있다. 이것에 비하여, 제18도의 구성에 따르면, 점선으로 나타낸 p형 고농도층이 저장 용량 아래에만 마련되어, 메모리셀의 nMOS 트랜지스터의 채널 부분까지 매립층이 상승하는 것을 방지한다.

다음에 제18도의 단면구조를 실현하는 주요 공정을 제19도에 도시한다. 제19도의 a에서는 n형 매립층 nBL을 p형 기판의 전면에 형성하고, 또, b에서는 p형 매립층 pBL을 형성한다. 그후는 c에서 층 Epi를 에피택셜 성장에 의해 형성하고, 공정 d 및 e에 의해 n웰(nWELL) 및 p웰(pWELL)을 층 Epi에 형성한다. (f)에서는 n형 불순물로 강하게 도우프된 층 CN을 하층 nBL과 접속하도록 형성한다. 도면에는 도시하지 않았지만, 메모리셀의 플레이트, MOS 트랜지스터의 게이트, MOS 트랜지스터의 소오스 및 드레인층, 그리고 필요하다면, 바이폴라 트랜지스터의 에미터층을 그후 형성한다. 또한, 그후에 콘택트홀의 형성 및 금속화등의 공정이 필요하다. 제17도 및 제18도의 구성에서는 상기의 층 CN 및 nBL이 바이폴라 트랜지스터의 콜렉터 저항을 감소시킨다. 한편, MOS 트랜지스터의 소오스 및 드레인과 웰 사이, 바이폴라 트랜지스터의 베이스와 콜렉터 사이의 접촉계면은 고농도층들 사이의 접촉을 확립하지 않아, 회로동작에 필요한 정도만큼 유지된 내압을 갖는다.

[실시예 H]

이상은 에피택셜층을 채용한 공정의 예이고, 이제부터는 제20도~제22도에 따라 에피택셜층을 채용하지 않은 실시예를 설명한다. 이들 실시예는 p형 기판 대신에 주입을 이용하여 일정한 깊이에 고농도층을 형성한다. 그 이유는 에피택셜층을 채용하는 경우에 비해 제조코스트를 저감할 수 있기 때문이다.

제20도는 단면도이고, 제21도는 그것을 칩의 정면에서 바라본 개념도를 도시한 것이다. nMOS 트랜지스터 nMOS1은 n층(CN 또는 nWELL)로 둘러싸인 p형 분리층(pWELL)을 가지므로, p형 기판 p-Sub로부터 분리된다.

제20도 및 제21도의 구조를 실현하기 위한 프로세스의 주요공정을 제22도에 도시했다. a에서는 기판 p-Sub의 정면으로부터 일정한 깊이에 이온 주입에 의해 기판에 고농도의 n층을 마련한다. 그후, b와 c에서 nWELL과 pWELL을 형성한다. p형 기판 p-Sub의 경우에는 pWELL을 생략할 수 있다. d에서는 고농도의 n층(CN)을 (n형 매립층 nBL에 도달하도록)형성한다. MOS 트랜지스터 및 바이폴라 소자를 형성하고 금속화를 위한, d 이후의 공정은 종래의 공정과 마찬가지이다.

여러 실시예들과 관련지어 앞에서 설명한 바와 같이, 본 발명에 의하면, 임의의 독립 전압을 기판 및 MOS 소자의 분리층과 바이폴라 소자의 분리층에 인가할 수 있으며, 소자의 회로의 목적에 부합되는 최적전압을 선택할 수 있다. 따라서, 농도 프로 파일의 설정과 분리 전압의 설정등을 입력과 출력의 언더슈트, 접합 용량 및 소프트 에러의 문제점을 극복할 수 있도록 자유롭게 실행할 수 있다.

지금까지는 서지 노이즈등에 기인하는 소수 캐리어의 주입이 실리콘 기판에 형성된 MOS 트랜지스터 또는 Bip 트랜지스터를 구성하는 pn 접합에서 발생하였으며, SRAM 또는 DRAM에 저장된 신호의 파괴와 같은 문제점의 원인이 되었다.

그러한 현상은 반도체장치의 신뢰도를 저하시키는 것으로 바람직하지 못하다.

본 발명은 그러한 현상의 발생을 방지할 수 있고, MOS, Bip, CMOS, Bi-MOS 및 Bi-MOS 소자를 포함하는 여러 제품에 적용할 수 있으며, 신뢰도등을 향상시킬 수 있으므로, 본 발명을 효과적으로 이용할 수 있다.

Claims (11)

1. 기판(p-Sub), 여러개의 도전층(nW,pW), 메모리셀 어레이 및 주변회로를 갖는 반도체장치에 있어서, 상기 여러개의 도전층은 제 1 의 도전형의 제 1 의 도전층(nW)과 제 2 의 도전형의 제 2 의 도전층(pW)를 포함하고 상기 기판에는 상기 메모리셀 어레이가 형서오되고, 상기 제 2 의 도전층에는 적어도 상기 주변회로의, 상기 기판은 제 2 의 도전형이고, 상기 제 2 의 도전층은 상기 제 1 의 도전층에 의해서 상기 기판과 분리되고, 상가 주변회로는 상기 메모리셀 어레이와 신호를 주고 받는 회로를 포함하고, 일부가 형성되고, 상기 제 2 의 도전층에 인가되는 전압(V_BBM2)는 상기 기판에 인가되는 전압(V_BBM4)과 다른 전압인 것을 특징으로 하는 반도체장치.
2. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 도전층에는 상기 주변회로의 일부가 형성되는 것을 특징으로 하는 반도체장치.
3. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 어드레스 버퍼를 포함하는 것을 특징으로 하는 반도체장치.
4. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 디코더를 포함하는 것을 특징으로 하는 반도체장치.
5. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 드라이버 회로를 포함하는 것을 특징으로 하는 반도체장치.
6. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 제어회로를 포함하는 것을 특징으로 하는 반도체장치.
7. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 라이트 신호 발생회로를 포함하는 것을 특징으로 하는 반도체장치.
8. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 센스 회로를 포함하는 것을 특징으로 하는 반도체장치.
9. 특허청구의 범위 제 2 항에 있어서, 상기 주변회로는 출력회로를 포함하는 것을 특징으로 하는 반도체장치.
10. 특허청구의 범위 제 1 항 내지 제 9 항중의 어느 한항에 있어서, 또 외부 전원 전압과는 다른 전압을 발생하는 전압 변환 수단을 적어도 하나 갖고, 상기 제 2 의 도전층에 인가되는 전압은 상기 전압 변환 수단의 출력전압인 것을 특징으로 하는 반도체장치.
11. 특허청구의 범위 제 1 항 또는 제 9 항에 있어서, 상기 제 1 의 도전형은 n형이고, 상기 제 2 의 도전형은 p형인 것을 특징으로 하는 반도체장치.