JPH0740591B2

JPH0740591B2 - 半導体装置

Info

Publication number: JPH0740591B2
Application number: JP4311665A
Authority: JP
Inventors: 五郎橘川; 清男伊藤; 陵一堀; 隆夫渡部; 勝博下東; 紀之本間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-11-20
Filing date: 1992-11-20
Publication date: 1995-05-01
Anticipated expiration: 2010-05-01
Also published as: JPH05326858A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置内の素子相互
間の電気的分離方法に関するものである。

【０００２】

【従来の技術】従来、絶縁ゲート形電界効果トランジス
タ（以後ＭＯＳと略す。）あるいはバイポーラトランジ
スタ（以後ＢＩＰと略す）を用いた集積回路では、素子
間の電気的絶縁を行なうためｐｎ接合に逆バイアスを印
加することで行ってきた。これらの詳細は例えば柳井，
永田著「集積回路工学（１）」（コロナ社）ｐ．２１〜
ｐ．３１などに述べられている。

【０００３】一方、近年論理ＬＳＩ，ＳＲＡＭ（スタテ
ィックＲＡＭ）において、バイポーラトランジスタとＣ
ＭＯＳトランジスタ（ｎチャネル，ｐチャネル両ＭＯＳ
トランジスタを用いる相補形ＭＯＳトランジスタ）を組
み合せて、前者の高速性と後者の高集積性、低消費電力
性の各特長を活かして、高速、高集積、低消費電力の論
理ＬＳＩ，ＳＲＡＭを実現する、いわゆるＢｉＣＭＯＳ
方式が注目を集めている。これらは日経エレクトロニク
ス，１９８５年８月１２号１８７〜２０８頁などに詳
細が述べられている。このようなＢｉＣＭＯＳ方式にお
いても前述と同様の素子間分離法が採用される。

【０００４】図２は上記ＢｉＣＭＯＳ方式の原理的な断
面構造を示している。同図には、各々１個ずつのｎチャ
ネルＭＯＳトランジスタ（ｎＭＯＳ），ｐチャネルＭＯ
Ｓトランジスタ（ｐＭＯＳ）、およびｎｐｎバイポーラ
トランジスタ（ｎｐｎＢＩＰ）を示す。

【０００５】ここでｎＭＯＳ，ｐＭＯＳのＳ，Ｇ，Ｄは
各々ソース，ゲート，ドレインの各端子であり、またｎ
ｐｎＢＩＰのＣ，Ｅ，Ｂはコレクタ，エミッタ，ベース
の端子である（以後の図面ではこれらの端子名を省略す
る）。また、同図で不純物拡散層は簡単のため、不純物
の導電形のみを記入している。したがって同一の記号を
付した箇所でも、導電形が同一であることを示すのみ
で、その不純物材料、不純物濃度は目的に応じて適宜任
意に選定される。これは特にことわらない限り以下の図
面においても同様である。さて、このような構造におい
て、従来技術では素子間の分離は、ｐ形絶縁性基板（ｐ
−Ｓｕｂ）には回路中の最も低い電位、またｐＭＯＳを
形成したｎ形分離層（ｎウエル）には、回路中の最も高
い電位を印加して各部の接合が順方向バイアスの条件に
ならないようにして、チップ中の多数の素子間の分離を
行なっている。すなわち、従来技術では回路が電源電圧
Ｖｃｃ（たとえば５Ｖ）と接地（０Ｖ）の間で動作する
場合は、ｐ−Ｓｕｂに０Ｖ、ｎ形分離層に５Ｖを印加し
て、素子間分離を行なっていた。このような方式におい
ては、ｐ−Ｓｕｂおよびｎ形分離層の印加電圧が、素子
間分離に必要な最低の電圧に選ばれているので、各接合
に印加される逆電圧を小さくでき、今後の素子微細化に
ともなう素子耐圧低下の問題などに対処可能な反面、以
下のような問題を生じる。

【０００６】

【発明が解決しようとする課題】ＬＳＩの入出力端子は
外部回路と直接接続されるため、電源電圧以上もしくは
０Ｖ以下の外来雑音（一般にはオーバシュート、アンダ
ーシュートなどのサージ雑音）が入力される。入出力端
子は何らかの形で、チップ内の拡散層に接続されている
ため、従来技術においてはその接合部が順方向バイアス
となる。たとえば図２中のｎＭＯＳのソースＳ、もしく
はドレインＤに示すようなｎ形の拡散層に負のサージ雑
音が印加されるとｎ形拡散層とｐ−Ｓｕｂ間は順方向バ
イアスとなり、ｐ−Ｓｕｂからｎ形拡散層に向けて順方
向電流が流れる。その結果、少数キャリア（ｐ形シリコ
ン基板では電子）がｐ−Ｓｕｂに注入される。この少数
キャリアの平均自由行程（ｍｅａｎｆｒｅｅｐａｔ
ｈ）は通常数百μｍにも達するため、他の回路部分に到
達し、たとえば、ＳＲＡＭにおいてはメモリセル内の記
憶情報が破壊されるなどの問題を生じる。この少数キャ
リア注入の現象は入出力端子部のみでなく、チップ内部
の回路動作においても容量結合、あるいはバイポーラト
ランジスタの飽和動作によって、拡散層あるいはｐ−Ｓ
ｕｂ電位が局所的に変動するなどにより生じる恐れがあ
る。このためＢｉＣＭＯＳ方式の特長を充分活用して、
高性能の半導体装置を実現することが不可能となる。

【０００７】本発明の目的は、上記問題を解決して安定
に動作する半導体装置を提供することにある。また本発
明の他の目的は、上記問題を解決してさらに基板あるい
は分離領域に印加する電圧を用途に応じて自由に設定す
るための電圧印加方法とこれを可能とするデバイス構造
を提供することである。

【０００８】

【課題を解決するための手段】このため本発明では、少
数キャリア注入の恐れのある個所、たとえば基板に回路
の動作範囲の電圧よりさらに負（一般にｐ型シリコン基
板使用時）、あるいは正（一般にｎ型シリコン基板使用
時）の電圧を印加する。

【０００９】また、さらに本発明では、上記の如き電圧
の印加法によって生じる問題、たとえば各素子に印加さ
れる電圧が増大し微細素子など低耐圧の素子の信頼度が
低下するなどの問題を解決するため、同一導電形のＭＯ
Ｓあるいは同一導電形のバイポーラトランジスタの分離
領域をいくつかの電気的に絶縁した領域に分割し、各々
の用途に応じて好適な分離電圧を印加する。

【００１０】具体的には、図９に示すように、絶縁性基
板(INSULATOR)と、該絶縁性基板の上の第１の領域に設
けられた第１の導電型の第１の不純物層(p)と、上記絶
縁性基板の上記第１の領域と異なる第２の領域に設けら
れた第２の導電型の第２の不純物層(n)と、上記第２の
領域を挾んで上記第１の領域と分離した第３の領域に形
成された上記第１の導電型の第３の不純物層(p)と、図
９では示されていないが後述するように上記第３の領域
を挾んで上記第２の領域と分離した第４の領域に形成さ
れた上記第２の導電型の第４の不純物層（ｎ）と、上記
第１の不純物層に形成された第２導電型チャネルの第１
のＭＯＳトランジスタと、上記第２の不純物層に形成さ
れた第１導電型チャネルの第２のＭＯＳトランジスタ
と、上記第３の不純物層に形成された第２導電型チャネ
ルの第３のＭＯＳトランジスタと、上記第４の領域に形
成された上記第１導電型チャネルの第４のＭＯＳトラン
ジスタとを有し、上記第１の不純物層に印加される第１
の電圧と上記第２の不純物層に印加される第２の電圧と
上記第３の不純物層に印加される第３の電圧と上記第４
の不純物層に印加される第４の電圧をそれぞれ用途に応
じて好適な分離電圧にする。

【００１１】

【作用】それぞれのウエルに異なる電圧が印加されるの
でＰチャネルＭＯＳ、ｎチャネルＭＯＳについて最適な
特性が得られる。

【００１２】

【実施例】以下、本発明の詳細を実施例により説明す
る。

【００１３】図１は本発明の基本的実施例の一つであ
り、ＢｉＣＭＯＳ方式を、メモリセルＭＣとして１トラ
ンジスタ形セルを用いたダイナミック形ＲＡＭ（ＤＲＡ
Ｍ）に適用した場合について示している。

【００１４】同図には、ｎＭＯＳ，ｐＭＯＳ，ｎｐｎＢ
ＩＰおよびメモリセルＭＣの断面構造が一体化されて示
してある。ＭＣはｎ形拡散層とプレート（ＰＬ）との間
およびｎ形拡散層とｐ−Ｓｕｂとの間で蓄積容量を形成
し、この蓄積容量に蓄えられた電荷をワード線信号ＷＬ
を印加したゲートで制御し、データ線ＤＬに情報を読出
したり、データ線からセル情報を書込んだりする。ま
た、同図に示したＭＣでは、蓄積容量のｎ形拡散層の直
下にｐ形拡散層（不純物層）を設けているが、これは、
基板間との容量を増大させると共に、α線などの放射線
が基板に入射して生じる少数キャリアから容量部をシー
ルド（障壁として作用する）し、放射線入射による誤動
作、いわゆるソフトエラー現象の低減を図るためのもの
である。このような構造はＨｉＣ形メモリセルとして、
テクニカル・ダイジェスト・オブ・インタナショナル・
エレクトロン・デバイス・ミーテイング〔Technical Di
gestof International Electron Device Meetiny，197
7，ｐｐ.２８７−２９０〕などに詳しい。また、ソフト
エラー現象については、アイ・イー・イー・イー・トラ
ンザクション・オン・エレクトロン・デバイス〔IEEE T
ransation on Electron Device，Vol．ＥＤ−２６，No
１，Jpn.，1979，ｐｐ．２〜９〕などに詳しい。

【００１５】同図のように、シリコン基板にはｐ形基板
ｐ−Ｓｕｂを用いている。これはＢＩＰとして高性能の
ｎｐｎ形のトランジスタを用い、これを電気的に効率よ
く分離するためである。通常その不純物濃度は、ＢＩＰ
のコレクタ基板間容量などを考慮して、１０¹⁴〜１０¹⁸
（cm^-8）程度に選ばれる。ｎＢＬ，ｐＢＬは、比較的高
濃度の不純物埋込み層であり、ＢＩＰのコレクタ抵抗を
低減して高性能のＢＩＰを実現すると同時に、ｎＷＥＬ
Ｌ，ｐＷＥＬＬの抵抗値を小さくし、ラッチアップ現象
の発生を防止するためである。ラッチアップ現象につい
ては、テクニカル・ダジェスト・オブ・インタナショナ
ル・エレクトロン・デバイス・ミーティング〔Technica
l Digest of International Electron Device Meetin
y，1982，pp．４５４−４７７〕などに述べられてい
る。ｎＢＬ，ｐＢＬの不純物濃度はそれぞれ、１０¹⁸〜
１０²⁰（cm^-8），１０¹⁸〜１０¹⁸（cm^-8）程度に選ばれ
る。これらは、ｐ−Ｓｕｂ上の予め拡散法によって形成
し、その後その上部にエピタキシャル成長によりシリコ
ンを形成し、その中にｐＷＥＬＬ，ｎＷＥＬＬなどを形
成する方法や、表面からｐ−Ｓｕｂ内に比較的高エネル
ギーのイオン注入法によって形成する方法などにより実
現できるが、詳細は後で述べる。なお、これらの埋込み
層は、目的に応じて一方あるいは両方とも省略する場合
もある。ＣＮはコレクタおよびＶＢＢ₂とｎＢＬ間の抵
抗を下げるための高濃度不純物層である。ｎＷＥＬＬ，
ｐＷＥＬＬはそれぞれｐＭＯＳ，ｎＭＯＳを作成する領
域である。また、ＢＩＰコレクタ層は一部ｎＷＥＬＬ層
を用いて構成する例を示している。

【００１６】以上のような構成において、本発明におい
ては、各素子間の分離用の電圧ＶＢＢ₁（ｐＷＥＬＬ，
ｐＢＬを介して基板に供給されるため一般には基板電圧
と称する）、ＶＢＢ₂（一般にはウエル電圧と称する）
のいずれか一方、もしくは両方に回路の動作電圧範囲よ
りも高い、あるいは低い電圧を印加する。一方、あるい
は両方に上記の如き電圧を印加するか否かは目的に応じ
て選べばよい。たとえば、ＶＢＢ₁にのみ印加する場合
は、回路が０ＶとＶｃｃ（たとえば５Ｖ）の間で動作す
る場合はＶＢＢ₁に０Ｖ以下の負の電圧、ＶＢＢ₂にはＶ
ｃｃの電圧を印加するようにする。これにより、たとえ
ばｐＷＥＬＬ内のｎ形拡散層に半導体装置の外部もしく
は内部から何らかの原因により負の電圧が印加されたと
しても基板とｎ形拡散層間が順方向バイアスとならない
ようにＶＢＢ₁の値を設定することにより、従来技術で
問題となった少数キャリアが基板内に注入され、回路が
誤動作する現象を完全に解決できる。この効果は、図１
に示したように情報を電荷として記憶する形式のＤＲＡ
Ｍにおいて特に著しいが、その他の論理ＬＳＩ，ＳＲＡ
Ｍ、あるいはＲＯＭなどにおいても、著しい効果が得ら
れることは勿論である。上記ではＶＢＢ₂をＶＣＣとす
る例を説明したが、目的に応じてＶＢＢ₂にＶＣＣより
高い電圧を印加しても同様の効果を得ることができる。
また本発明によれば各接合が順方向にバイアスされるこ
とがないので、ラッチアップ現象の発生も低減できる。
また、さらに接合容量の低減も可能になる。

【００１７】本実施例では、ｐ形基板を用いる例を示し
たが、ｐｎｐ形のＢＩＰを用いる場合などはｎ形基板を
用いてもよい。その場合には印加電圧の極性を反対にす
べきことは勿論である。また、メモリセルとしてはＨｉ
Ｃ形のセルを示したが、アイ・イー・イー・プロシーデ
ィング〔IEE PROC．VOl．１３０，ｐｔ．Ｉ，No３，JUN
E 1983，ｐｐ．１２７−１３５〕、あるいは、インタナ
ショナル・ソリッド・ステート・サーキット・コンファ
レンス・ダイジェスト・オブ・テクニカル・ペーパーズ
〔1984，1985 International Solid StsteCireuit Conf
erence Digestof Technicul Papers〕などに述べられて
いる各種の平面形、立体形（ＣＣＣ，ＳＴＣセルなど）
のメモリセルを用いる際にもそのまま適用である。ま
た、ＤＲＡＭに限らずその他のＳＲＡＭ，ＲＯＭ、論理
ＬＳＩなどＬＳＥ一般にもそのまま適用可能なことは前
に述べたとおりである。また、本発明では回路の動作電
圧の範囲より高い、もしくは低い電圧を必要とするが、
これは実願昭54-82150、あるいは1976アイ・エス・エス
・シー・シー・ダイジェスト・オブ・テクニカル・ペー
パーズ（ISSCC Digest of Technicul Papers）ｐｐ．１
３８−１３９などに述べられている方法により、半導体
装置内部で発生可能なため、外部から余分な電圧を供給
しないで実現することもできる。また、ＶＢＢ₁の印加
は基板裏面から行なってもよい。

【００１８】以上、述べた実施例ではｐ−Ｓｕｂもしく
はｎＷＥＬＬに一様に電圧を印加して、従来技術の問題
を解決する方法について述べたが、次にたとえば少数キ
ャリアの注入が問題となったり、あるいは接合容量を小
さくする必要のある個所には、図１で説明したように、
回路の動作電圧範囲より高い、あるいは低い電圧を印加
し、たとえば図１のメモリセルのように蓄積容量直下の
ｐ形不純物層の濃度を高くして、蓄積容量ならびに前に
述べたα線入射により発生する少数キャリアに対するシ
ールド効果を増大させたり、素子を微細化した高集積
化、高速化を図りたい個所には、ともに耐圧が低下する
ため、従来と同じように回路の動作電圧の範囲で最も高
い、あるいは低い電圧を印加するなどのように、目的に
応じて任意の電圧を印加する方法と、これを可能にする
半導体構造の実施例を述べる。

【００１９】なお、以後に述べる技術はＢｉＣＭＯＳ方
式のみでなく、通常のｐＭＯＳ，ｎＭＯＳあるいはＣＭ
ＯＳの各方式のＬＳＩにもそのまま適用できるので、Ｂ
ｉＣＭＯＳ方式にこだわらず、各種の適用例を説明する
こととする。

【００２０】図３はｎＭＯＳの集積回路に上記を適用し
たものである。本図の構成はｐ形基板（ｐ−Ｓｕｂ）の
中にｎウエル層ＮＷを形成し、さらにこの中にｐウエル
層ＰＷ₁，ＰＷ₂を形成する。この２種のｐウエル内およ
びｐ−Ｓｕｂ内に形成したｎＭＯＳを各々ｎＭＯＳ１，
ｎＭＯＳ２，ｎＭＯＳ３とする。この構造で３種のｎＭ
ＯＳの分離層には各々独立の電圧ＶＢＢ₁，ＶＢＢ₂，Ｖ
ＢＢ₃を印加でき、チップ内の回路用途に好適な電圧に
選ぶことができる。

【００２１】一方ＮＷ層にはＶＢＢ₄として、ＶＣＣの
電圧もしくは少なくともＶＢＢ₂，ＶＢＢ₄のいずれより
も高い電圧を印加する。なお図１では１個ずつのｎＭＯ
Ｓを示したが、１つのウエル上の複数のｎＭＯＳを有す
るのが通常である。

【００２２】また図１では２個のｐウエル、１個のｎウ
エルを示したが、ｎウエルを複数個設け、ｎウエルの中
に１個あるいは２個以上のｐウエルを設計する任意の組
合せにも容量に応用できる。またすべてのｎＭＯＳをｐ
ウエル上に構成することもできる。さらに基板、ウエル
とＭＯＳの導電形を変更し、すべての電位関係を逆にす
るだけでｐＭＯＳ集積回路に本発明を容易に適用でき
る。ＶＢＢ₁の基板への印加方法は表面からでも良い
し、裏面から供給しても良い。

【００２３】図４はｎ形基板を用いたｎＭＯＳ集積回路
に本発明を適用した実施例である。この図でｎ形基板
（ｎ−Ｓｕｂ）内に２個のｐウエル（ＰＷ₁，ＰＷ₂）を
つくり、各々のｐウエルの中にｎＭＯＳをつくる。この
図で本発明を適用してＰＷ₁，ＰＷ₂には相異なる電圧Ｖ
ＢＢ₂，ＶＢＢ₃を印加する。このＶＢＢ₂，ＶＢＢ₃に
は、その回路部分に応じて最適の電圧を印加することが
できる。例えばＶＢＢ₃にはＧＮＤの電位を、またＶＢ
Ｂ₂にはこれよりさらに低い−３Ｖを印加することがで
きる。ｎ−Ｓｕｂへ印加する電圧ＶＢＢ₁はＶＣＣでも
良いし、あるいはＶＢＢ₂，ＶＢＢ₃のいずれかより高い
電圧であれば良い。

【００２４】図４では２個のｐウエルとその上の１個ず
つのｎＭＯＳのみを示したが、任意の数のｐウエルと任
意の数のｎＭＯＳの組合せにも容易に適用できる。その
時複数のｐウエルへの印加電圧も用途に応じて２種以上
の任意の電圧値を選べば良い。また基板、ウエル、ソー
ス、ドレインの導電形を反転すればｐＭＯＳ集積回路と
することができる。この時ＶＢＢ₂，ＶＢＢ₃には互いに
異なる正の電圧を印加し、ＶＢＢ₁はＧＮＤ又はＶＢ
Ｂ₂，ＶＢＢ₃のいずれよりも低い電圧を印加する。

【００２５】図５はＣＭＯＳ（相補形ＭＯＳ）構成に本
発明を適用した実施例である。この図ではｐ形基板上に
３個のｎウエル（ＮＷ₁，ＮＷ₂，ＮＷ₃）をつくり、さ
らにＮＷ₁，ＮＷ₂内にｐウエル（ＰＷ₁，ＰＷ₂）をつく
る。その後ｐウエル（ＰＷ₁，ＰＷ₂）とｐ−Ｓｕｂ内に
ｎＭＯＳ（ｎＭＯＳ１，ｎＭＯＳ２，ｎＭＯＳ３）をつ
くる。またｎウエル（ＮＷ₁，ＮＷ₂，ＮＷ₃）内にｐＭ
ＯＳ（ｐＭＯＳ１，ｐＭＯＳ２，ｐＭＯＳ３）をつく
る。この構成においてｎＭＯＳ用のｐ形分離層に電圧Ｖ
ＢＢ₂，ＶＢＢ₄，ＶＢＢ₁を印加する。またｐＭＯＳ用
のｎ形分離層に電圧ＶＢＢ₃，ＶＢＢ₅，ＶＢＢ₆を印加
する。これらＶＢＢ₂，ＶＢＢ₄，ＶＢＢ₁あるいはＶＢ
Ｂ₃，ＶＢＢ₅，ＶＢＢ₆には使用回路に応じて相異なる
２値以上の電圧を印加する。例えばＶＢＢ₂，ＶＢＢ₄，
ＶＢＢ₁としてはＧＮＤ（０Ｖ），−３Ｖを、またＶＢ
Ｂ₃，ＶＢＢ₅，ＶＢＢ₆にはＶＣＣ（＋５Ｖ）、ＶＣＣ
＋α（＋７Ｖ）を印加する。こうしてｎＭＯＳ，ｐＭＯ
Ｓの各々の分離層に任意の電圧を印加することができ
る。なお図５では各々のウエル内には１個のＭＯＳトラ
ンジスタのみを図示したが必要に応じて複数のＭＯＳを
設けても良い。またウエルの数も図５ではｎウエル３
個、ｐウエル２個であるが必要に応じて増減すれば良
い。さらに基板、ウエルの極性を反転してｎ−Ｓｕｂ上
にまずｐウエルをつくり、その中にｎウエルを形成する
構成にも適用できることは明らかである。

【００２６】以上、説明してきた実施例はＭＯＳトラン
ジスタのみを用いた構成であるが、さらに本発明をバイ
ポーラトランジスタを用いた集積回路や、バイポーラと
ＭＯＳを併せもつ集積回路に適用した例を次に示す。

【００２７】図６はバイポーラトランジスタを用いた集
積回路に本発明を用いた実施例である。図６では３個の
ｎｐｎバイポーラトランジスタ（ｎｐｎ１，ｎｐｎ２，
ｎｐｎ３）と１個のｐｎｐバイポーラトランジスタ（ｐ
ｎｐ１）を形成している。通常のバイポーラ集積回路で
はこの図のｎｐｎ３の様にｐ−Ｓｕｂ上に複数のｎｐｎ
トランジスタを構成し共通の基板電圧をＶＢＢ₁として
チップ表面あるいはチップ裏面から供給している。ＶＢ
Ｂ₁の値を回路上の最も低い電位のＧＮＤ（０Ｖ）ある
いはこれより低い電圧にすれば、複数のバイポーラトラ
ンジスタを相互に分離することができる。本発明ではさ
らにＰＷ₁，ＰＷ₂で示した様にｐ−Ｓｕｂとは別のｐ形
分離層を設け、この中にｎｐｎトランジスタ（ｎｐｎ
１，ｎｐｎ２）を形成する。このｐ層にはＶＢＢ₂，Ｖ
ＢＢ₃を印加する。ＶＢＢ₂，ＶＢＢ₃の値はＶＢＢ₁と独
立に設定できる。

【００２８】ｐ−Ｓｕｂと上記ｐ層を分離するｎ形層
（ｎＷ）にはＶＢＢ₄を印加する。このＶＢＢ₄はＶＢＢ
₁，ＶＢＢ₂，ＶＢＢ₃の３者よりも高い電圧（例えばＶ
ＣＣ）を印加しておけば電気的にｎｐｎ１，ｎｐｎ２，
ｎｐｎ３を相互に完全に分離できる。ｎｐｎ１，ｎｐｎ
２をつくるために用いた層を部分的に用いて、図中のｐ
ｎｐトランジスタ（ｐｎｐ１）を構成できる。なお基板
を含めて全ての層の導電形を逆転すれば複数のｐｎｐト
ランジスタのコレクタのｎ形分離層に相異なる電圧を印
加することができる。

【００２９】次にチップ上にＣＭＯＳとバイポーラを併
せもついわゆるＢｉＣＭＯＳ構造に本発明を適用した例
を示す。図７はｐ−Ｓｕｂ内に図５と同様にｎＭＯＳ
（ｎＭＯＳ１，ｎＭＯＳ２，ｎＭＯＳ３）とｐＭＯＳ
（ｐＭＯＳ１，ｐＭＯＳ２）を形成しさらにｎｐｎバイ
ポーラトランジスタを形成した実施例である。前述した
と同様にｎＭＯＳの分離電圧としてＶＢＢ₁，ＶＢＢ₂，
ＶＢＢ₃を独立に設定できる。またｐＭＯＳの分離電圧
としてＶＢＢ₄，ＶＢＢ₅を独立に設定できる。バイポー
ラトランジスタの分離領域にはｎＭＯＳ３の基板電圧と
同じＶＢＢ₁を印加しているが、ｎＭＯＳ３がなけれ
ば、ＶＢＢ₁はバイポーラ専用の分離電圧とすることが
できる。また図６中のｎｐｎ１の様な構造を図７中に取
込めば、バイポーラ相互間にも相異なる分離用電圧を供
給することができる。またｐｎｐトランジスタも図６と
同様に形成することができる。また基板とウエルとソー
ス，ドレイン，バイポーラのコレクタ，エミッタ，ベー
スの導電形を全て反転すればｐｎｐトランジスタとＣＭ
ＯＳ構造を構成でき、その構造にも本発明の独立の分離
電圧を印加することができる。

【００３０】図８は積層形ＣＭＯＳ構造のｎＭＯＳ部分
に本発明を適用したものである。この図は基板側にｎＭ
ＯＳ、基板上に酸化膜さらに多結晶Ｓｉを成長させてｐ
ＭＯＳを形成した例であるが、これとｐウエル（ｐ
Ｗ），ｎウエル（ｎＷ）を組合せることによりｐウエル
内に形成したｎＭＯＳ１とｐ−Ｓｕｂ上に形成したｎＭ
ＯＳ２の各々の分離部に独立の電圧ＶＢＢ₂とＶＢＢ₁を
印加することができる。また基板、ウエルの導電形を反
対にすれば、基板側にｐＭＯＳ、多結晶Ｓｉ側にｎＭＯ
Ｓを形成しｐＭＯＳの分離部に別個の分離電圧を印加す
ることができる。

【００３１】図９はＳＯＳ構造（Silicon on Saphire）
でINSULATORと記した絶縁性基板の上にｎＭＯＳ，ｐＭ
ＯＳを構成し、これに本発明を適用したものである。絶
縁性基板の上にｐ形Ｓｉ（またはｎ形Ｓｉ）を結晶成長
させ、このｐ層にｎ形（またはｐ形）の不純物を基板に
達するまで深く入れて複数のｐ形またはｎ形領域を分離
する。この分離されたｐ形領域内にｎＭＯＳを、ｎ形領
域内にｐＭＯＳを形成する。複数のｐ形領域の各々には
その回路の用途に応じてＶＢＢ₁，ＶＢＢ₃を、またｎ形
領域にはＶＢＢ₂を印加する。図９のｐ形、ｎ形分離領
域の個数は任意の数を選ぶことができ、またｐＭＯＳ，
ｎＭＯＳのいずれか一方だけにすることもできる。この
場合には、基板が絶縁性なので基板に容量成分がなくな
り、従来基板に印加していた電源から基板への充電電力
を低減できる。

【００３２】これまで図１および図３〜図９に種々の基
板電圧分離の構造について述べたが、次にこれをメモリ
に応用した実施例について述べる。

【００３３】図１０は一般的なメモリ（ダイナミツクＲ
ＡＭ、スタテイックＲＡＭ，ＲＯＭ等を含む）のブロッ
ク図である。ＡＤＲはアドレス入力、ＣＳはチップセレ
クト入力、ＷＥはライトイネーブル入力、ＤＩはデータ
入力、ＤＯはデータ出力である。これら信号の名称は一
例であり、他の名称を用いる場合もある。

【００３４】ブロックＩはアドレスバッファとデコー
ダ、ドライバ回路を示す。ブロックＣは制御回路、書込
み信号発生回路姿を示す。ブロックＭＣはメモリセルア
レーを示す。ブロックＳＯはセンス回路、出力回路を示
す。本発明の一実施例は、破線で囲んだメモリセルアレ
ーＭＣとその他の部分の基板電圧を分離して印加するこ
とである。

【００３５】図１１は、図１０の様に２つに分離したブ
ロックに対し、チップ内に基板にバイアス発生回路を内
蔵し、その２出力ＶＢＢＭ₁，ＶＢＢＭ₂をメモリセルア
レー以外の周辺回路に印加し、メモリセルアレーにはＶ
ＣＣとＧＮＤ電位をＶＲＢＭ₃，ＶＲＢＭ₄として印加す
る。基板バイアス発生回路の回路構成は既に１９７６Ｉ
ＳＳＣＣｐｐ．１３８〜ｐｐ．１３９あるいは特開昭
５１−１１７５８４号に開示されている。この構成で例
えば、周辺回路のｐＭＯＳの分離領域（ｎウエル）には
ＶＢＢＭ₁（＋７Ｖ）、ｎＭＯＳの分離領域（ｐウエ
ル）にはＶＲＢＭ₂（−３Ｖ）、またセルアレーのｐＭ
ＯＳのｎウエルにはＶＣＣを、セルアレーのｎＭＯＳの
ｐウエルには０Ｖを印加する。こうして入、出力回路の
分離領域には絶対値の大きい電圧を供給することによ
り、入出力信号のオーバーシュート，アンダーシュート
にも安定で、また接合容量（ＭＯＳのソース，ドレイン
−基板間容量やバイポーラのコレクタ−基板間容量）を
減少でき、またセルアレーはソフトエラーの起きにくい
濃度プロファイルを選択することができる。なお以降の
実施例で用いる分離文圧の名称はその役割に従って図１
１のＶＲＢＭ₁，ＶＲＢＭ₂，ＶＲＢＭ₃，ＶＢＢＭ₄のい
ずれかの記号に相応させる。

【００３６】図１０、図１１のチップ構成の実施例に対
して得られるチップの断面図の実施例を以下に示す。こ
れらは図２の従来例に対応してＭＯＳダイナミックＲＡ
Ｍの入力回路とダイナミックメモリセルの部分の断面構
造を示す。なおここではメモリセルをダイナミック形セ
ルとしたが、ＭＯＳスタテイック形メモリセルやバイポ
ーラスタテイック形メモリセルにも同様に適用できる。

【００３７】図１２の実施例では入力保護回路（ｎ形拡
散抵抗とｎＭＯＳダイオード）と入力回路のｎＭＯＳを
ｐウエル（ｐＷ）の中に、入力回路のｐＭＯＳをｎウエ
ル（ｎＷ）内に形成し、ｎＭＯＳのメモリセルはｐ−Ｓ
ｕｂ上に形成している。本実施例では入力回路のｐウエ
ルとｐ−Ｓｕｂが電気的に分離されている。このために
各々の分離電圧であるＶＢＢＭ₂とＶＢＢＭ₄の値を独立
に設定できる。したがって、例えばＶＢＢＭ₂を入力回
路の仕様を満たすために−３Ｖに、ＶＢＢＭ₄をメモリ
セルの耐ソフトエラーの観点から０Ｖに選ぶことができ
る。メモリセルの下部の破線はｐ形の高濃度層である。
この様にして、図３で述べた従来例の欠点を防ぎ、安定
なダイナミックメモリを提供できる。

【００３８】図１３は入力保護回路のｎ形拡散抵抗とｎ
ＭＯＳダイオードのみをｐウエル内に設け、周辺回路の
ｎＭＯＳはメモリセルと同様にｐ−Ｓｕｂ上に形成して
いる。またｐＭＯＳは当然ｎウエルの上に形成してい
る。そして入力保護素子であるｎ形拡散抵抗とｎＭＯＳ
ダイオードのｐウエルにはＶＢＢＭ₂（例えば−３Ｖ）
を印加し、入力回路およびメモリセルのｎＭＯＳの基板
ｐ−ＳｕｂにはＶＢＢＭ₄（例えば０Ｖ）を印加する。
メモリセルの下には図１２と同様にｐ形の高濃度層を設
けている。そしてこのｐ−ＳｕｂにはＶＢＢＭ₄を印加
する。図１２の実施例に対し、本実施例は入力保護素子
のみをウエル内に設けており、レイアウトが簡略化さ
れ、かつ入力保護ダイオード以外のｎＭＯＳがセル、周
辺回路にわたって同一濃度条件で形成されるので、ＶＴ
Ｈの制御が容易あるという利点を持つ。

【００３９】図１４はメモリセルをｐウエル（ｐＷ）上
に形成し、入力保護回路、周辺回のｎＭＯＳはｐ−Ｓｕ
ｂ上に形成したものである。本実施例ではメモリセルの
下側に比較的、高濃度のｐウエルを設け、図１２、図１
３で破線で示した高濃度層の代替している。

【００４０】図１５は基板にｎ形層を用い、周辺回路お
よびメモリセルをｐウエルの中に形成したものである。
図１２〜１４図では２重のウエル構造であったが、本実
施例では単層のウエル構成で済む。周辺回路のｎＭＯＳ
のｐウエルにはＶＢＢＭ₂（例えば−３Ｖ）を印加し、
メモリセルのｎＭＯＳのｐウエルにはＶＢＢＭ₄（例え
ば０Ｖ）を印加する。またｎ−ＳｕｂにはＶＢＢＭ
₁（例えばＶＣＣ）を印加する。ＶＢＢＭ₂を印加するｐ
ウエル内には入力保護回路だけでも良いし、アドレスバ
ッファ等の周辺回路を含んでいても良い。

【００４１】図１６はｐ−Ｓｕｂ上にｐＭＯＳメモリセ
ルを形成した例である。周辺回路のｎＭＯＳの基板には
ＶＢＢＭ₂（例えば−３Ｖ）を供給し、周辺回路のｐＭ
ＯＳのｎウエルにはＶＢＢＭ₁（例えば＋７Ｖ）を印加
し、ｐＭＯＳのソース，ドレイン接合容量を減らす。メ
モリセルのｎウエルにはＶＢＢＭ₃（例えばＶＣＣ）を
印加する。こうして入力回路はアンダーシュートに強く
かつ高速化を図れ、またメモリセルはソフトエラーの起
こりにくいメモリを構成できる。

【００４２】以上図１２〜１６図はＭＯＳメモリ（スタ
テイックＲＡＭ，ダイナミックＲＡＭ）であるが、次に
バイポーラ素子とＭＯＳ素子を併せもつ図７のＢｉＣＭ
ＯＳ構成を用いて、メモリに適用した実施例を図１７〜
図２１に示す。このうち図１７〜図１９はエピタキシャ
ル層を用いたもの、図２０〜図２２はエピタキシャル層
を用いないものである。

【００４３】図１７は左から周辺回路のｎＭＯＳ、ｐＭ
ＯＳ，ｎｐｎバイポーラトランジスタとダイナミック形
ｎＭＯＳメモリセルを示す。

【００４４】ｎＭＯＳメモリセルの下部には高濃度のｐ
形埋込層（ｐＢＬ）を置き、耐ソフトエラー性能を強化
している。このｐＢＬはｎ形埋込層の分離にも用いる。

【００４５】周辺回路のｎＭＯＳはｐウエルの中に形成
しているが、ｐ形エピタキシャル層を用いればｐウエル
を省略することができる。このｐウエル層の下側には高
濃度のｎ形埋込層ｎＢＬを設け、ｎＢＬの給電用に高濃
度のｎ層（ＣＮ）を付加している。またｐウエルの側面
はｎウエルで囲むことにより、ｐ−Ｓｕｂと電気的に絶
縁させている。周辺回路のｎＭＯＳにはＶＢＢＭ₂（例
えば−３Ｖ）、ｐＭＯＳのｎウエルにはＶＢＢＭ₁（例
えばＶＣＣ）を印加する。また、ｎｐｎバイポーラトラ
ンジスタの分離層とメモリセルのｎＭＯＳの分離層に
は、共通のＶＢＢＭ₄を印加している。ウエルの下部に
設けた埋込層はバイポーラトランジスタのコレクタ抵抗
の低減のためのものであるが、基板抵抗の減少によりラ
ッチアップの防止にも有効である。

【００４６】図１８はメモリセルをｐ−Ｓｕｂ上に形成
したものであり、図１７との差はメモリセルの下部の構
成だけである。図１７の構成では高濃度のｐＢＬがわき
上がり、ｎＭＯＳのＶＴＨが変動するおそれがあるが、
図１８は破線で示したｐ形の高濃度層を蓄積容量の下部
だけに設け、メモリセルのｎＭＯＳのチャネル部に埋込
層がわき上がらない様にしている。

【００４７】次に図１８の断面構造を実現するための主
要行程を図１９に示す。図１９ではまず（ａ）でｐ形基
板の表面にｎ形埋込層ｎＢＬを形成し、（ｂ）でさらに
ｐ形埋込層ｐＢＬを形成する。その後（ｃ）のエピタキ
シャル成長でＥＦ₁層をつくり（ｄ）（ｅ）の工程でＥ
Ｆ₁の中にｎウエル（ｎＷＥＬＬ）、ｐウエル（ｐＷＥ
ＬＬ）を形成する。（ｆ）でｎ形の高濃度不純物をドー
プしたＣＮを形成し下部のｎＢＬと接続させる。本図で
は省略しているが、この後メモリセルのプレート、ＭＯ
Ｓのゲート、ＭＯＳのソース・ドレイン層、また必要な
らバイポーラのエミッタ層を形成する。さらにその後、
コンタクト、配線等の工程を要する。この図１７、図１
８の中で、ＣＮとｎＢＬはバイポーラトランジスタのコ
レクタ抵抗を低減する。一方ＭＯＳのソース，ドレイン
とウエル，バイポーラのベースとコレクタの接触界面は
エピフキシャル層を設けたため、それほど高濃度層同士
の接触とならず、ブレークダウン耐圧を回路動作に必要
が程度に保つことができる。

【００４８】以上はエピタキシャル層を用いる工程例で
あるが、次にエピタキシャル層を用いない実施例を図２
０〜２５図に示す。これらはｐ形基板の一定の深さの場
所にインプラで高濃度層をつくるものである。このため
エピタキシャル層を用いる場合と較べて製造コストを低
減できる。

【００４９】図２０は断面図であるがこれをチップの表
面から見た概念図を図２１に示す。ｎＭＯＳ１のｐ形基
板をｎ層（ＣＮまたはｎウエル）で囲み、ｐ−Ｓｕｂと
の間を分離している。

【００５０】図２０，図２１の構造を実現するためのプ
ロセスの主要工程を図２２に示す。（ａ）はｐ−Ｓｕｂ
にインプラで表面から一定の深さの所に高濃度のｎ層を
設ける。その後（ｂ），（ｃ）でｎウエル、Ｐウエルを
つくる。ｐウエルはｐ−Ｓｕｂの場合には省略すること
ができる。（ｄ）ではｎＢＬ埋込層に達する様に高濃度
のｎ層（ＣＮ）を形成する。（ｄ）以後のＭＯＳ素子、
バイポーラ素子さらに配線を造る工程は従来の工程と等
しい。

【００５１】

【発明の効果】以上、多くの実施例に述べてきた様に、
本発明により、ＭＯＳ素子の基板や分離層に、またバイ
ポーラ素子の分離層に、独立な任意の電圧を印加するこ
とができ、その回路の目的に応じた最適の電圧を選択す
ることができる。これにより入出力のアンダーシュー
ト、や接合寄生容量、ソフトエラーの問題等に対し、濃
度プロファイルの設定、分離電圧の設定等を自由に行な
うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である。

【図２】従来例である。

【図３】本発明の基本的実施例である。

【図４】ｎＭＯＳ構造の第２の実施例である。

【図５】ＣＭＯＳ構造の実施例である。

【図６】バイポーラ構造の実施例である。

【図７】バイポーラ−ＣＭＯＳ複合構造の実施例であ
る。

【図８】ＳＯＩ構造の実施例である。

【図９】ＳＯＳ構造の実施例である。

【図１０】メモリのブロック図である。

【図１１】メモリへの基板分離電圧の印加を示す実施例
である。

【図１２】ＭＯＳダイナミックメモリの実施例である。

【図１３】ＭＯＳダイナミックメモリの実施例である。

【図１４】ＭＯＳダイナミックメモリの実施例である。

【図１５】ＭＯＳダイナミックメモリの実施例である。

【図１６】ＭＯＳダイナミックメモリの実施例である。

【図１７】バイポーラ−ＣＭＯＳ複合ダイナミックメモ
リの実施例である。

【図１８】バイポーラ−ＣＭＯＳ複合ダイナミックメモ
リの実施例である。

【図１９】図１８の構造を実現するための主要工程実施
例である。

【図２０】バイポーラＣＭＯＳ複合ダイナミックメモリ
の別の実施例である。

【図２１】そのチップ表面から見た概要図である。

【図２２】図２１の構造を実現するための主要工程実施
例である。

【符号の説明】

Ｓ…ソース、Ｄ…ドレイン、Ｇ…ゲート、Ｅ…エミッ
タ、Ｂ…ベース、Ｄ…コレクタ、Ｓｕｂ…基板、Ｗ、Ｗ
ＥＬＬ…ウエル領域、ＢＬ…埋込み層である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡部隆夫東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者下東勝博東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者本間紀之東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭49−128684（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】絶縁性基板と、該絶縁性基板の上の第１の
領域に設けられた第１の導電型の第１の不純物層と、上
記絶縁性基板の上記第１の領域と異なる第２の領域に設
けられた第２の導電型の第２の不純物層と、上記第２の
領域を挾んで上記第１の領域と分離した第３の領域に形
成された上記第１の導電型の第３の不純物層と、上記第
３の領域を挾んで上記第２の領域と分離した第４の領域
に形成された上記第２の導電型の第４の不純物層と、上
記第１の不純物層に形成された第２導電型チャネルの第
１のＭＯＳトランジスタと、上記第２の不純物層に形成
された第１導電型チャネルの第２のＭＯＳトランジスタ
と、上記第３の不純物層に形成された第２導電型チャネ
ルの第３のＭＯＳトランジスタと、上記第４の領域に形
成された上記第１導電型チャネルの第４のＭＯＳトラン
ジスタとを有し、上記第１の不純物層に印加される第１の電圧と上記第２
の不純物層に印加される第２の電圧と上記第３の不純物
層に印加される第３の電圧と上記第４の不純物層に印加
される第４の電圧はそれぞれ互いに異なる電圧であるこ
とを特徴とする半導体装置。