JPH04113668A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置に間し、特に、半導体装置の入力保
護回路に関する。

〈従来の技術およびその問題点〉 半導体基板、特に、シリコン基板上に形成される半導体
集積回路は、高密度、大容量化の一途を辿っており、例
えば、スタテックラム（以下、ＳＲＡＭという）は１メ
ガビツトから４メガビツト、更にそれ以上の集積度を有
するようになってきている。しかも、半導体集積回路は
高速化および低消費電力化も図られている。

このような集積度の向上は１チツプ当りに形成される構
成素子数の増加となり、高速化と低消費電力化は、かか
る多数の構成素子を安定に動作させることを更に要請す
る。安定した動作には、半導体集積回路は内部で発生す
るノイズおよび外部から侵入するノイズから集積回路を
保護することが必要であり、通常の半導体集積回路は入
力保護回路を備えている。

第３Ａ図は従来の入力保護回路の一例を示す回路図であ
り、この入力保護回路は入力端子３００と接地線との間
に逆方向にダイオード３０１を接続して、入力端子３０
０に瞬間的に印加される入力電圧（サージ電圧）を接地
線に排出する。

第３Ｂ図は従来の入力保護回路の他の例を示す回路図で
あり、この入力保護回路は入力端子３００と電源線Ｖｃ
ｃとの間に接続されたｎチャンネル型電界効果トランジ
スタ３１１と、入力端子３００と接地線の間に接続され
たｎチャンネル型電界効果トランジスタ３１２とて構成
されている。

第３Ａ図に示された入力保護回路は、第３Ｃ図に示され
ているように時刻ｔＯ〜ｔ１の間にダイオード３０１の
逆方向耐圧電圧ＶＲ（１３）を超える過大な電圧が印加
されると、ダイオード３００のｐｎ接合が絶縁破壊を起
こし、過大な電圧を接地線に逃がすので、集積回路（図
示せず）の入力トランジスタのゲート絶縁膜は過大な電
圧から保護され、破壊されることはない。

第３Ｂ図に示されている入力保護回路も、電界効果トラ
ンジスタ３１１または３１２のソースまたはドレイン拡
散層のｐｎ接合に逆耐圧電圧を超える過大な電圧が印加
されると、ｐｎ接合が絶縁破壊を起こし、過大な電圧を
電ｒ１．線Ｖｃｃまたは接地線に逃がしていた。したが
って、集積回路の入力トランジスタはゲート絶縁膜の破
壊から保護される。

しかしながら、上述の入力保護回路が、バイポーラトラ
ンジスタとＭＯ５型電界効果トランジスタとを構成トラ
ンジスタとする半導体メモリ回路（以下、ＢＩＣＭＯＳ
メモリという）に設けられると、メモリセルに記憶され
ているデータビットを破壊するという問題点が生じる。

以下詳述すると、ＢＩＣＭＯＳメモリでは、第３Ｄ図に
示されているように、メモリセル３２１がｐウェル３２
２に形成され、このｐウェル３２２は入力保護用のダイ
オード３０１の形成されているｐウェルまたはｐサブに
接続されている。したがって、第３Ｃ図の時刻ｔ２〜ｔ
３のように入力信号がアンダーシュートを起こし、ダイ
オード３０１のｐｎ接合にその拡散電位ＶＦ　（５）以
下の電圧が印加されると、ｐｎ接合は順方向にバイアス
され、ダイオード３０１はオン状態になる。

その結果、ｐウェル３２２には電子ｅ−が注入され、注
入された電子はメモリセル３２１に保持されている電荷
を打ち消してデータビットの破壊を生じさせていた。

通常、注入された電子は数十ミクロン以上の拡散長を有
しているので、単に、入力保護用のダイオードをメモリ
セルから離してもデータビットの破壊を防止することは
できない。

〈課題を解決するための手段〉 本願第１発明の要旨は、ｎ型半導体中に形成され内部回
路と信号の入力線との間に設けられた入力保護回路を備
えた半導体装置において、上記入力保護回路は、信号の
入力線に接続された陽極と接地線に接続された陰極とを
有するダイオード素子と、接地線に接続されたソースと
信号の入力線に接続されたゲートおよびトレインを有す
るエンハンスメント型ｐチャンネル電界効果トランジス
タとを含み、上記エンハンスメント型ｐチャンネル電界
効果トランジスタのしきい値電圧は上記ダイオード素子
の拡散電位より低いことである。

本願第２発明の要旨は、ｎ型半導体中に形成され内部回
路と信号の入力線との間に設けられた入力保護回路を備
えた半導体装置において、上記入力保護回路は、信号の
入力線に接続された陰極と電源線に接続された陽極とを
有するダイオード素子と、電源線に接続されたソースと
信号の入力線に接続されたゲートおよびドレインを有す
るエンハンスメント型ｎチャンネル電界効果トランジス
タとを含み、上記エンハンスメント型ｎチャンネル電界
効果トランジスタのしきい値電圧は上記ダイオード素子
の拡散電位より低いことである。

く作用〉 上記構成に係る入力保護回路は、入力線にダイオード素
子の逆方向耐圧電圧を超える過大な電圧が印加すると、
ダイオード素子のｐｎ接合が絶縁破壊を起こし、過大な
電圧を接地線または電源線に排出する。一方、入力線に
印加されたダイオード素子の拡散電位より低いが電界効
果トランジスタのしきい値より高い電圧が入力線に印加
されたときは、電界効果トランジスタがオンして該電圧
を排除するので、ダイオード素子が順方向にバイアスさ
れてオンすることはない。

〈実施例〉 以下、本発明の実施例を図面を参照して説明する。

第ｍ赴倒 第１Ａ図は本願発明の第１実施例に係る入力保護回路の
等他回路図であり、ＢＩＣＭＯＳメモリの入力端子１０
０と入力トランジスタ（図示せず）との間に設けられて
いる。入力端子１００から延びる入力信号線１０１と接
地されているｐウェルまたはｐサブ１０２との間には、
ダイオード素子１０３が接続されており、エンハンスメ
ント型ｎチャンネル電界効果トランジスタ１０４が更に
設けられている。このｐチャンネル電界効果トランジス
タ１０４のゲートとドレインは入力信号線１０１に接続
されており、そのソース拡散層１０５は接地線に接続さ
れている。ｐウェル１０２はメモリセル（図示せず）の
形成されたｐウェルに接続されており、ｐチャンネル電
界効果トランジスタ１０４のしきい値ＶＴＰ　（４）は
ダイオード素子１０３の拡散電位より低い。

すなわち、エンハンスメント型ｎチャンネル電界効果ト
ランジスタ１０４のしきい（ｉＶＴＰ（４）はダイオー
ド素子】０３の拡散電位ＶＦ　（５）より低く、拡散電
位ＶＦ　（５）は、シリコンでは常温で約０．７ボルト
なので、しきい値ＶＴＰ　（４）はドレイン電圧（入力
信号線１０１）が−０，４ボルト〜−０，７ボルトでオ
ンするように設定されている。

ダイオード素子１０３は入力信号線１０１が正電圧なら
オフしており、従来例と同様に、入力信号線１０１がダ
イオード素子１０３の逆方向耐圧電圧を超えると過大な
電圧を接地線に排出する。

しかしながら、第１Ｂ図の時刻ｔ３〜ｔ４のように入力
信号にアンダーシュートが発生しても、ダイオード素子
１０３が順方向にバイアスされてオンする前に、ｐチャ
ンネルトランジスタ１０４がオンして負の電圧をソー・
ス拡散層１０５を介して接地線に逃がすので、メモリセ
ルのデータビットが破壊されることはない。

このように、本実施例では、ダイオード素子１０３がオ
ンするより先に、ｐチャンネル電界効果トランジスタ１
０４がオンするので、メモリセルや内部回路はノイズか
ら保護される。

策ｍ１例 第２実施例は電源線と入力信号線との間に接続されたダ
イオード素子と、エンハンスメント型ｎチャンネル電界
効果トランジスタとで構成されており、ダイオード素子
は入力信号線に陰極を、電源線に陽極をそれぞれ接続さ
れている。また、ｎチャンネル電界効果トランジスタは
ゲートとドレインを入力信号線に、ソースを電源線に接
続されている。ｎチャンネル電界効果トランジスタのし
きい値はダイオード素子の拡散電位より低く、ダイオー
ド素子が順方向にバイアスされてオンするより先にｎチ
ャンネル型電界効果トランジスタがオンする。えの他は
、第１実施例と同様なので説明を省略する。

第１１倒 入力端子２００から延びる入力信号線２０１と接地線と
の間にはｎチャンネル型電界効果トランジスタ２０２が
接続されており、ｎチャンネル型電界効果トランジスタ
２０３は入力信号線２０１と電源線Ｖｃｃとの間に接続
されている。ｎチャンネル型電界効果トランジスタ２０
３のゲートとソースとは電源線に接続されているので、
そのソースまたはドレイン拡散層はダイオード素子２０
３ａと同様にｐｎ接合を形成する。

入力信号線２０１と電源線Ｖｃｃとの間には、エンハン
スメント型のｎチャンネルトランジスタ２０５が接続さ
れており、そのしきい値は等価ダイオード素子２０３ａ
の拡散電位よりも低い。すなわち、拡散電位ＶＦ８はシ
リコンの場合、常温で約０．７ボルトなので、ドレイン
電圧が（Ｖｃｃ＋０．４〜０．７）ボルトになるとトラ
ンジスタ２０５のしきい値が（Ｖｃｃ＋０．７）ボルト
以下になるように設定されている。

本実施例は入力信号線２０１に第２Ｂ図に示されている
ようにダイオード素子２０３ａの拡散電位以上の正電圧
が印加しようとすると、ｎチャンネルトランジスタ２０
５が先にオンするので、ダイオード素子２０３ａのオン
を防止して正孔が半導体基板に注入されることを防止す
る。したがって、ｎ型基板にｐウェルまたはｎウェルを
形成した集積回路に有効である。

〈効果〉 以上説明してきたように、本発明に係る入力保護回路は
ダイオード素子の順方向バイアスによるオン状態を防止
して、ノイズの発生を阻止し、メモリセルのデータビッ
トの破壊を防止するという効果を有する。

【図面の簡単な説明】

第１Ａ図は本発明の第１実施例の回路図、第１Ｂ図は第
１実施例に印加される入力信号の波形図、 波形図、 第３Ａ図は従来の入力保護回路の構成を示す回路図、 第３Ｂ図は他の従来の入力保護回路を示す回路図、 第３Ｃ図は入力端子に印加される電圧の波形を示す波形
図、 第３Ｄ図は従来例の問題点を説明する断面図である。 １００．２００．、、、入力端子、 １０１．２０１．、、、、入力信号線、１０３．２０３
ａ、、、、ダイオード素子、１０４、、、、、、、、、
エンハンスメント型ｎチャンネルトランジスタ、 ２０５、、、、、、、、、エンハンスメント型ｎチャン
ネルトランジスタ。 第１実ｆ！＃１１の口跡図 特許出願人　　日本電気株式会社

Claims (2)

【特許請求の範囲】
1. （１）ｐ型半導体中に形成され内部回路と信号の入力線
   との間に設けられた入力保護回路を備えた半導体装置に
   おいて、 上記入力保護回路は、信号の入力線に接続された陽極と
   接地線に接続された陰極とを有するダイオード素子と、
   接地線に接続されたソースと信号の入力線に接続された
   ゲートおよびドレインを有するエンハンスメント型ｐチ
   ャンネル電界効果トランジスタとを含み、上記エンハン
   スメント型ｐチャンネル電界効果トランジスタのしきい
   値電圧は上記ダイオード素子の拡散電位より低いことを
   特徴とする半導体装置。
2. （２）ｎ型半導中に形成され内部回路と信号の入力線と
   の間に設けられた入力保護回路を備えた半導体装置にお
   いて、 上記入力保護回路は、信号の入力線に接続された陰極と
   電源線に接続された陽極とを有するダイオード素子と、
   電源線に接続されたソースと信号の入力線に接続された
   ゲートおよびドレインを有するエンハンスメント型ｎチ
   ャンネル電界効果トランジスタとを含み、上記エンハン
   スメント型ｎチャンネル電界効果トランジスタのしきい
   値電圧は上記ダイオード素子の拡散電位より低いことを
   特徴とする半導体装置。