KR19990036528A - 반도체 장치 - Google Patents

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KR19990036528A KR1019980022700A KR19980022700A KR19990036528A KR 19990036528 A KR19990036528 A KR 19990036528A KR 1019980022700 A KR1019980022700 A KR 1019980022700A KR 19980022700 A KR19980022700 A KR 19980022700A KR 19990036528 A KR19990036528 A KR 19990036528A
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마코토 하타케나카
아키라 기타구치
기요유키 시로시마
다케카즈 야마시타
마사아키 마츠오
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에노모토 다츠야
미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

인접하여 배치된 1개의 N 웰(3)과 1개의 P 웰(11)을 1조의 셀로 한 경우, 종래의 반도체 장치로는 효율적으로 래치업 대책을 실시하고자 해도, 해당 각 셀마다 래치업 대책을 수행하고 있어서 고집적화를 달성할 수 없었다.
본 발명에 따르면, 웰(3, 11)의 배열 방향에 있어서 인접하는 2조의 셀을, N 웰과 P 웰의 배열이 서로 역방향으로 되도록 배치함과 동시에, 절연층(12, 13)을, 기판(1)으로부터 분리되는 P 웰(11)이 인접하는 2개의 셀에 걸쳐 형성하고, 해당 2개의 P 웰(11, 11) 전체를 기판(1)으로부터 한꺼번에 분리시키도록 배치하는 것이다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리(DRAM) 등의 메모리 회로와 논리 회로를 동일 기판상에 형성하여 반도체 장치를 형성하는 경우에 있어서 바람직한 개량에 관한 것이다.
도 7은 종래의 반도체 장치의 셀 구조를 나타내는 평면도로서, 도면에 있어서 참조부호 (1)은 P형으로 도핑된 기판이고, 참조부호 (2)는 기판(1)의 일측면내에 형성된 드레인용 N+ 확산 영역, 참조부호 (3)은 드레인용 N+ 확산 영역(2)에 인접하여 기판(1)내에 형성된 N 웰이며, 참조부호 (4)는 N 웰(3)내에 형성된 소스용 P+ 확산 영역, 참조부호 (5)는 소스용 P+ 확산 영역(4)과 드레인용 N+ 확산 영역(2) 사이의 N 웰(3)내에 형성된 소스용 N+ 확산 영역이다.
참조부호 (6)은 기판(1)상에 절연층 등을 거쳐 적층됨과 동시에, 소스용 P+ 확산 영역(4) 및 소스용 N+ 확산 영역(5)과 접속된 고압측 전원선, 참조부호 (7)은 기판(1)상에 절연층 등을 거쳐 적층됨과 동시에, 드레인용 N+ 확산 영역(2)과 접속된 저압측 전원선이고, 참조부호 (8)은 소스용 P+ 확산 영역(4) 및 드레인용 N+ 확산 영역(2)에 접속된 출력용 신호선, 참조부호 (9)는 고압측 전원선(6)과 출력용 신호선(8) 사이의 소스용 P+ 확산 영역(4)상에 적층됨과 동시에, 저압측 전원선(7)과 출력용 신호선(8) 사이의 드레인용 N+ 확산 영역(2)상에 적층된 입력용 신호선이다. 또, 기판(1)에는 GND 전위보다도 낮은 VBB 전위가 공급되고 있다.
도 8은 해당 셀을 복수개 갖는 반도체 장치의 레이아웃을 나타내는 평면도로서, 도면에 있어서 참조부호 (10)은 상기 셀, 참조부호 (16)은 각 셀에 대하여 각각 신호를 수수하는 신호선이다. 또, 각 셀은, N 웰(3)이 동일측에 배치되어 있는 것으로부터 알 수 있는 바와 같이, 자동 루터(auto-router) 등에 의한 설계 능률 등을 고려하여 동일한 방향으로 배치되어 있다.
다음에 동작에 대하여 설명한다.
고압측 전원선(6)은 Vcc 전위, 저압측 전원선(7)은 GND에 접속되어 있는 것으로 한다. 그리고, 예를 들면 입력용 신호선(9)으로부터 GND 레벨의 신호가 입력되면, 드레인용 N+ 확산 영역(2)은 컷오프(cutoff) 동작 상태로 제어되는 한편, 소스용 P+ 확산 영역(4)은 선형(linearly) 동작 상태로 제어된다. 그 결과, 출력용 신호선(8)으로부터는 Vcc 레벨의 신호가 출력된다.
반대로, 입력용 신호선(9)으로부터 Vcc 레벨의 신호가 입력되면, 소스용 P+ 확산 영역(4)은 컷오프 동작 상태로 제어되는 한편, 드레인용 N+ 확산 영역(2)은 선형 동작 상태로 제어된다. 그 결과, 출력용 신호선(8)으로부터는 GND 레벨의 신호가 출력된다.
따라서 상기 도면에 도시한 예의 셀은 인버터 동작을 행한다.
종래의 반도체 장치는 이상과 같이 구성되어 있기 때문에, 각 셀에 사이리스터(thyristor) 구조가 형성되고, 그 결과 래치업(latchup)이 발생하는 문제가 있었다.
이하, 이러한 문제에 대하여 상세히 설명한다.
도 9a는 도 7에 도시한 반도체 장치의 셀의 E-E' 단면을 나타내는 단면도로서, 도면에 있어서 참조부호 Tr1은 소스용 P+ 확산 영역(4)을 에미터로 하여 N 웰(3)과 기판(1) 사이에 형성되는 제 1 트랜지스터, 참조부호 R1은 N 웰(3)로 구성되는 제 1 저항, 참조부호 Tr2는 드레인용 N+ 확산 영역(2)을 에미터로 하여 기판(1)과 N 웰(3) 사이에 형성되는 제 2 트랜지스터, 참조부호 R2는 기판(1)으로 형성되는 제 2 저항이다. 또, 도 9b는 도 9a에 도시한 트랜지스터의 회로 구조를 도시한 도면이다.
다음에 동작에 대하여 설명한다.
예를 들면, 어떠한 원인에 의해 제 1 저항 R1에 전류가 흐르면, 제 1 저항 R1에 발생하는 전압에 의해 제 1 트랜지스터 Tr1이 온 상태로 된다. 그리고, 제 1 트랜지스터 Tr1이 온 상태로 되면, 제 1 트랜지스터 Tr1의 에미터-콜렉터 사이에 흐르는 전류에 의해 제 2 저항 R2에 전압이 발생한다. 그 결과, 제 2 저항 R2에 발생하는 전압에 의해 제 2 트랜지스터 Tr2의 베이스-에미터 사이의 전압이 증가하여, 제 1 저항 R1에 흐르는 전류가 증가한다. 따라서, 제 1 트랜지스터 Tr1의 증폭율과 제 2 트랜지스터 Tr2의 증폭율의 곱이 1 이상으로 되는 경우, 이러한 동작이 일단 개시되면 각 트랜지스터 Tr1, Tr2에 흐르는 전류는 계속 증폭하여, 극단적인 경우 기판 등이 파괴되어 버린다. 이상의 동작이 래치업 동작이다.
또, 도 9에 도시된 반도체 장치에서는, 이러한 래치업 동작을 억제하기 위하여 소스용 P+ 확산 영역(4)과 드레인용 N+ 확산 영역(2) 사이의 N 웰(3)내에 소스용 N+ 확산 영역(5)을 마련하고 있다. 이에 따라, N 웰(3)에 의한 제 1 저항 R1의 저항값을 낮출 수 있어, 제 1 트랜지스터 Tr1이 온 상태로 되기 어렵게 구성하고 있다.
그러나, 이와 같이 구성하였다고 하더라도, 기판(1)에 의한 제 2 저항 R2에 전압이 발생한 경우 등에 있어서, 제 2 트랜지스터 Tr2의 베이스 전위가 변동하여 온 상태로 되어 버리는 경우에는, 역시 래치업의 문제가 발생하게 된다. 그리고, 특히 다이나믹 랜덤 액세스 메모리(DRAM) 등의 메모리 회로와 논리 회로를 동일 기판상에 형성하여 반도체 장치를 형성하고자 한 경우에는, 해당 논리 회로로부터 기판(1)으로 흘러 들어 오는 전류에 의해 기판 전위 VBB가 변동하여, 해당 래치업이 빈번히 발생하는 문제가 있었다.
또한, 도 9에 도시된 반도체 장치에 있어서, 제 2 트랜지스터 Tr2의 온 동작을 억제하기 위해서는, 제 2 저항 R2를 작게 하는 것은 대단히 곤란하기 때문에, N 웰(3)과 드레인용 N+ 확산 영역(2)의 간격(A)을 확대하여, 제 2 트랜지스터 Tr2가 온 상태로 될 때의 VBE 전압을 높게 하는 것을 고려할 수 있지만, 그와 같이 구성한 경우에는 상기 셀의 폭 W1이 증가해 버려, 반도체 장치를 높은 집적도로 형성하는 것이 곤란하게 된다.
이러한 관점에서, 일본 특허 공개 소화 제 61-147564 호 공보, 일본 특허 공개 평성 제 3-239359 호 공보, 일본 특허 공개 평성 제 8-46054 호 공보, 일본 특허 공개 평성 제 6-97374 호 공보 등에 개시된 기술을 이용하여 래치업 대책을 강구하는 것을 고려할 수 있다.
도 10은 이러한 종래의 래치업 대책을 실시한 경우의 반도체 장치의 구조를 나타내는 단면도로서, 도면에 있어서 참조부호 (13)은 드레인용 N+ 확산 영역(2) 아래에 배치된 N형 매립 확산층, 참조부호 (12)는 기판(1)의 상면과 N형 매립 확산층(13) 사이에 있어서 드레인용 N+ 확산 영역(2)을 둘러싸도록 배치된 분리용 N형 확산 영역, 참조부호 (11)은 드레인용 N+ 확산 영역(2) 및 분리용 N형 확산 영역(12)에 의해 기판(1)과 분리된 P 웰이다. 그 밖의 구성은 도 7에 도시한 종래의 반도체 장치와 동일한 구성이므로 설명을 생략한다. 또한, 이하에 있어서 N형 매립 확산층(13) 및 분리용 N형 확산 영역(12)을 총칭하여 절연층이라고 칭한다.
이와 같이 반도체 장치를 구성하면, 동일 도면에 도시하는 바와 같이, 제 2 트랜지스터 Tr2의 콜렉터 단자와 제 1 트랜지스터 Tr1의 베이스 단자가 단선됨과 동시에, 제 2 트랜지스터 Tr2의 베이스 단자와 제 1 트랜지스터 Tr1의 콜렉터 단자가 단선되기 때문에, 도 9b에 도시하는 바와 같은 사이리스터 구조가 각 셀에 형성되지 않게 된다. 그 결과, 상기 래치업의 문제는 근본적으로 해결된다.
그러나, 이와 같이 반도체 장치의 각 셀을 구성한 경우, 각 셀마다 절연층(12, 13)을 마련할 필요가 있어, 각 셀의 폭 W2가 커지는 요인이 되어 고집적화를 달성할 수 없게 되어 버린다.
본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것으로, 래치업을 방지하면서, 고집적화를 도모할 수 있는 반도체 장치를 얻는 것이다.
도 1a 및 도 1b는 각각 본 발명의 실시예 1에 의한 반도체 장치의 레이아웃을 나타내는 평면도 및 단면도,
도 2는 본 발명의 실시예 1에 의한 반도체 장치의 1개의 셀 및 그 관련 부분을 나타내는 평면도,
도 3a 및 도 3b는 각각 본 발명의 실시예 1에 의한 반도체 장치의 1개의 셀을 나타내는 단면도 및 트랜지스터 구조를 도시한 도면,
도 4a 및 도 4b는 각각 본 발명의 실시예 2에 의한 반도체 장치의 레이아웃을 나타내는 평면도 및 단면도,
도 5는 본 발명의 실시예 2에 의한 반도체 장치의 1개의 셀 및 그 관련 부분을 나타내는 평면도,
도 6a 및 도 6b는 각각 본 발명의 실시예 2에 의한 반도체 장치의 1개의 셀을 나타내는 단면도 및 트랜지스터 구조를 도시한 도면,
도 7은 종래의 반도체 장치의 1개의 셀 및 그 관련 부분을 나타내는 평면도,
도 8은 종래의 반도체 장치의 레이아웃을 나타내는 평면도,
도 9a 및 도 9b는 각각 종래의 반도체 장치의 1개의 셀을 나타내는 단면도 및 트랜지스터 구조를 도시한 도면,
도 10은 종래의 다른 반도체 장치의 1개의 셀을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : P형 기판(기판) 1' : N형 기판(기판)
2 : 드레인용 N+ 확산 영역(N형 확산 영역)
3 : N 웰
4 : 소스용 P+ 확산 영역(P형 확산 영역)
11 : P 웰 12 : 분리용 N형 확산 영역(절연층)
13 : N형 매립 확산층(절연층) 17 : 분리용 P형 확산 영역(절연층)
18 : P형 매립 확산층(절연층)
본 발명에 관한 반도체 장치는, 인접하여 배치된 1개의 N 웰과 1개의 P 웰의 조(組)를 1조의 셀로 한 경우, N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조의 셀은 서로 역방향으로 배열되고, 그들 2조의 셀에 있어서는 동일 유형의 2개 웰이 인접하도록 함과 동시에, 절연층은, 기판과 동일 유형의 2개 웰을 둘러싸도록, 인접하는 2조의 셀에 걸쳐 형성되고, 해당 2개의 웰 전체를 기판으로부터 분리하도록 배치하는 것이다.
본 발명에 관한 반도체 장치는, 기판의 전위가 접지 전위 이하의 전위로 설정됨과 동시에, 복수의 메모리용 셀과 복수의 논리용 셀을 갖는 반도체 장치에 있어서, N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조의 논리용 셀은 서로 역방향으로 배열되고, 그들 2조의 논리용 셀에 있어서는 동일 유형의 2개 웰이 인접하도록 함과 동시에, 절연층은, 기판과 동일 유형의 2개의 웰을 둘러싸도록, 상기 인접하는 2조의 논리용 셀에 걸쳐 형성되고, 해당 2개의 웰 전체를 기판으로부터 분리하도록 배치된 것이다.
본 발명에 관한 반도체 장치는, 기판의 전위가 전원 전압의 고압측 전위 이상의 전위로 설정됨과 동시에, 복수의 메모리용 셀과 복수의 논리용 셀을 갖는 반도체 장치에 있어서, N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조의 논리용 셀은 서로 역방향으로 배열되고, 그들 2조의 논리용 셀에 있어서는, 동일 유형의 2개 웰이 인접하도록 함과 동시에, 절연층은, 기판과 동일 유형의 2개 웰을 둘러싸도록, 상기 인접하는 2조의 셀에 걸쳐 형성되고, 해당 2개 웰 전체를 기판으로부터 분리하도록 배치된 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 본 발명의 일실시예를 설명한다.
(실시예 1)
도 1a 및 도 1b는 각각, 본 발명의 실시예 1에 의한 반도체 장치의 레이아웃을 나타내는 평면도 및 단면도이다. 해당 반도체 장치는, DRAM과 논리 회로를 동일 기판상에 배치한 것으로서, 동 도면은 해당 논리 회로용 셀을 나타내고 있다. 도면에 있어서, 참조부호 (10)은 반도체 장치의 일측면내에 매트릭스 형상으로 배열된 셀이고, 참조부호 (16)은 각 셀 사이의 상기 측면상에 배치되어, 각 셀에 대하여 신호를 수수하는 신호선이다. 또, 참조부호 (3)은 각 셀(10)내에 형성된 N 웰, 참조부호 (11)은 N 웰(3)과 인접하여 각 셀(10)내에 형성된 P 웰이다. 도 1a로부터 명백한 바와 같이 각 셀(10)은 동일 도면의 세로열마다 다른 방향으로, 바꿔 말하면 1열 걸러 동일 방향으로 배치되어 있다. 이에 따라, 인접하는 2조의 셀열에서는, 2열의 N 웰(3), 또는 2열의 P 웰(11)이 인접하도록 배열되어 있다.
도 2는 상기 1개의 셀(10) 및 그 관련 부분을 나타내는 평면도이다. 또, 도 3a는 셀(10) 및 그 주변 부분을 도시한 도 2의 A-A' 단면도이다.
이들 도면에 있어서, 참조부호 (1)은 P형으로 도핑된 기판, 참조부호 (11)은 기판(1)의 일측면내에 형성된 P 웰, 참조부호 (3)은 P 웰(11)에 인접하여 기판(1)내에 형성된 N 웰, 참조부호 (9)는 N 웰(3)에 인접하는 위치로부터 셀(10)에 대하여 신호를 입력하는 입력용 신호선, 참조부호 (8)은 셀(10)로부터의 출력 신호를 P 웰(11)에 인접하는 위치로부터 출력하는 출력용 신호선이다.
참조부호 (4)는 N 웰(3)내의 P 웰(11) 옆의 위치에 형성된 소스용 P+ 확산 영역(P형 확산 영역)이고, 참조부호 (5)는 소스용 P+ 확산 영역(4)과 입력용 신호선(9) 사이의 N 웰(3)내에 형성된 소스용 N+ 확산 영역, 참조부호 (2)는 P 웰(11) 내의 N 웰(3) 옆의 위치에 형성된 드레인용 N+ 확산 영역(N형 확산 영역), 참조부호 (14)는 드레인용 N+ 확산 영역(2)과 출력용 신호선(8) 사이의 P 웰(11)내에 형성된 드레인용 P+ 확산 영역이다.
참조부호 (13)은 인접하는 2개의 셀(10)에 걸쳐 2개의 드레인용 N+ 확산 영역(2) 아래에 배치된 N형 매립 확산층, 참조부호 (12)는 기판(1)의 상면과 N형 매립 확산층(13) 사이에 있어서 각 드레인용 N+ 확산 영역(2)을 둘러싸도록 배치된 분리용 N형 확산 영역, 참조부호 (15)는 N 웰(3)끼리 및 N 웰(3)과 분리용 N형 확산 영역(12)을 분리하는 분리용 P형 확산 영역이다(도 1b 참조).
참조부호 (6)은 도 1에 있어서 신호선(16)과 수직하게 배치된 메인 전원선(6a), 및 소스용 N+ 확산 영역(5)상을 통과하도록 배치된 셀 공급선(6b)을 갖고, 소스용 P+ 확산 영역(4) 및 소스용 N+ 확산 영역(5)에 접속된 고압측 전원선, 참조부호 (7)은 도 1에 있어서 신호선(16)과 수직하게 배치된 메인 전원선(7a), 및 드레인용 P+ 확산 영역(14)을 통과하도록 배치된 셀 공급선(7b)을 갖고, 드레인용 N+ 확산 영역(2) 및 드레인용 P+ 확산 영역(14)에 접속된 저압측 전원선이다. 또, 메인 전원선(6a)은 분리용 N형 확산 영역(12)에 접속되어, 분리용 N형 확산 영역(12)과 N형 매립 확산층(13)으로 구성되는 절연층에 대하여 고압 전압을 공급하고 있다.
그리고, 이러한 구성이면, 도 3a에 도시하는 바와 같이 트랜지스터 구조가 형성된다. 동 도면은, 고압측 전원선(6)에는 Vcc 전위(>GND 전위)가, 저압측 전원선(7)에는 GND 전위가, P형 기판(1)에는 VBB 전위(<GND 전위)가, 또한 상기 N형 매립 확산층(13)에는 상기 Vcc 전위가 공급되고 있는 것으로 한다. 도면에 있어서, 참조부호 Tr1은 소스용 P+ 확산 영역(4)을 에미터로 하여 N 웰(3)과 P형 기판(1) 사이에 형성되는 제 1 트랜지스터, 참조부호 R1은 N 웰(3)로 구성되는 제 1 저항, 참조부호 Tr2는 드레인용 NT 확산 영역(2)을 에미터로 하여 P형 기판(1)과 N 웰(3) 사이에 형성되는 제 2 트랜지스터, 참조부호 R2는 P형 기판(1)으로 형성되는 제 2 저항, 참조부호 R3은 N형 매립 확산층(13)으로 형성되는 제 3 저항이다.
도 3b는 도 3a에 도시한 트랜지스터 등에 의한 트랜지스터 구조의 등가 회로를 도시한 도면으로서, 이와 같이 본 실시예 1에 의한 반도체 장치의 각 셀(10)에서는, 제 2 트랜지스터 Tr2의 콜렉터 단자와 제 1 트랜지스터 Tr1의 베이스 단자가 단선됨과 동시에, 제 2 트랜지스터 Tr2의 베이스 단자와 제 1 트랜지스터 Tr1의 콜렉터 단자가 단선되어 있어, 사이리스터 구조를 형성하지 않는다. 따라서, 래치업의 문제는 근본적으로 해결되어 있다.
다음에 동작에 대하여 설명한다.
우선, 예를 들면 입력용 신호선(9)으로부터 GND 레벨의 신호가 입력되면, 드레인용 N+ 확산 영역(2)은 컷오프 동작 상태로 제어되는 한편, 소스용 P+ 확산 영역(4)은 선형 동작 상태로 제어된다. 그 결과, 출력용 신호선(8)으로부터는 Vcc 레벨의 신호가 출력된다.
반대로, 입력용 신호선(9)으로부터 Vcc 레벨의 신호가 입력되면, 소스용 P+ 확산 영역(4)은 컷오프 동작 상태로 제어되는 한편, 드레인용 N+ 확산 영역(2)은 선형 동작 상태로 제어된다. 그 결과, 출력용 신호선(8)으로부터는 GND 레벨의 신호가 출력된다.
따라서 상기 도면에 나타낸 예의 셀은 인버터 동작을 행한다. 또한, 이 셀(10)을 복수개 조합함으로써 각종 논리 회로를 실현할 수 있다.
이상과 같이, 본 실시예 1에 따르면, P 웰(11)과 N 웰(3)의 배열 방향에 있어서 인접하는 2조의 셀(10)을, N 웰(3)과 P 웰(11)의 배열이 서로 역방향으로 되도록 배치함과 동시에, 절연층(30)을, 기판(1)으로부터 분리되는 P 웰(11)이 인접하는 2개의 셀(10, 10)에 걸쳐 형성하고, 해당 2개의 P 웰(11, 11) 전체를 기판(1)으로부터 일괄적으로 분리시키도록 배치하였기 때문에, N 웰(3)에 형성되는 제 1 트랜지스터 Tr1과 P 웰(11)에 형성되는 제 2 트랜지스터 Tr2를 단선시킬 수 있어, 사이리스터 구조가 형성되지 않는다.
따라서, DRAM과 논리 회로를 동일 기판(1)상에 배치하고, P형 기판(1)을 접지 전위보다 낮은 전위로 설정하는 경우와 같이, 그 기판(1)에 대한 전압을 전류 용량이 작은 반도체 장치내에서 생성한 경우에도, 상기 논리 회로 등으로부터 기판(1)에 대하여 다량의 전류가 유입되는 일 없이, 래치업을 방지할 수 있다고 하는 효과를 얻을 수 있다.
바꾸어 말하면, DRAM과 논리 회로를 혼재한 반도체 장치에 있어서, 기판(1)의 전위를 접지 전위 이하의 전위로 설정하였다고 하더라도, 상기 논리용 셀이 상기한 바와 같이 구성되어 있기 때문에, 래치업 문제를 발생시키지 않음은 물론이다.
또한, 해당 구성에서는, 2개의 셀(10, 10)마다 1개의 절연층(30)을 형성하고 있기 때문에, 절연층(30)에 의한 셀폭 W3의 증대를 억제할 수 있어, 래치업을 방지하면서 또한 고집적화를 도모할 수 있다.
(실시예 2)
도 4a 및 도 4b는 각각 본 발명의 실시예 2에 의한 반도체 장치의 레이아웃을 나타내는 평면도 및 단면도이며, 해당 반도체 장치는 DRAM과 논리 회로를 동일 기판상에 배치한 것으로, 동 도면은 해당 논리 회로용 셀을 나타내고 있다. 도면에 있어서, 참조부호 (10)은 반도체 장치의 일측면내에 매트릭스 형상으로 배열된 셀, 참조부호 (16)은 각 셀 사이의 상기 측면상에 배치되어 각 셀에 대하여 신호를 수수하는 신호선이다. 또, 참조부호 (3)은 각 셀(10)내에 형성된 N 웰, 참조부호 (11)은 N 웰(3)과 인접하여 각 셀(10)내에 형성된 P 웰이다. 도 4a로부터 명백한 바와 같이 각 셀(10)은, 동일 도면의 세로열마다 다른 방향으로, 바꿔 말하면, 1열 걸러 동일 방향으로 배치되어 있다. 이에 따라, 인접하는 2조의 셀열에서는, 2열의 N 웰(3), 또는 2열의 P 웰(11)이 인접하도록 배열되어 있다.
도 5는 상기 1개의 셀(10) 및 그 관련 부분을 나타내는 평면도이다. 또한, 도 6a는 셀(10) 및 그 주변 부분을 도시한 도 5의 C-C' 단면도이다. 이들 도면에 있어서, 참조부호 (1')은 N형으로 도핑된 기판, 참조부호 (11)은 N형 기판(1')의 일측면내에 형성된 P 웰, 참조부호 (3)은 P 웰(11)에 인접하여 N형 기판(1')내에 형성된 N 웰, 참조부호 (9)는 P 웰(11)에 인접하는 위치로부터 셀(10)에 대하여 신호를 입력하는 입력용 신호선, 참조부호 (8)은 셀(10)로부터의 출력 신호를 N 웰(3)에 인접하는 위치로부터 출력하는 출력용 신호선이다.
참조부호 (4)는 N 웰(3)내의 P 웰(11) 옆의 위치에 형성된 소스용 P+ 확산 영역, 참조부호 (5)는 소스용 P+ 확산 영역(4)과 출력용 신호선(8) 사이의 N 웰(3)내에 형성된 소스용 N+ 확산 영역이고, 참조부호 (2)는 P 웰(11)내의 N 웰(3) 옆의 위치에 형성된 드레인용 N+ 확산 영역, 참조부호 (14)는 드레인용 N+ 확산 영역(2)과 입력용 신호선(9) 사이의 P 웰(11)내에 형성된 드레인용 P+ 확산 영역이다.
참조부호 (18)은 인접하는 2개의 셀(10)에 걸쳐 2개의 N 웰(3) 아래에 배치된 P형 매립 확산층, 참조부호 (17)은 N형 기판(1')의 상면과 P형 매립 확산층(18) 사이에 있어서 각 N 웰(3)을 둘러싸도록 배치된 분리용 P형 확산 영역, 참조부호 (21)은 P 웰(11)끼리 및 P 웰(11)과 분리용 P형 확산 영역(17)을 분리하는 분리용 N형 확산 영역이다.
참조부호 (6)은 도 4에 있어서 신호선(16)과 수직하게 배치된 메인 전원선(6a), 및 소스용 N+ 확산 영역(5)상을 통과하도록 배치된 셀 공급선(6b)을 갖고, 소스용 P+ 확산 영역(4) 및 소스용 N+ 확산 영역(5)에 접속된 고압측 전원선이며, 참조부호 (7)은 도 4에 있어서 신호선(16)과 수직하게 배치된 메인 전원선(7a), 및 드레인용 P+ 확산 영역(14)을 통과하도록 배치된 셀 공급선(7b)을 갖고, 드레인용 N+ 확산 영역(2) 및 드레인용 P+ 확산 영역(14)에 접속된 저압측 전원선이다. 또, 메인 전원선(7a)은 분리용 P형 확산 영역(17)에 접속되고, 분리용 P형 확산 영역(17)과 P형 매립 확산층(18)으로 구성되는 절연층에 대하여 고압 전압을 공급하고 있다.
그리고, 이러한 구성이면 도 6a에 도시하는 바와 같이 트랜지스터 구조가 형성된다. 동일 도면은, 고압측 전원선(6)에는 Vcc 전위(>GND 전위)가, 저압측 전원선(7)에는 GND 전위가, N형 기판(1')에는 Vcc 전위(>GND 전위)가, 또한 P형 매립 확산층(18)에는 상기 GND 전위가 공급되어 있는 것으로 한다. 도면에 있어서, 참조부호 Tr1은 소스용 P+ 확산 영역(4)을 에미터로 하여 N 웰(3)과 P형의 절연층(17, 18) 사이에 형성되는 제 1 트랜지스터, 참조부호 R1은 N 웰(3)로 구성되는 제 1 저항, 참조부호 Tr2는 드레인용 N+ 확산 영역(2)을 에미터로 하여 N형 기판(1)과 P 웰(11) 사이에 형성되는 제 2 트랜지스터, 참조부호 R2는 P 웰(11)로 형성되는 제 2 저항, 참조부호 R3은 N형 기판(1)으로 형성되는 제 3 저항이다.
도 6b는 도 6a에 도시된 트랜지스터 등에 의한 트랜지스터 구조의 등가 회로를 도시한 도면으로서, 이와 같이 실시예 2에 의한 반도체 장치의 각 셀(10)에서는, 제 2 트랜지스터 Tr2의 콜렉터 단자와 제 1 트랜지스터 Tr1의 베이스 단자가 단선됨과 동시에, 제 2 트랜지스터 Tr2의 베이스 단자와 제 1 트랜지스터 Tr1의 콜렉터 단자가 단선되어 있어, 사이리스터 구조를 형성하지 않는다. 따라서, 래치업의 문제는 근본적으로 해결되어 있다.
다음에 동작에 대하여 설명한다.
우선, 예를 들면 입력용 신호선(9)으로부터 GND 레벨의 신호가 입력되면, 드레인용 N+ 확산 영역(2)은 컷오프 동작 상태로 제어되는 한편, 소스용 P+ 확산 영역(4)은 선형 동작 상태로 제어된다. 그 결과, 상기 출력용 신호선(8)으로부터는 Vcc 레벨의 신호가 출력된다.
반대로, 입력용 신호선(9)으로부터 Vcc 레벨의 신호가 입력되면, 소스용 P+ 확산 영역(4)은 컷오프 동작 상태로 제어되는 한편, 드레인용 N+ 확산 영역(2)은 선형 동작 상태로 제어된다. 그 결과, 출력용 신호선(8)으로부터는 GND 레벨의 신호가 출력된다.
따라서 상기 도면에 나타낸 예의 셀은 인버터 동작을 행한다. 또한, 이 셀(10)을 복수개 조합함으로써 각종 논리 회로를 실현할 수 있다.
이상과 같이, 본 실시예 2에 따르면, P 웰(11)과 N 웰(3)의 배열 방향에 있어서 인접하는 2조의 셀(10)을, N 웰(3)과 P 웰(11)의 배열이 서로 역방향으로 되도록 배치함과 동시에, 절연층(32)을, N형 기판(1')으로부터 분리되는 N 웰(3)이 인접하는 2개의 셀(10, 10)에 걸쳐 형성하고, 해당 2개의 N 웰(3, 3) 전체를 N형 기판(1')으로부터 일괄적으로 분리시키도록 배치하였기 때문에, N 웰(3)에 형성되는 제 1 트랜지스터 Tr1과 P 웰(11)에 형성되는 제 2 트랜지스터 Tr2의 접속을 단선시킬 수 있어, 사이리스터 구조가 형성되지 않는다.
따라서, DRAM과 논리 회로를 동일 기판(1')상에 배치하고, N형 기판(1')에 전원 전압의 고압측 전위보다도 높은 전위를 공급하는 경우와 같이, 그 N형 기판(1')에 대한 전압을 전류 용량이 작은 반도체 장치내에서 생성하는 경우에도, N형 기판(1')으로부터 상기 논리 회로 등으로 다량의 전류를 유입시킬 필요가 없어, 래치업을 방지할 수 있다고 하는 효과를 얻을 수 있다.
바꿔 말하면, DRAM과 논리 회로를 혼재한 반도체 장치에 있어서, N형 기판(1')의 전위를 고압 전위 이상으로 설정하였다고 하더라도, 상기 논리용 셀이 상기한 바와 같이 구성되어 있기 때문에, 래치업의 문제가 발생하지 않음은 물론이다.
또한, 해당 구성에서는, 2개의 셀(10, 10)마다 1개의 절연층(32)을 형성하고 있기 때문에, 절연층(32)에 의한 셀폭 W3의 증대를 억제할 수 있어, 래치업을 방지하면서, 또한 고집적화를 도모할 수 있다.
이상과 같이 본 발명에 따르면, 인접하여 배치된 1개의 N 웰과 1개의 P 웰의 조를 1조의 셀로 한 경우, N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조의 셀은 서로 역방향으로 배열되고, 그들 2조의 셀에 있어서는 동일 유형의 2개 웰이 인접하도록 함과 동시에, 절연층은, 기판과 동일 유형의 2개 웰을 둘러싸도록, 상기 인접하는 2조의 셀에 걸쳐 형성되고, 해당 2개 웰 전체를 기판으로부터 분리하도록 배치하였기 때문에, N 웰에 형성되는 트랜지스터와 P 웰에 형성되는 트랜지스터의 접속을 절단할 수 있어, 사이리스터 구조가 형성되지 않는다. 따라서, 래치업을 방지하는 것이 가능하다고 하는 효과가 있다.
또한, 해당 구성에서는, 2개의 셀마다 1개의 절연층을 형성하고 있기 때문에, 해당 절연층에 의한 셀폭의 증대를 억제할 수 있어, 래치업을 방지하면서, 또한 고집적화를 도모할 수 있다고 하는 효과가 있다.
그리고, 이러한 반도체 장치의 구성은, 예를 들면 DRAM과 논리 회로를 동일 기판상에 배치하는 경우와 같이, P형 기판을 접지 전위 이하의 전위로 설정하는 경우나, N형 기판을 전원 전압의 고압측 전위 이상의 전위로 설정하는 경우에 특히 바람직하다. 왜냐하면, 이와 같이 기판 전위를 전원 전압의 고압측 전위나 접지 전위 이외의 전위로 설정하는 경우 등에 있어서는, 일반적으로 해당 전위를 반도체 장치에 의해 생성하게 되지만, 이러한 반도체 장치상의 전원 장치에서는 상기 논리 회로 등으로부터의 다량의 전류 유입 등에 의해 전위 변동이 발생하기 쉽다고 하는 문제가 있어, 본 발명과 같이 셀을 구성함으로써 기판에 대한 다량의 전류 유입을 억제하는 것이 가능하기 때문이다. 즉, 본 발명을 채용함으로써 DRAM과 논리 회로를 동일 기판상에 용이하게 배치할 수 있다.
또한, 다른 견해에서 고려하면, 이러한 반도체 장치의 구성은, 기판의 전위가 접지 전위 이하의 전위로 설정됨과 동시에, 복수의 메모리용 셀과 복수의 논리용 셀을 갖는 반도체 장치나, 기판의 전위가 전원 전압의 고압측 전위 이상의 전위로 설정됨과 동시에, 복수의 메모리용 셀과 복수의 논리용 셀을 갖는 반도체 장치에 있어서, 상기 논리용 셀을 상기한 셀 구조로 형성하는 것이 바람직하다고 할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. P형 혹은 N형으로 도핑된 기판과,
    2 이상의 셀로서, 각 셀은,
    상기 기판에 형성된 N 웰과,
    상기 기판에 형성된 P 웰과,
    상기 N 웰내에 형성된 P형 확산 영역과,
    상기 P 웰내에 형성된 N형 확산 영역과,
    상기 기판과 동일 유형의 웰을 상기 기판으로부터 분리하도록 배치된 절연층을 가지며,
    상기 N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조(組)의 셀은, 서로 역방향으로 배열되고, 그들 2조의 셀에 있어서는 동일 유형의 2개 웰이 인접하도록 함과 동시에,
    상기 절연층은, 상기 기판과 동일 유형의 2개 웰을 둘러싸도록, 상기 인접하는 2조의 셀에 걸쳐 형성되고, 상기 2개의 웰 전체를 기판으로부터 분리하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. P형혹은 N형으로 도핑되고, 그 전위는 접지 전위 이하의 전위로 설정된 기판과,
    복수의 메모리용 셀과 복수의 논리용 셀을 갖고, 상기 각 논리용 셀은,
    상기 기판에 형성된 N 웰과,
    상기 기판에 형성된 P 웰과,
    상기 N 웰내에 형성된 P형 확산 영역과,
    상기 P 웰내에 형성된 N형 확산 영역과,
    상기 기판과 동일 유형의 웰을 상기 기판으로부터 분리하도록 배치된 절연층을 가지며,
    상기 N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조의 셀은, 서로 역방향으로 배열되고, 그들 2조의 셀에 있어서는 동일 유형의 2개 웰이 인접하도록 함과 동시에,
    상기 절연층은, 상기 기판과 동일 유형의 2개 웰을 둘러싸도록, 상기 인접하는 2조의 셀에 걸쳐 형성되고, 해당 2개의 웰 전체를 기판으로부터 분리하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. P형 혹은 N형으로 도핑되고, 그 전위는 전원 전압의 고압측 전위 이상의 전위로 설정된 기판과,
    복수의 메모리용 셀과 복수의 논리용 셀을 갖고, 상기 각 논리용 셀은,
    상기 기판에 형성된 N 웰과,
    상기 기판에 형성된 P 웰과,
    상기 N 웰내에 형성된 P형 확산 영역과,
    상기 P 웰내에 형성된 N형 확산 영역과,
    상기 기판과 동일 유형의 웰을 상기 기판으로부터 분리하도록 배치된 절연층을 가지며,
    상기 N 웰과 P 웰의 배열 방향에 있어서 인접하는 2조의 셀은, 서로 역방향으로 배열되고, 그들 2조의 셀에 있어서는 동일 유형의 2개 웰이 인접하도록 함과 동시에,
    상기 절연층은, 상기 기판과 동일 유형의 2개 웰을 둘러싸도록, 상기 인접하는 2조의 셀에 걸쳐 형성되어, 상기 2개의 웰 전체를 기판으로부터 분리하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
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