CN114079453A - 不具有耦接常开电源的布线路径的隔离电路 - Google Patents
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Abstract
本发明提出一种隔离电路。该隔离电路包含一个反相器与一个或非门。该反相器包括：用于接收输入信号的输入端、用于根据输入信号输出输出信号的输出端以及耦接至电源的电源端。该输出信号与该输入信号互补。该或非门用于使用该输出信号和隔离控制信号来执行逻辑或非运算以产生结果信号。该或非门包括耦接至该反相器的该输出端并用于接收该输出信号的第一输入端、用于接收该隔离控制信号的第二输入端以及用于输出该结果信号的输出端。
Description
技术领域
本发明总体上有关于集成电路设计。特别地，有关于提供一种不具有耦接常开电源(always-on power supply)的布线路径的隔离电路。
背景技术
在集成电路(IC)设计领域，低功耗设计如今已广泛用于在不影响性能情况下满足芯片的功率需求。在低功耗设计中，某些电源网是可切换的并且可关闭，而某些电源网始终处于开启状态。
图1依据先前技术描述了将信号从电源域(power domain)PD1向电源域PD2进行发送。如图1所示，电源域PD1与PD2分别由电源DVDD1与DVDD2进行供电。电源DVDD1与DVDD2由始终开启的电源RVDD进行供电。电源DVDD1与DVDD2分别通过开关SW1和SW2连接到电源RVDD。
当开关SW1断开并且开关SW2接通时，电源域PD1不被供电，并且电源域PD2被供电。因此，电源域PD1和PD2分别被认为是OFF(关闭)域和ON(开启)域。
信号S1从电源域PD1的逻辑门(logic gate)111传输到功率域PD2。当电源域PD1未通电时，逻辑门111处于过渡阶段(transient stage)，因此信号S1具有不确定值。这将导致功能故障或较高的漏电流。为了减少该问题，将隔离电路(又称为隔离单元)112嵌入到OFF域(例如，电源域PD1)中并将其耦接到逻辑门111。隔离电路112接收信号S1和SISO，并相应地提供信号S2。
当电源域PD1被通电至ON域时，信号SISO具有预定值(例如，0)，并且信号S2具有与信号S1相同的值。当电源域PD1未被通电，而至OFF域时，信号SISO具有预定值(例如，1)，并且信号S2具有预定值(例如，0)以替代不希望的不确定值。
虽然图1的结构是可行的，但是如图1所示，隔离电路112必须耦接到常开电源，例如，电源RVDD。因此，相关路径是不可避免的，并且导致布局布线(P&R)的拥塞问题。另外，传统的隔离电路通常至少包括八个晶体管，难以简化隔离电路的结构。
发明内容
本发明提出一种隔离电路。该隔离电路包含一个反相器与一个或非门。该反相器包括：用于接收输入信号的输入端、用于根据输入信号输出输出信号的输出端以及耦接至电源的电源端。该输出信号与该输入信号互补。该或非门用于使用该输出信号和隔离控制信号来执行逻辑或非运算以产生结果信号。该或非门包括耦接至该反相器的该输出端并用于接收该输出信号的第一输入端、用于接收该隔离控制信号的第二输入端以及用于输出该结果信号的输出端。
本发明提出的隔离电路可减少布局布线的拥塞问题并且减少隔离电路中的晶体管数量。
接下来详细描述其他实施例与优点。该总结不用于限定本发明。本发明由权利要求书限定。
附图说明
下列图式描述本发明实施例，其中，相同标号表示相同组件。
图1依据先前技术描述了将信号从OFF域向ON域进行发送。
图2依据实施例示出了隔离电路。
图3示出了图2的或非门的结构。
图4示出了图2的反相器的结构。
图5示出了图2的隔离电路的布局布线图。
图6示出了沿着垂直方向布局的第一电源域和第二电源域，其中，将隔离电路的阵列嵌入在该第一电源域中。
图7示出了在图6的场景中使用的隔离电路的布局。
图8示出了沿着水平方向布局的第一电源域和第二电源域，其中，将隔离电路的阵列嵌入在该第一电源域中。
图9示出了在图8的场景中使用的隔离电路的布局。
具体实施方式
现在将详细参考本发明实施例，其示例在附图中示出。
在本文中，当电源域通电时，电源域被视为ON域；当电源域未通电时，电源域被视为OFF域；高电压电平可对应于值1；以及低电压电平可对应于值0。
为了减少布局布线的拥塞问题，并减少隔离电路中的晶体管数量，根据图2所示的实施例提出了一种隔离电路200。
隔离电路200可包括反相器(inverter)210和或非门(NOR-gate)220。反相器210可包括用于接收输入信号SI的输入端21A、用于根据输入信号SI输出输出信号SO的输出端21O以及耦接至电源DVDD的电源端21P。输出信号SO可与输入信号SI互补。
或非门220可用于使用输出信号SO和隔离控制信号SISO来执行逻辑或非运算，以产生结果信号SZ。或非门可包括第一输入端22A、第二输入端22B和输出端22O。
第一输入端22A耦接到反相器210的输出端，并用于接收输出信号SO。第二输入端22B用于接收隔离控制信号SISO。输出端22O用于输出结果信号SZ。
如图2所示，或非门220还可包括耦接到电源DVDD的第一电源端22P1。或非门220可进一步包括耦接到参考电压源DVSS的第二电源端22P2。参考电压源DVSS可以具有低电压电平。例如，参考电压源DVSS可以是(但不限于)接地端。
根据一个实施例，电源DVDD可以是可切换的，而不是总开启的。例如，当电源DVDD开启时，反相器210和或非门220可以被供电；反之，当关闭电源DVDD时，不向反相器210和或非门220供电。
可以在列表1中描述隔离电路200的操作。当输入信号SI处于低电压电平并且隔离控制信号SISO处于低电压电平时，结果信号SZ处于低电压电平(例如，表示为0)。
当输入信号SI处于高电压电平并且隔离控制信号SISO处于低电压电平时，结果信号SZ处于高电压电平(例如，表示为1)。
当隔离控制信号SISO处于高电压电平时，结果信号SZ处于低电压电平。
(列表1)
根据一个实施例，当电源DVDD被供电时，隔离控制信号SISO处于低电压电平；并且当电源DVDD未被供电时，隔离控制信号SISO处于高电压电平。换句话说，当隔离电路200的域未被供电并且因此处于OFF域时，隔离控制信号SISO具有高电压值。
如列表1所示，当隔离电路200处于OFF域时，隔离电路200可输出具有预定值(例如，0)(替代不希望的不确定电压电平)的结果信号SZ。关于图2，因为不需要将隔离电路200耦接到诸如图1所示的电源RVDD的常开电源，所以可以简化导电路径和布局布线层，并且可以减少拥塞问题。
图3示出了图2的或非门220的结构。如图3所示，或非门220还可以包括第一晶体管221、第二晶体管222、第三晶体管223和第四晶体管224。
关于图2和图3，第一晶体管221可以包括第一端、第二端和控制端，其中第一端耦接至电源DVDD，并且控制端耦接至或非门220的第二输入端22B，以接收隔离控制信号SISO。
第二晶体管222可包括第一端、第二端和控制端，其中第一端耦接到第一晶体管221的第二端，第二端耦接到或非门220的输出端22O，以及控制端耦接至或非门220的第一输入端22A，以接收输出信号SO。
第三晶体管223可包括第一端、第二端和控制端，其中第一端耦接到或非门220的输出端22O，并且控制端耦接到或非门220的第一输入端22A。
第四晶体管224可包括第一端、第二端和控制端，其中第一端耦接到或非门220的输出端22O，并且控制端耦接到或非门220的第二输入端22B。
如图3所示，第三晶体管223的第二端可以耦接至或非门220的第二电源端22P2。第四晶体管224的第二端可以耦接至或非门220的第二电源端22P2
根据一个实施例，第一晶体管221和第二晶体管222可以是P型晶体管，并且第三晶体管223和第四晶体管224可以是N型晶体管。
在第一晶体管221和第二晶体管222的每一个中，第一端、第二端和控制端可以分别是源极端、漏极端和栅极端。在第三晶体管223和第四晶体管224的每一个中，第一端、第二端和控制端可以分别是漏极端、源极端和栅极端。
关于图2和图3，当隔离电路200处于OFF域时，隔离控制信号SISO可以处于高电压电平以导通第四晶体管224。在这种情况下，将或非门220的输出端22O电连接到参考电压源DVSS，并且结果信号SZ可以具有与参考电压源DVSS相同的电压电平。因此，如列表1所示，结果信号SZ可以对应于值0。
图4示出了图2的反相器210的结构。关于图2和图3，反相器210可包括第一晶体管211和第二晶体管212。第一晶体管211可包括第一端、第二端和控制端，其中第一端耦接到反相器210的电源端21P，第二端耦接至反相器210的输出端21O，以及控制端耦接至反相器210的输入端21A。第二晶体管212可包括第一端、第二端和控制端，其中第一端耦接到反相器210的输出端21O，第二端可以耦接到参考电压源DVSS或另一参考电压源，并且控制端耦接到反相器210的输入端21A。
根据一个实施例，反相器210的第一晶体管211可以是P型晶体管，并且反相器210的第二晶体管212可以是N型晶体管。
在第一晶体管211中，第一端、第二端和控制端可以分别是源极端、漏极端和栅极端。在第二晶体管212中，第一端、第二端和控制端可以分别是漏极端、源极端和栅极端。
如图2至图4所示，反相器210可以包括两个晶体管，并且或非门220可以包括四个晶体管。因此，隔离电路200可以包括尽可能少的六个晶体管，而现有技术的隔离电路必须具有至少八个晶体管。
图5示出了图2的隔离电路200的布局布线图。在图5中，省略了一些细节。如图5所示，可以在第一金属层M1上实现用于接收输入信号SI和发送结果信号SISO的导电部分。可以在第二金属层M2上实现用于接收隔离控制信号SISO的导电部分。第二金属层M2可以放置在第一金属层M1之上或之下。图5仅是示例，而不限制隔离电路200的布局。
如图5所示，不需要使导电部分耦接到常开电源(例如，图1中的RVDD)。因此，借助于隔离电路200，可以简化布局和布局布线进程，并且可以减少拥塞问题。
图6示出了电源域PD61和电源域PD62，其中，隔离电路200的阵列被嵌入在电源域PD61中。图7示出了在图6的场景中使用的隔离电路200的布局。
在图6中，每个隔离电路200被嵌入在电源域PD61中，并且每个结果信号SZ被发送到电源域PD62中的电路。电源域PD61是可切换的，并且可以在电源域PD62通电时关闭电源域PD61的电源。换句话说，电源域PD61和PD62可以分别是OFF域和ON域。
如图6所示，电源域PD61和电源域PD62可以沿着垂直方向布局。如图7所示，图6的隔离电路200可包括用于接收图2至图4中描述的隔离控制信号SISO的第一导电部分710。第一导电部分710可以沿着基本垂直于竖直方向的水平方向布线。
如图7所示，图6的隔离电路200可以进一步包括耦接至电源DVDD的第二导电部分720(在图2至图4中提及)，并且第二导电部分720可以沿水平方向布线。
如图7所示，图6的隔离电路200可以进一步包括耦接到参考电压源DVSS的第三导电部分730(在图2至图4中提到)，并且第三导电部分730可以沿水平方向布线。
在图6和图7中，可以在不同导电层上形成第一导电部分710和第二导电部分720。例如，可以在第二金属层上形成第一导电部分710，而在第二金属层下方的第一金属层上形成第二导电部分720。
如图6和图7所示，隔离电路200的阵列可以包括M×N个隔离电路200，其包括M列和N行的隔离电路200。处于相同行的隔离电路200的第一导电部分710可以彼此耦接。
图8示出了电源域PD81和电源域PD82，其中隔离电路200的阵列被嵌入在电源域PD81中。图9示出了在图8的场景中使用的隔离电路200的布局。
在图8中，每个隔离电路200被嵌入在电源域PD81中，并且每个结果信号SZ被发送到电源域PD82中的电路。电源域PD81是可切换的，并且可以在电源域PD82通电时关闭电源域PD81的电源。换句话说，电源域PD81和PD82可以分别是OFF域和ON域。
如图8所示，第一电源域PD81和第二电源域PD82沿着水平方向布局。如图9所示，图8的隔离电路200可以包括第一导电部分910，用于接收图2至图4中描述的隔离控制信号SISO。第一导电部分910可以沿着基本垂直于水平方向的垂直方向布线。
如图9所示，图8的隔离电路200可以进一步包括耦接到电源DVDD(在图2至图4中提到)的第二导电部分920，并且第二导电部分920可以沿水平方向布线。
如图9所示，图8的隔离电路200还可以包括耦接到参考电压源DVSS(在图2至图4中提及)的第三导电部分930，并且第三导电部分930可以沿水平方向布线。
在图8和图9中，可以在不同的导电层上形成第一导电部分910和第二导电部分920。例如，可以在第三金属层上形成第一导电部分910，而在第三金属层下方的第一金属层上形成第二导电部分920。
如图8和图9所示，隔离电路200的阵列可以包括N×M个隔离电路200，该隔离电路200包括N列和M行的隔离电路200。处于同一列的隔离电路200的第一导电部分910可以彼此耦接。
总之，借助于实施例提供的隔离电路200，可以减少隔离电路中的晶体管的数量。不再需要用于连接到常开电源的导电路径，也不需要进行布线，因此所需的导电部分和层数更少。多个隔离电路200可以平铺成阵列，嵌入在OFF域中，并用于将信号传输到ON域，以避免功能故障和高漏电流。可以减少布局布线进程中的拥塞问题。也可以减小芯片的面积和导电路径长度。根据实验，芯片面积可以减少38％，并且导电路径长度可以减少36％。因此，提供了减轻场问题的解决方案。
虽然本发明已以特定实施例揭露如上，然其并非用以限定本发明。因此，在不脱离本发明的范围内，可对所述实施例的各种特征进行各种调整、修改或组合，本发明的保护范围当视后附的权利要求书所界定者为准。
Claims (19)
1.一种隔离电路，包含：
一个反相器，包括：配置接收输入信号的输入端、配置根据输入信号输出输出信号的输出端以及耦接至电源的电源端，其中，该输出信号与该输入信号互补；以及
一个或非门，配置为使用该输出信号和隔离控制信号来执行逻辑或非运算以产生结果信号，其中，该或非门包括耦接至该反相器的该输出端并被配置为接收该输出信号的第一输入端、配置为接收该隔离控制信号的第二输入端以及配置为输出该结果信号的输出端。
2.如权利要求1所述的隔离电路，其特征在于，该或非门进一步包含耦接该电源的第一电源端。
3.如权利要求2所述的隔离电路，其特征在于，该或非门进一步包含耦接参考电压源的第二电源端。
4.如权利要求2所述的隔离电路，其特征在于，该电源是可切换的，而不是总开启的。
5.如权利要求2所述的隔离电路，其特征在于，该或非门进一步包含：
第一晶体管，包含耦接该电源的第一端、第二端以及耦接该或非门的该第二输入端的控制端；
第二晶体管，包含耦接该第一晶体管的该第二端的第一端、耦接该或非门的该输出端的第二端，以及耦接该或非门的该第一输入端的控制端；
第三晶体管，包含耦接该或非门的该输出端的第一端、第二端以及耦接该或非门的该第一输入端的控制端；以及
第四晶体管，包含耦接该或非门的该输出端的第一端、第二端以及耦接该或非门的该第二输入端的控制端。
6.如权利要求5所述的隔离电路，其特征在于，该或非门进一步包含耦接参考电压源的第二电源端，该第三晶体管的该第二端耦接至该或非门的该第二电源端，并且该第四晶体管的该第二端耦接至该或非门的该第二电源端。
7.如权利要求5所述的隔离电路，其特征在于，该第一晶体管与该第二晶体管是P型晶体管，并且该第三晶体管与该第四晶体管是N型晶体管。
8.如权利要求1所述的隔离电路，其特征在于，当该输入信号处于低电压电平并且该隔离控制信号处于该低电压电平时，该结果信号处于该低电压电平。
9.如权利要求1所述的隔离电路，其特征在于，当该输入信号处于高电压电平并且该隔离控制信号处于低电压电平时，该结果信号处于该高电压电平。
10.如权利要求1所述的隔离电路，其特征在于，当该隔离控制信号处于高电压电平时，该结果信号处于低电压电平。
11.如权利要求1所述的隔离电路，其特征在于，将该隔离电路嵌入第一电源域，将该结果信号发送至第二电源域的电路，并且当该第二电源域通电时，将该第一电源域切换至断电状态。
12.如权利要求11所述的隔离电路，其特征在于，沿着垂直方向布局该第一电源域与该第二电源域，该隔离电路进一步包含配置接收该隔离控制信号的第一导电部分，其中，沿着水平方向布线该第一导电部分，其中，该水平方向垂直于该垂直方向。
13.如权利要求12所述的隔离电路，其特征在于，该隔离电路进一步包含耦接该电源的第二导电部分，并且沿着该水平方向布线该第二导电部分。
14.如权利要求13所述的隔离电路，其特征在于，在不同导电层形成该第一导电部分与该第二导电部分。
15.如权利要求11所述的隔离电路，其特征在于，沿着水平方向布局该第一电源域与该第二电源域，该隔离电路进一步包含配置接收该隔离控制信号的第一导电部分，沿着垂直方向布线该第一导电部分，其中，该垂直方向垂直于该水平方向。
16.如权利要求15所述的隔离电路，其特征在于，该隔离电路进一步包含耦接该电源的第二导电部分，并且沿着该水平方向布线该第二导电部分。
17.如权利要求16所述的隔离电路，其特征在于，在不同导电层形成该第一导电部分与该第二导电部分。
18.如权利要求1所述的隔离电路，其特征在于，该反相器进一步包含：
第一晶体管，包含耦接该反相器的该电源端的第一端、耦接该反相器的该输出端的第二端以及耦接该反相器的该输入端的控制端；以及
第二晶体管，包含耦接该反相器的该输出端的第一端、第二端以及耦接该反相器的该输入端的控制端。
19.如权利要求18所述的隔离电路，其特征在于，该反相器的该第一晶体管是P型晶体管，并且该反相器的该第二晶体管是N型晶体管。
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