JP2004536520A

JP2004536520A - レベルシフティングが選択可能である構成可能なスイッチ

Info

Publication number: JP2004536520A
Application number: JP2003514734A
Authority: JP
Inventors: ロウエ，ブレント; スレドジェスキー，リー
Original assignee: フェアチャイルドセミコンダクターコーポレイション
Priority date: 2001-07-16
Filing date: 2002-07-02
Publication date: 2004-12-02
Anticipated expiration: 2022-07-02
Also published as: AU2002318467A1; US20030012186A1; WO2003009515A3; DE10297046T5; TW550884B; WO2003009515A2; JP4243182B2; US7145378B2

Abstract

構成可能なバススイッチを開示する。このバススイッチは、論理入力により決定された組み合わせにグループ化される。NMOSトランジスタが特に優れたバススイッチであり、プログラム可能な論理入力によって、これらのスイッチのグルーピングが選択されてイネーブルにされる。プログラム可能な論理入力にしたがって、スイッチイネーブル信号が、NMOSトランジスタのゲートを駆動し、グループをオンまたはオフにする。レベルシフティング及び低電圧保護回路が好適な実施形態において説明される。

Description

【技術分野】
【０００１】
本発明は、ある場所から別の場所に電気信号を伝送するために使用される電子バススイッチに関し、より詳細には、そのようなバススイッチのコンフィギュレーション（構成）またはグルーピング（グループ分け）に関する。
【背景技術】
【０００２】
何年もの間、バススイッチは、回路を互いから分離するために使用されてきた。これらのスイッチは、送信側回路と受信側回路との間で信号を伝送できるようにする低いオン抵抗と、回路を互いから分離する高いオフインピーダンスを提供する。トランジスタ技術の発展により、特にMOSトランジスタは、単極単投スイッチとして一般に実施される、低コストかつ非常に信頼性の高い半導体スイッチになっている。
【０００３】
バス信号を分離し、これによって、バス信号の完全性（一貫性）を維持することは、今日のシステムに要求されることである。バスが共用される場合には、バス上を伝わる信号は、回路及びそのバス上にない他の信号に影響を与えてはならず、また、それらによって影響を受けてもならない。すなわち、バス分離は、システムの適正な動作にとって必要なものである。このバス分離は、「ホットスワッピング」がシステムの特徴である場合には特に重要である。「ホットスワッピング」は、電力を遮断することなく、及び、システムの動作を妨げたりシステムに損傷を与えたりすることなく、回路基板を取り出し及び挿入する機能のことである。有効なバス分離は、そのような「ホットスワッピング」に対応するための１つの要素である。回路を互いから分離することは、接続または接触が行われまたは解除されるときに回路が危険にされされる箇所である、エッジ、ソケットまたは他のタイプのコネクタの部分において重要である。不適切な回路の挿入や、誤配列、電力スパイク、及び、コネクタ及び／または接触部の物理的な損傷は、接続を物理的に行ったり解除したりするときに問題を生じさせる例である。
【０００４】
従来、機械式リレーやバイポーラトランジスタスイッチが使用されていたが、互換性のあるアナログ信号の伝送を含むほとんどの用途、及び、ほとんど全てのディジタルコンピュータ回路の用途については、MOS電界効果トランジスタ（通常NMOS）が、特に優れたバススイッチコンポーネントである。NMOSトランジスタは、低いオン抵抗をもたらし、一般にディジタル電子機器に伴う電圧／電流ストレスに耐えることができ、高（５Ｖ）及び低（３．３Ｖ）のTTL論理信号に適合しており、いくつかの機械式リレーに見受けられる「バウンス（はね返り）」がなく、「オフセット」降下（ｐｎ接合）もなく、伝搬遅延が最小であり、信頼性が高く、最新型の高ピン配列パッケージに高密度でパッケージング可能である。
【０００５】
NMOSトランジスタスイッチは、様々な製品、例えば、デスクトップコンピュータ、ノートブックコンピュータ、個人用携帯型情報端末、サーバ、ビデオ／音声カード、携帯電話、ビデオゲーム、及び通信電子機器などに使用されている。これらのスイッチを、マルチプレクサ、スイッチベースのゲート、及びアナログスイッチに用いることもできる。いずれにしろ、バススイッチは、電子機器が存在するあらゆるところに存在しうる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、バススイッチの多くの用途に伴って、多くの製造者から入手可能な、様々な編成、ビット幅、ピン配列、及びパッケージサイズがある。さらに、回路設計の変更の場合は、しばしば、異なるパッケージ及び／または制御ロジックを必要とする可能性があるバススイッチの異なる構成及び／または編成が必要となる。応用形態の中には、多くの異なるパッケージで利用可能な４、５、８、１０、１６、２０、４０及び８０ビットというバスビット幅が含まれる。これらのいずれのビット幅にも対応することが可能である（ただし、それらは、現在のパッケージング技術や相互接続技術、及び、システム設計者によって要求されるそれぞれの構成能力（コンフィギュレーション能力）によってのみ制限される）。
【０００７】
現在のところ、バススイッチを使用し指定する製造業者は、多くの異なる装置のタイプ（デバイスタイプ）をストックしておかなければならず、また、彼らは、再加工や修理のために古いタイプのものを保持しておかなければならない。本発明は、これらの制限を解消することに関する。
【特許文献１】
米国特許第5,963,080号明細書
【特許文献２】
米国特許第6,236,259号明細書
【課題を解決するための手段】
【０００８】
従来技術における制限は、本発明において、構成（コンフィギュレーション）可能なバススイッチによって対処される。切換スイッチ、好ましくは、NMOSトランジスタが、第１の回路を第２の回路に接続する各バスラインに電気的に直列に配置される。これらのバススイッチの各々は、スイッチイネーブル論理信号に応答してオンまたはオフ制御される。
【０００９】
コンフィギュレーション論理信号を受ける論理制御部があり、それらのコンフィギュレーション論理信号に応答して、スイッチイネーブル信号の論理グループを形成し、これにより、対応する切換スイッチが協働して（または一斉に）オン及びオフに切り換えられるようにする。好適な実施形態では、４つのスイッチのグループが構成された場合には、これら４つのスイッチに対するスイッチイネーブルは全て、これらの４つのスイッチを同時にオンまたはオフにするように一斉に動作することになる。
【００１０】
好適な実施形態では、スイッチのコンフィギュレーショングルーピング（グループ分け）は、２の累乗（２、４、８、１６など）単位で行われるが、他の実施形態のコンフィギュレーショングルーピングは、１０毎（１０、２０など）に行うことができるし、任意のグルーピングの組、例えば（４、７、１１、１２）などの、スイッチのグルーピングが互いに直接には関連していない非対称なグルーピングも可能である。本発明は、任意のビット幅を構成する能力を提供し、また、本発明は、実際上、パッケージング及び相互接続技術、及び、特定のシステムの要件によってのみ制限される。
【００１１】
さらに他の有利な応用形態において、本発明は、選択可能な基準電圧レベルシフティングを提供する切換スイッチと組み合わせることができる。本発明の他の利点は、いくつかのバススイッチパッケージを１つの構成可能なバススイッチで置き換える能力にあり、それにより、基板レイアウトスペースを節約し、及び、製造者が、いくつかの部品ではなくたった１つの部品をストックすればよいようにすることである。
【００１２】
本発明のこれらの及び他の利点は、詳細な説明、添付図面及び特許請求の範囲を検討することにより明らかになろう。
【００１３】
以下、添付図面を参照して本発明を説明する。
【実施例】
【００１４】
図１は、基本的なNMOSトランジスタバススイッチ２を示す。NMOSトランジスタが「オン」のときは、４で示す信号「ａ」が６で示す信号「ｂ」に接続される。NMOSトランジスタが「オン」のときは、信号「ａ」と信号「ｂ」との間のインピーダンスは低い。信号「ａ」はNMOSトランジスタのドレインに接続され、信号「ｂ」は、NMOSトランジスタのソースに接続される。そのゲートは、インバータ１０を介して単一のロートルー（低レベルで真である）イネーブル制御OE−８に接続される。ここで、信号ラベルの後に続くマイナス（−）符号は、（論理式ではより一般的なことであるが）ラベルの上の横線の代わりに用いられている。低レベルOE−信号がインバータ１０に入力されると、インバータ出力は、NMOSトランジスタのゲートを高（ハイレベル）に駆動する。この高レベルのゲートにより、ドレインとソースの間に伝導チャンネルを形成することができ、これにより、信号「ａ」と信号「ｂ」とが電気的に接続される。低レベルで真のOE−イネーブル入力が高レベルのときは、インバータの出力は低レベルであり、低レベルのゲート電圧により、伝導チャンネルが消滅し、それにより、電気的接続が切断されて、信号「ａ」と信号「ｂ」とが分離される。ほとんどのディジタルバス用途ではバス全体が一斉に切り換えられるために、１つのイネーブル（信号）がしばしば使用される。
【００１５】
図２は、２０個のバススイッチ２４によって結合された２０個の「ａ」入力２０と２０個の「ｂ」出力２２を有する本発明の好適な１実施形態のブロック図である。この例では、図１の従来技術とは異なり、バススイッチ２４の各々について２０個のバスイネーブル信号２８がある。論理制御回路２６は、５個のイネーブル（OE）入力３０と２個の選択入力SO及びS1とから２０個のバスイネーブル信号のコンフィギュレーションをデコードする。これらの入力信号の論理的な組み合わせにより、スイッチイネーブル２８の状態が決定され、それから、切換スイッチの状態が決定される。
【００１６】
個別のダイオードイネーブル入力S2が、全てのスイッチ８に接続された出力電力レール（または、出力Ｐレール：output prail）２３を有するプログラム可能なダイオードとよく似た働きをする回路３２を駆動する。S2が真のときは、それは、バススイッチ用の電圧レベルシフティング機能をイネーブル（使用可能）にする。最も一般的には、レベルシフティングは、後述するように、＋５Ｖと＋３．３Ｖの間である。
【００１７】
他の好適な実施形態では、バススイッチ２４を、事実上任意の組み合わせにグルーピング（グループ分け）することができ、特定のグループを、利用可能な二進論理入力信号（OE信号とS信号）の数に一致する事実上任意の組み合わせでイネーブルにすることができる。
【００１８】
引き続き図２を参照すると、２つの選択入力またはコンフィギュレーション入力S0及びS1が、制御ロジック２６に入力される。これらの２つの信号は、４つの異なるバスコンフィギュレーション（バス構成）、すなわち、２０個からなる１つのグループ、１０個からなる２つのグループ、５個からなる４つのグループ、４個からなる５つのグループ、の中から１つを選択する。８ビット幅及び１６ビット幅が良く用いられているので、バイト２８選択信号が制御ロジックに入力される。このバイト２８選択信号は、選択されると、２０個からなる１つのグループを１６個からなる１つのグループにし、１０個からなる２つのグループを８個からなる２つのグループにする。４個からなる５つのグループについては、イネーブル（OE）を共に結合して、８個からなる２つのグループを生じさせることができる。この実施形態では、図３Ａ及び図３Ｂの真理値表に示すように、５つのイネーブル信号（OE）によって、どのスイッチグループがオンでどのスイッチグループがオフかが決定される。
【００１９】
ここで、コンフィギュレーションは、同時に切り換えられるバス信号のグループの選択を定義する。
【００２０】
図３Ａ及び図３Ｂは、本発明の好適な１実施形態の種々のコンフィギュレーションを示す。図３Ａについては、第１の表３０において、S2が高レベル（Ｈ）のときは、レベルシフティングダイオード（レベルシフトダイオード）がイネーブルにされて（図２参照）、「電力レール（または、Ｐレール（prail）。以下同じ）」、すなわち低下された電圧が切換スイッチに出力される、ということが示されている。この選択されたレベルシフティングは、他の信号の影響を受けない。
【００２１】
図３Ａの表３２は、１つの２０ビットバスを選択するS0とS1の組み合わせ（いずれも低レベル）を示す。但し、バイト選択（byte sel）が（図３Ａには示されていないが）真のときは、１つの１６ビットバスが選択される。このコンフィギュレーションでは、低レベルで真のOE−信号３６によって、切換ゲート（またはトランスファゲート）自体の状態が決定される。図示のように、OE1−が低レベルのときは、２０個全てのイネーブルが真であり、２０個の「ａ」入力が、２０個の「ｂ」出力に接続される。OE1−が高レベルのときは、入力は（「ｚ」によって示すように）出力から分離される。１０個からなる２つのグループに関する表３４、５個からなる４つのグループに関する表３８、及び、４個からなる５つのグループに関する図３Ｂの表４０は、他の３つのコンフィギュレーションに関してイネーブルにされるスイッチのグループを示す。
【００２２】
図２、図３Ａ及び図３Ｂについては、論理コントローラ２６が、OE信号、S信号、及び、バイト選択入力を受け入れ、図３Ａ及び図３Ｂの表の組み合わせに従ってNMOS切換スイッチ２４を駆動するスイッチイネーブル信号２８を生成する。
【００２３】
上述したように、表３２のS0及びS1信号から、それらの両方共低（Ｌ）のときは、コンフィギュレーション１、すなわち、２０ビットバスが選択され、OE1−が低のときは、２０個全てのスイッチがイネーブルすなわちオンにされ、これによって、入力が出力に接続される。この条件に対する論理式は、
(S0−)(S1−)（OE1−）＝２０個全てのスイッチ（SW）がオン
と書き表すことができる。表３２では、この条件は行４２に示されている。OE−が高すなわち偽のときは、全てのスイッチはオフになる。表３４に関しては、S0が低でS1が高のときは、コンフィギュレーション２、すなわち、２つの１０ビットバスが選択される。表のエントリ４４に対する論理式は、
(OE1−)(OE4−)(S0−)(S1)＝各グループの１０個のスイッチが全てオン
である。OE4だけが高になると、最初の１０個のスイッチだけがオンになり、次の１０個のスイッチはオフ（４６）である。最初の１０個のスイッチはOE4−の状態に関係なくオンであって、それらは、OE1だけに依存するということに留意されたい。当該技術分野では既知である同様のやり方で、出力スイッチのグループに対する論理式を各表から決定することができる。このようにして、結合された全ての表から各スイッチに対する論理式を決定することができる。例えば、表４０には、各グループ毎に４つのスイッチを有する５つのグループがある。最初の４つのスイッチのグルーピング４８に注目されたい。これらのスイッチは、表４０の最初の１６個の行についてオンである。これらのうちの最初の４つのスイッチは、表３８の最初の８つの行における５つのスイッチからなる第１のグループ５０と、表３４の１０個のスイッチからなる第１のグループ５２と、表３２の２０個のスイッチからなる１つのグループに含まれている。４つの異なるグループに対するこれらのスイッチイネーブル状態を組み合わせることにより、最初の４つのバススイッチイネーブル信号SW1〜SW4の各々が、表から導かれた以下の論理式によって決定されるように、オンになる。
SW1〜SW4がオン＝(S0−)(S1−)(OE−)：表３２から。
SW1〜SW4がオン＝(S0−)(S1)(OE1−) ：表３４から（OE4−は関係ないことに留意されたい）。
SW1〜SW4がオン＝(S0)(S1−)(OE1−)：表３８から（OE2−、OE3−及びOE4−は関係ないことに留意されたい）。
SW1〜SW4がオン＝(S0)(S1)(OE1−) ：表４０から（他のOEのどれも関係ないことに留意されたい）。
【００２４】
これらの論理式を互いに論理和（OR）演算して（各々の場合にスイッチは「オン」であるから）、OE1−が低、すなわち、SW1〜SW4がオン＝OE1−のときは常に最初の４つのスイッチイネーブル信号が真であるようにこの実施形態は縮減される。これは、表を調べることによりわかる。
【００２５】
今の例を、例えば、スイッチイネーブルSW10について続行する。
SW10がオン＝(S0−)(S1−)(OE1−) ：表３２から。
SW10がオン＝(S0−)(S1)(OE1−) ：表３４から（OE4−は関係ないことに留意されたい）。
SW10がオン＝(S0)(S1−)(OE2−) ：表３８から（OE1−、OE3−及びOE4−は関係ないことに留意されたい）。
SW10がオン＝(S0)(S1)(OE5−) ：表４０から（他のOEのどれも関係ないことに留意されたい）。
【００２６】
これらの論理式もまた共に論理和（ＯＲ）演算を施される。当該技術分野において既知のように、SW10に対する上記式を組み合わせることにより以下の式が得られる。
SW10がオン＝(OE1−)(S0−)＋(OE2−)(S0)(S1−)＋(OE5−)(S0)(S1)
同様にして、任意の１つのスイッチのグループについて、または、入力の組み合わせの範囲内にある任意の可能な論理的組み合わせに対する任意の１つのスイッチについて、論理式を展開することができる。論理式がわかっている場合には、それらの式を複数の異なる様式で実施することができる。例えば、周知のAND、OR、NOT、NANDなどの組み合わせ論理回路を用いて実施することができる。他の例には、二進入力（OE信号、S信号）がテーブル（メモリ）内のアドレスであり、テーブル内容がスイッチイネーブル出力（SW信号）である、テーブルルックアップを使用するものがある。さらに、組み合わせを計算して、メモリに格納し、マイクロプロセッサを使用して出力することができ、または、組み合わせをある通信リンクを介してプロセッサからバススイッチに配信することができる。スイッチイネーブルを生成するためのこれらの及び他の手段が可能であり、それらの手段には、実施されるに違いないが、当該技術分野においては周知である他の考慮事項及び構成が含まれる。
【００２７】
図４は、上述したように表からSW1〜SW4を駆動する（導く）論理回路構成を示しており、それらの全てがOE1−を単に反転した信号である。この例では、これらのSW信号は、高が真であり、NMOS切換スイッチ２４に高（レベルの）信号を供給し、これによって、これらのスイッチをオンにする。図５は、SW10についての論理を示す。もちろん、選択可能な他の組み合わせについては、より複雑な論理回路が規定されるであろう。
【００２８】
表において、全てのOE信号が高のときは、論理出力SWは低であり、全てのNMOS切換スイッチがオフになる。他の実施形態では、個別の「全てをイネーブル／ディスエーブルにする（enable/disable all）」論理入力信号を使用することができる。
【００２９】
図６は、図２のプログラム可能なダイオードを示す。S2が高のときは、PMOS６０のゲートが高となり、このPMOSトランジスタがオフになる。この場合、バイポーラシリコンNPNトランジスタ６２のベース／エミッタは順方向にバイアスされ、電力レールが、０．７ＶのPN接合電圧降下だけVcc1より低くなる。NPNは、以前としてトランジスタとして動作し、したがって、電流のほとんどがコレクタ／エミッタを介してＲに供給されるとともに、単一のダイオード電圧降下が維持される。S2が低のときは、PMOS６０のゲートは低となり、PMOSを「オン」にし、これにより、トランジスタ６２のベース−エミッタ接合が効果的に短絡される。この例では、Vcc1が、低いPMOS「オン」抵抗を介して電力レールに供給される。電力レール出力は、Vcc1レベル（PMOS６０における電圧降下だけ低い）に駆動され、したがって、レベルシフティングはイネーブルにされない。
【００３０】
図７は、プログラム可能なダイオード６０とそれの制御入力S2によって提供される選択可能なレベルシフティングを含むNMOS切換スイッチ５４の１例を示す。プログラム可能なダイオード６０の出力である電力レールは、ダイオードが導通しているときは、少なくとも１つのシリコンダイオード電圧降下（０．７Ｖ）だけVcc1よりも低い。電力レールは、PMOS５２のソースに接続される。スイッチイネーブルSW1が高のときは、インバータ５６の出力は低となり、PMOS５２が「オン」に、NMOS５８が「オフ」になる。この場合、PMOSトランジスタ５２の電圧降下分だけ低くされた電力レール（prail）が、切換スイッチ５４のゲートに現れる。切換スイッチは、「オン」になって、回路「ａ」と回路「ｂ」を接続する。５２を介して電力レールに接続されたNMOS５４のゲートにより、ｂ回路に出力された信号がVcc1から約３．３Ｖにレベルシフトされ、３．３Ｖ（Vcc2）の電力が供給される「ｂ」回路と両立できるよう（すなわち、コンパチブル）になる。S2が低のときは、ダイオード６０は短絡され、電力レールはVcc1近辺まで駆動される。SW1イネーブル信号が高のとき、PMOS５２が「オン」になり、NMOS５４のゲートはVcc1に近付く。この状態では、レベルシフティングはディスエーブル（禁止）にされる。不図示の他の構成では、並列トランジスタを使用して、電力レールをVcc1に近付けるように駆動することができる。
【００３１】
図７は、また、NMOS５２のゲートに接続された回路６２、及びそれのドレインとソースにそれぞれ接続された回路５８と５６を示す。この回路は、当該分野において周知であり、NMOSトランジスタのドレイン、ソース、ゲートと本体の接続部との間に存在する可能性がある差動電圧を生じさせる障害を制限することによって、NMOS切換スイッチを低電圧（または不足電圧）から保護する。一般的には、障害とは、NMOSが低電圧によって誤ってオンにされることである。本出願の譲受人が所有する米国特許第5,963,080号及び第6,236,259号に、かかる回路構成が詳述されている。これらの２つの特許を参照により本明細書に組み込むものとする。
【００３２】
この創意に富んだ構成可能なバススイッチは、従来は不可能であったフレキシブルなアプローチをシステム設計者に提供する。コンフィギュレーション、スイッチのイネーブル化（スイッチを使用可能にする）、レベルシフティング機能は、論理入力よって決定され、そのため、それらはプログラム可能である。いくつかの実施形態では、「S」及び「OE」論理入力を、はんだ付けして永久的に接続することが可能である。しかしながら、論理入力を、ミニスイッチを利用して手動でプルグラム可能にするか、あるいは、格納されたプログラムを利用してプロセッサにより、または、プロセッサに伝送されるプログラムによって駆動するようにすることの方が多いであろう。このようにして、特定の必要性に適合させるために、または、離れた場所で決定された変更を実施するために、グルーピング及びイネーブル化を動的にプログラム可能にすることができる。
【図面の簡単な説明】
【００３３】
【図１】従来技術によるバススイッチを示す略図である。
【図２】本発明の１実施形態の略ブロック図である。
【図３Ａ】真理値表を示す。
【図３Ｂ】真理値表を示す。
【図４】論理回路の略図である。
【図５】論理回路の略図である。
【図６】プログラム可能なダイオードの略図である。
【図７】NMOS切換スイッチの略図である。

Claims

第１の回路と第２の回路の間の複数の接続部を電気的に接続及び切り離すためのバススイッチにおいて、
複数のトランジスタ切換スイッチであって、各々のスイッチが、前記接続部のうちの１つのものと直列に配置される、複数のトランジスタ切換スイッチと、
複数の論理入力であって、該論理入力の状態の論理的な組み合わせによって、前記トランジスタスイッチの異なるコンフィギュレーションが規定されることからなる、複数の論理入力と、
前記複数の入力を受け入れて、前記トランジスタスイッチに接続された対応する複数のイネーブル出力を提供する論理回路であって、前記イネーブル出力は、前記入力の論理状態にしたがって、任意のコンフィギュレーションにおける前記トランジスタスイッチをオン及びオフにすることからなる、論理回路
を備える、バススイッチ。
トランジスタ切換スイッチの各々がNMOSトランジスタから構成され、各々のトランジスタのドレインが前記第１の回路に接続され、各々のトランジスタのソースが前記第２の回路に接続されることからなる、請求項１のバススイッチ。
前記論理入力が、グルーピングの数を選択する第１の組のプログラム可能な論理入力と、各トランジスタ切換スイッチを駆動するスイッチイネーブル信号の状態を決定する第２の組のプログラム可能な入力を含む、請求項１のバススイッチ。
前記論理回路が、
前記第２の回路に、前記第１の回路の電圧よりも低い電圧を基準とする信号を送るための手段を提供するレベルシフティング回路と、
障害を引き起こす可能性のある低電圧から前記構成可能なバススイッチを保護する回路
を備えることからなる、請求項１のバススイッチ。
前記コンフィギュレーションが２の累乗の数の単位で配置される、請求項１のバススイッチ。
バス接続の数が２０であり、前記論理入力が、４個または５個または８個または１０個または１６個または２０個からなるグループをなすバススイッチのコンフィギュレーションを規定する、請求項１のバススイッチ。
前記論理回路が、前記論理入力をデコードし、その結果から、前記トランジスタスイッチをオンまたはオフにするための対応するイネーブルを決定して出力するよう配置及び構成された、ディジタルプロセッサ、関連するメモリ、及び、入力／出力回路を備えることからなる、請求項１のバススイッチ。
第１の回路と第２の回路の間の複数の接続部を電気的に接続及び切り離すためのバススイッチにおいて、
複数のNMOSトランジスタ切換スイッチであって、各々のスイッチが、前記接続部のうちの１つのものと直列に配置され、それらのドレインが、前記第１の回路に接続され、それらのソースが、前記第２の回路に接続されることからなる、複数のNMOSトランジスタ切換スイッチと、
第１の組のプログラム可能な論理入力であって、該論理入力の状態の論理的な組み合わせによって、前記バススイッチのグルーピングの数が選択されることからなる、第１の組のプログラム可能の論理入力と
前記バススイッチの状態を決定する第２の組のプログラム可能な入力であって、該論理入力は、第１の電力レールを基準とすることからなる、第２の組のプログラム可能な入力と、
前記複数の入力を受け入れて、前記NMOSトランジスタスイッチのゲートに接続された対応する複数のイネーブル出力を提供する論理回路であって、前記イネーブル出力は、前記論理入力の論理状態にしたがって任意のコンフィギュレーションにおける前記トランジスタスイッチをオン及びオフにすることからなる、論理回路と、
前記第２の回路に、前記電力レールの電圧よりも低い電圧を基準とする信号を送るための手段を提供するレベルシフティング回路と、
障害を引き起こす可能性のある低電圧から前記構成可能なバススイッチを保護する回路を備える、バススイッチ。
バススイッチにおいて、
第１の回路と第２の回路の間の複数の接続部を電気的に接続及び切り離すための切換手段であって、各々が、前記接続部のうちの１つと直列に配置されることからなる、切換手段と、
前記切換手段のそれぞれのコンフィギュレーションの論理的組み合わせを決定するための手段と、
前記論理的組み合わせにしたがって、任意のコンフィギュレーションにおける前記切換手段を動作させるための手段
を備える、バススイッチ。
前記第１の回路の電圧よりも低い電圧を基準とする信号を前記第２の回路に送るための手段と、前記バススイッチの障害を引き起こす可能性のある低電圧から前記バススイッチを保護するための手段をさらに備える、請求項９のバススイッチ。
前記論理的組み合わせを決定するための手段が、前記論理入力を処理し及びデコードするための手段と、前記デコードされた入力を格納するための手段と、前記デコードされた入力にしたがって信号を出力するための手段を備えることからなる、請求項９のバススイッチ。
第１の回路と第２の回路の間の複数の接続部を電気的に接続及び切り離すための方法であって、
各々が前記接続部のうちの１つと直列に配置された第１の回路と第２の回路との間の複数の接続を電気的に切り換えるステップと、
前記切換手段のそれぞれのコンフィギュレーションの論理的組み合わせを決定するステップと、
前記論理的組み合わせにしたがって、任意のコンフィギュレーションにおける前記切換手段を動作させるステップ
を含む、方法。
論理的組み合わせを決定する前記ステップが、グルーピングの数を選択する論理入力をプログラムするステップと、各トランジスタ切換スイッチを駆動するスイッチイネーブル信号の状態を決定する第２の組の入力をプログラムするステップを含む、請求項１２の方法。
前記第１の回路の電圧より低い電圧を基準とする信号を前記第２の回路に送るステップと、
前記バススイッチの障害を引き起こす可能性のある低電圧から前記バススイッチを保護するステップ
をさらに含む、請求項１２の方法。