JPH06311020A - 高周波回路の出力ドライバ - Google Patents

高周波回路の出力ドライバ

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JPH06311020A
JPH06311020A JP6067657A JP6765794A JPH06311020A JP H06311020 A JPH06311020 A JP H06311020A JP 6067657 A JP6067657 A JP 6067657A JP 6765794 A JP6765794 A JP 6765794A JP H06311020 A JPH06311020 A JP H06311020A
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JP
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output
transmission line
impedance
state
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JP6067657A
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Prasad A Raje
プラサド・エイ・レイジェ
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HP Inc
Original Assignee
Hewlett Packard Co
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Publication date
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    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
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    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Abstract

(57)【要約】 【目的】複数の出力ドライバを、インピーダンス整合を
取りながら選択的に出力伝送線路に接続することができ
る。 【構成】高周波回路の複数の出力ドライバ１０２、１０
４．．．は、一つの出力伝送線路１０６に接続されてお
り、各出力ドライバは、プルアップ部Ａ、プルダウン部
Ｂ及びトライステート部Ｃを備えている。各トライステ
ート部Ｃは、低インピーダンス状態と考インピーダンス
状態とを備え、その低インピーダンス状態では、出力伝
送線路１０６のインピーダンスとの整合を行い、その高
インピーダンス状態では、出力ドライバを出力伝送線路
１０６から独立させ、特定の出力ドライバのみの接続を
実現する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に高周波回路に関
し、更に詳細には、高周波回路の出力ドライバに関す
る。
【０００２】
【従来の技術】高いデータ速度で動作する集積回路間の
ディジタル通信には伝送線路が必要であり、これは回路
の出力ドライバに接続されている。伝送線路の特性イン
ピーダンスは出力ドライバのインピーダンスに整合して
いるべきである。
【０００３】図１は特性インピーダンスZoの出力伝送線
路に接続されている典型的なCMOS出力ドライバを示す。
動作において、入力電圧Viが低論理レベルにあると、CM
OS出力ドライバのプルアップ部（PMOSトランジスタ）は
低インピーダンス状態にある。低インピーダンス状態の
インピーダンスはZoに実質上等しく、出力伝送線路のイ
ンピーダンスを直列に終端する。PMOSトランジスタが低
インピーダンス状態にある場合、Vccは出力伝送線路に
結合される。電圧分割により、Vccの半分が出力伝送線
路を点Ｘから下へ移動する。出力伝送線路の他端、点
Ｙ、は普通他の回路のゲートであり、この回路のインピ
ーダンスは典型的に非常に高い。Vccの半分が点Ｙに達
すると、それは出力伝送線路を通して逆反射される。反
射信号が入射信号に直接加わるため、点Ｙの電圧レベル
はほぼVccに、すなわち高論理レベル、になる。このVcc
信号は点Ｘに向かって逆に伝播する。一旦点Ｘに達する
と、この信号はPMOSをオフにし、図１の回路がその安定
状態になる。同様に、Viが高論理レベルにあれば、点Ｙ
は、その安定状態において、低論理レベルにあることに
なる。
【０００４】
【発明が解決しようとする課題】出力伝送線路に複数の
CMOS出力ドライバが接続されていれば、各ドライバはス
イッチを備えるべきである。複数の出力ドライバをスイ
ッチに効果的に接続して出力伝送線路を駆動する必要性
が存在する。
【０００５】前述のことから出力ドライバをスイッチと
有効に組合わせて出力伝送線路を駆動する高周波回路の
必要性が依然存在する。
【０００６】
【課題を解決するための手段】本発明は出力伝送線路を
駆動する出力ドライバを備えている高周波回路により具
現されている。出力ドライバのインピーダンスは出力伝
送線路のインピーダンスに実質上整合している。
【０００７】出力伝送線路の特性インピーダンスはZoで
ある。ドライバは出力伝送線路の第１の端に結合されて
いる。出力伝送線路の第２の端は典型的に高インピーダ
ンスにある。
【０００８】ドライバにはプルアップ部、プルダウン
部、およびトライステート部がある。プルアップ部は第
１の端子と第２の端子との間に接続されており、プルダ
ウン部は第３の端子と第２の端子との間に接続されてお
り、トライステート部は第２の端子と出力伝送線路の第
１の端との間に接続されている。
【０００９】動作において、プルアップ部およびプルダ
ウン部の両者は入力信号に応答する。入力信号が第２の
論理レベルを取れば、プルアップ部は第１の端子と第２
の端子との間に低インピーダンスの電流路を形成する。
この低インピーダンス電流路は第２の端子に第１の論理
レベルを確保する。低インピーダンス電流路のインピー
ダンスはZdである。
【００１０】入力信号が第１の入力レベルを取れば、プ
ルダウン部は第３の端子と第２の端子との間に低インピ
ーダンスの電流路を形成する。この低インピーダンス電
流路は第２の端子に第２の論理レベルを確保する。プル
ダウン部の低インピーダンス電流路のインピーダンスは
実質上Zdに等しい。
【００１１】トライステート部は制御信号に応答して高
インピーダンス状態および低インピーダンス状態の一方
を取る。トライステート部は、その高インピーダンス状
態では、第２の端子を出力伝送線から実質上分離する。
その低インピーダンス状態では、トライステート部は第
２の端子を実質上(Zo−Zd)に等しいインピーダンスZcを
介して出力伝送線路に結合する。
【００１２】他の好適実施例では、本発明は今述べたも
のと同様の形式の複数の出力ドライバを備えている。出
力ドライバはすべて出力伝送線路を駆動する。
【００１３】すべての出力ドライバの中で、一つのトラ
イステート部だけがその制御信号により或る所定の時刻
にその低インピーダンス状態に制御され、その第２の端
子が出力伝送線路に結合されるようになる。他の出力ド
ライバはすべて出力伝送線路から実質上分離されてい
る。
【００１４】各ドライバのトライステート部はスイッチ
としておよび出力伝送線路に対する直列終端の一部とし
ての双方として動作する。トライステート部では、出力
伝送線路に接続されている出力ドライバのインピーダン
スは出力伝送線路のインピーダンスに実質上整合してい
る。
【００１５】本発明の他の特徴および利点は本発明の原
理を例を用いて図解する付図と関連して行う下記詳細説
明から明らかになるであろう。
【００１６】
【実施例】本発明は出力伝送線路を駆動する複数の出力
ドライバを有する高周波回路を提供する。各ドライバに
はトライステート部があり、これは制御信号により設定
される。そのトライステート部に加えられる制御信号の
値により、ドライバは出力伝送線路にインピーダンス整
合するか、または出力伝送線路から分離される。
【００１７】図２は本発明の第１の好適実施例100を示
す。複数の出力ドライバ102および104、は図示してない
集積回路に積載されており、それらすべては、集積回路
の外にあり得る出力伝送線路106を駆動する。出力伝送
線路106の特性インピーダンスはZoであり、これは好適
には50オームである。出力伝送線路106には第１の端109
および第２の端112がある。第１の端109は出力ピン108
に接続されている。第２の端112は典型的には高インピ
ーダンス点であるが、これはその端を、たとえば、必要
に応じて開放したままにしておくかまたは高入力インピ
ーダンスを有する回路と接続することができるというこ
とを意味する。
【００１８】各ドライバはプルアップ部Ａ、プルダウン
部Ｂ、およびトライステート部Ｃを備えている。
【００１９】ドライバ102の場合、プルアップ部は、好
適には第１の端子122と第２の端子124との間に接続され
たPMOSトランジスタ114から構成されている。第１の端
子122は好適には高インピーダンス状態にある。PMOSト
ランジスタ114はソース126、ゲート128、およびドレイ
ン132を備えている。ドレイン132は第２の端子124に接
続され、ソース126は第１の端子122に接続され、ゲート
128は入力信号134を受ける。
【００２０】プルダウン部は、好適に第３の端子136と
第２の端子124との間に接続されたNMOSトランジスタ116
から構成されている。第３の端子136は好適には低論理
レベルにある。NMOSトランジスタ116はソース138、ゲー
ト142、およびドレイン143を備えている。ソース138は
第３の端子136に接続され、ドレイン143は第２の端子12
4に接続され、ゲート142は入力信号134を受ける。
【００２１】トライステート部118は第２の端子124と集
積回路の出力ピン108との間に接続されている。トライ
ステート部118は好適にPMOSトランジスタ144、NMOSトラ
ンジスタ146、およびインバータ148を備えている。NMOS
トランジスタ146はPMOSトランジスタ142と並列になって
いる。インバータ148はトライステート部118の制御信号
152を受けるが、出力154を備えている。PMOSトランジス
タ144はドレイン156、ゲート158、およびソース162を備
えている。ゲート158はインバータ148の出力154に接続
されている。NMOSトランジスタ146はドレイン164、ゲー
ト166、およびソース168を備えている。ドレイン164はP
MOSトランジスタ144のドレイン156に接続され、第２の
端子124にも接続されている。ソース168はPMOSトランジ
スタ144のソース162に接続され、出力ピン108にも接続
されている。ゲート166はトライステート部118の制御信
号152を受ける。PMOSトランジスタ144およびNMOSトラン
ジスタ146の両者のソースおよびドレインはその位置を
交換することができる。他の好適実施例では、トライス
テート部118はPMOSトランジスタまたはNMOSトランジス
タの一方しか備えていない。
【００２２】動作において、入力信号134が低論理レベ
ルを取れば、プルアップ部のPMOSトランジスタ114は第
１の端子122と第２の端子124との間に低インピーダンス
電流路を形成する。低インピーダンス電流路は第２の端
子124に高論理レベルを確保する。また、低インピーダ
ンス電流路のインピーダンスはZdである。
【００２３】入力信号134が高論理レベルを取れば、プ
ルダウン部のNMOSトランジスタ116は入力信号134に応答
して第３の端子136と第２の端子124との間に低インピー
ダンス電流路を作る。低インピーダンス電流路は第２の
端子124に低論理レベルを確保する。低インピーダンス
電流路のインピーダンスは実質上Zdに等しい。
【００２４】トライステート部118は制御信号152により
低インピーダンス状態または高インピーダンス状態に設
定される。低インピーダンス状態は高論理レベルを有す
る制御信号152により確立され、高インピーダンス状態
は低論理レベルを有する制御信号152により確立され
る。
【００２５】トライステート部118が低インピーダンス
状態にあると、NMOSトランジスタ146は第１の低インピ
ーダンス状態にあり、PMOSトランジスタ144は第２の低
インピーダンス状態にある。並列している第１および第
２の低インピーダンス状態のインピーダンスはZcであ
り、これは(Zo−Zd)に実質上等しい。したがって、プル
アップ部PMOSトランジスタ114またはプルダウン部NMOS
トランジスタ116を備えているトライステート部118の総
合インピーダンスは実質上、出力伝送線路116の特性イ
ンピーダンスであるZoである。これにより出力伝送線路
106のインピーダンスと出力ドライバ102のインピーダン
スとが整合する。
【００２６】トライステート部118が高インピーダンス
状態にあると、PMOSトランジスタ144およびNMOSトラン
ジスタ146の両者はその対応する高インピーダンス状態
にある。この高インピーダンス状態により第２の端子12
4は出力伝送線路106から実質上分離される。
【００２７】102および104のような複数の出力ドライバ
の一つのトライステート部だけがその制御信号によりそ
の低インピーダンス状態に設定される。他のトライステ
ート部はすべて高インピーダンス状態に設定される。た
とえば、トライステート部118だけがその低インピーダ
ンス状態に設定され、トライステート部170はその高イ
ンピーダンス状態に設定される。これにより出力ドライ
バ102の第２の端子124が出力伝送線路106に結合され
る。したがって、出力伝送線路106にかかる電圧は出力
ドライバ102により設定される。
【００２８】複数のドライバがすべて一つの出力ピン10
8に接続されている状態では、本発明は高周波回路に必
要な出力ピンの数を低減する。
【００２９】図３は本発明の第２の好適実施例300を示
している。その構造および動作は第１の実施例100と同
様である。302のような各出力ドライバについて、プル
ダウン部306はやはり好適にNMOSトランジスタから成
り、トライステート部308はやはり好適に制御信号312に
より高インピーダンス状態または低インピーダンス状態
に制御される。しかし、プルアップ部304は好適にバイ
ポーラトランジスタ316を駆動するCMOS回路314を備えて
いる。
【００３０】バイポーラトランジスタ316はコレクタ31
8、ベース320、およびエミッタ322を備えている。コレ
クタ318は第１の端子324に接続されている。エミッタ32
2は第２の端子326に接続されている。
【００３１】CMOS回路314はPMOSトランジスタ328および
NMOSトランジスタ332を備えている。PMOSトランジスタ3
28はソース334、ゲート336、およびドレイン338を備え
ている。ドレイン338はバイポーラトランジスタ316のベ
ース320に接続されている。ソース334は第１の端子324
に接続されている。ゲート336は入力信号342を受ける。
NMOSトランジスタ332もソース344、ゲート346、および
ドレイン348を備えている。ドレイン348はバイポーラト
ランジスタ316のベース320に接続されている。ソース34
4は第３の端子352に接続されている。ゲート346は入力
信号342を受ける。
【００３２】動作において、プルアップ部304、プルダ
ウン部306、およびトライステート部308は第１の実施例
のように入力信号342に応答する。プルアップ部304の動
作だけをここに更に説明する。入力信号342が低論理レ
ベルを取れば、第２の端子326は、第１の端子324と第２
の端子326との間に低インピーダンス電流路を設けるこ
とにより、高論理レベルを取る。この低インピーダンス
電流路のインピーダンスはZdである。このインピーダン
スとその低インピーダンス状態にあるトライステート部
308のインピーダンスとの和は出力伝送線路360の特性イ
ンピーダンスに実質上等しい。したがって、今回も、ト
ライステート部308はスイッチおよび終端インピーダン
スの一部の両者として働く。トライステート部308がそ
の高インピーダンス状態にあると、出力ドライバ302を
出力伝送線路360から分離する。トライステート部308が
その低インピーダンス状態にあると、終端インピーダン
スの一部として働き、出力伝送線路360のインピーダン
スと整合する。
【００３３】図４は本発明の第３の好適実施例400を示
す。その構造および動作は第２の好適実施例300と同様
である。プルアップ部402はやはり好適にバイポーラト
ランジスタ406を駆動するCMOS回路404を備えている。バ
イポーラトランジスタ406はベース408を備えている。ト
ライステート部412はやはり好適に制御信号414により高
インピーダンス状態または低インピーダンス状態のいず
れかに設定される。
【００３４】しかし、プルダウン部416は好適にバイポ
ーラトランジスタ418を駆動するNMOSトランジスタを備
えている。バイポーラトランジスタ418はコレクタ422、
ベース424、およびエミッタ426を備えている。コレクタ
422は第２の端子428に接続されている。エミッタ426は
第３の端子432に接続されている。
【００３５】NMOSトランジスタは第１のNMOSトランジス
タ434および第２のNMOSトランジスタ436を備えている。
第１のNMOSトランジスタ434はドレイン438、ゲート44
2、およびソース444を備えている。ドレイン438は第２
の端子428に接続されている。ゲート442は入力信号446
を受ける。ソース444はバイポーラトランジスタ418のベ
ース424に接続されている。
【００３６】第２のNMOSトランジスタ436もドレイン44
6、ゲート448、およびソース450を備えている。ドレイ
ン446はバイポーラトランジスタ418のベース424に接続
されている。ゲート448はプルアップ部402のバイポーラ
トランジスタ406のベース408に接続されている。ソース
450は第３の端子432に接続されている。
【００３７】動作において、プルアップ部402、プルダ
ウン部416、およびトライステート部412は第１の実施例
100のように入力信号446に応答する。それらについては
これ以上説明しないことにする。
【００３８】複数のドライバは一つの集積回路に積載さ
れる必要はない。図５は三つの出力ドライバ502、504、
および506、および二つの中間伝送線路512および516を
示す。各ドライバは、点線の箱で示してあるが、好適実
施例の一つでよい。それで、図５の点線の箱を図２、図
３、または図４に示すドライバで置き換えることができ
る。各ドライバは出力ピンに接続されている。たとえ
ば、出力ドライバ504は出力ピン508に接続されている。
【００３９】中間伝送線路は集積回路に積載することが
でき、または集積回路の外に設置することができる。こ
れらは出力ピンを出力伝送線路に接続する。たとえば、
中間伝送線路516および512は出力ピン518を出力伝送線
路514に接続する。中間伝送線の特性インピーダンスは
出力伝送線路の特性インピーダンスZoに実質上等しい。
各中間伝送線路は少なくとも一つの出力ピンに接続され
ている。たとえば、中間伝送線路516は出力ピン508に接
続されている。
【００４０】各ドライバについて、その入力信号には立
上り時間がある。入力信号の立上り時間を規定する一つ
の方法は入力信号のレベルが10％から90％まで進むに必
要な時間である。
【００４１】中間伝送線路の全長は好適には入力信号の
立上り時間により制限される。特定インピーダンスがZo
で長さがすべての中間伝送線路の長さの和の２倍に等し
い人工伝送線路が確定されている。各入力信号がこの人
工伝送線路を通して伝播するのに必要な時間Tdはその入
力信号の立上り時間より実質上少ない。一好適実施例で
は、必要な時間Tdはすべての入力信号の最も速い立上り
時間より好適に少ない。
【００４２】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様毎に列挙する。 (1) 第１及び第２の端を有する特性インピーダンスZo
の出力伝送線路を駆動する出力ドライバを備えた高周波
回路において、該出力ドライバが、第１の端子と第２の
端子との間に接続され、入力信号に応答して前記第１の
端子と前記第２の端子との間にインピーダンスZdを有す
る低インピーダンス電流路を形成して、入力信号が第２
の論理レベルのとき前記第２の端子に第１の論理レベル
を確立するプルアップ部と、第３の端子と前記第２の端
子との間に接続され、入力信号に応答して前記第３の端
子と前記第２の端子との間に実質上Zdに等しいインピー
ダンスを有する低インピーダンス電流路を形成して、入
力信号が前記第１の論理レベルのとき前記第２の端子に
前記第２の論理レベルを確立するプルダウン部と、出力
を有し、前記第２の端子と前記出力伝送線路の第１の端
との間に接続され、制御信号に応答して高インピーダン
ス状態および低インピーダンス状態の一方を取り、該高
インピーダンス状態では前記第２の端子を前記出力伝送
線路から実質上分離し、該低インピーダンス状態では前
記第２の端子を実質上(Zo−Zd)に等しいインピーダンス
Zcを通して前記出力伝送線路に接続するトライステート
部と、を備えてなることを特徴とする高周波回路。
【００４３】(2) 前項(1)記載の出力ドライバを複数備
え、各出力ドライバが前記出力伝送線路を駆動してなる
高周波回路において、或る所定の時刻に、一つのトライ
ステート部だけがその制御信号により低インピーダンス
状態に制御され、その第２の端子を出力伝送線路に結合
してなる前項(1)に記載の高周波回路。
【００４４】(3) 前記各出力ドライバの前記プルアッ
プ部をPMOSトランジスタで形成し、前記プルダウン部を
NMOSトランジスタで形成してなる前項(2)に記載の高周
波回路。
【００４５】(4) 前記PMOSトランジスタは、前記第１
の端子に接続されたソース、前記第２の端子に接続され
たドレイン、及び前記入力信号を受けるゲートを備え、
前記NMOSトランジスタは、前記第３の端子に接続された
ソース、前記第２の端子に接続されたドレイン、及び前
記入力信号を受けるゲートを備えてなる前項(3)に記載
の高周波回路。
【００４６】(5) 前記各出力ドライバの前記プルアッ
プ部を、バイポーラトランジスタを駆動するCMOS回路で
形成し、前記プルダウン部をNMOSトランジスタで形成し
てなる前項(2)に記載の高周波回路。
【００４７】(6) 前記各出力ドライバの前記プルアッ
プ部は、ベース、前記第１の端子に接続されたコレク
タ、前記第２の端子に接続されたエミッタを備えるバイ
ポーラトランジスタと、CMOS回路を備え、該CMOS回路
が、前記バイポーラトランジスタのベースに接続された
ドレイン、前記第１の端子に接続されたソース、及び前
記入力信号を受けるゲートを備えたPMOSトランジスタ
と、前記バイポーラトランジスタのベースに接続された
ドレイン、前記第３の端子に接続されたソース、及び前
記入力信号を受けるゲートを備えたNMOSトランジスタと
からなり、前記プルダウン部のNMOSトランジスタは、前
記第２の端子に接続されたドレイン、前記第３の端子に
接続されたソース、及び前記入力信号を受取るゲートを
備えてなる前項(5)に記載の高周波回路。
【００４８】(7) 前記各出力ドライバの前記プルアッ
プ部は、バイポーラトランジスタを駆動するCMOS回路か
らなり、前記プルダウン部は、バイポーラトランジスタ
を駆動するNMOSトランジスタからなる前項(2)に記載の
高周波回路。
【００４９】(8) 前記各出力ドライバの前記プルアッ
プ部は、ベース、前記第１の端子に接続されたコレク
タ、前記第２の端子に接続されたエミッタを備えるバイ
ポーラトランジスタと、CMOS回路を備え、該CMOS回路
が、前記バイポーラトランジスタのベースに接続された
ドレイン、前記第１の端子に接続されたソース、及び前
記入力信号を受けるゲートを備えたPMOSトランジスタ
と、前記バイポーラトランジスタのベースに接続された
ドレイン、前記第３の端子に接続されたソース、及び前
記入力信号を受けるゲートを備えたNMOSトランジスタと
からなり、前記各出力ドライバのプルダウン部は、ベー
ス、前記第２の端子に接続されたコレクタ、及び前記第
３の端子に接続されたエミッタを備えるバイポーラトラ
ンジスタと、NMOSトランジスタを備え、該NMOSトランジ
スタが、前記第２の端子に接続されたドレイン、前記入
力信号を受けるゲート、及び前記バイポーラトランジス
タのベースに接続されているソースを備えた第１のNMOS
トランジスタと、前記バイポーラトランジスタのベース
に接続されたドレイン、前記プルアップ部のバイポーラ
トランジスタのベースに接続されたゲート、前記第３の
端子に接続されているソースを備えた第２のNMOSトラン
ジスタとからなる前項(7)に記載の高周波回路。
【００５０】(9) 前記各出力ドライバのトライステー
ト部が、PMOSトランジスタと、該PMOSトランジスタに並
列のNMOSトランジスタとからなり、前記制御信号は、前
記NMOSトランジスタのインピーダンスを第１の低インピ
ーダンスに設定することにより前記トライステート部を
その低インピーダンス状態にし、前記制御信号の補信号
は前記PMOSトランジスタのインピーダンスを第２の低イ
ンピーダンスになるよう設定する前項(2)に記載の高周
波回路。
【００５１】(10) 前記各トライステート部は、前記ト
ライステート部の制御信号を受けると共に出力を有する
インバータを備え、前記各トライステート部の前記PMOS
トランジスタは、ドレイン、ソース、及びインバータの
出力に接続されゲートを備え、前記NMOSトランジスタ
は、前記PMOSトランジスタのドレインに接続されたドレ
イン、前記PMOSトランジスタのソースに接続されたソー
ス、及び前記制御信号を受取るゲートを備えてなる前項
(9)に記載の高周波回路。
【００５２】(11) 前項１に記載の複数の出力ドライバ
と、該出力ドライバを前記出力伝送線路に接続する一以
上の中間伝送線路であって、該各中間伝送線路が、実質
上Zoに等しい特性インピーダンスを備えると共に少なく
とも一つの出力ドライバに接続されているものとを備え
ており、前記各ドライバの入力信号には立上り時間があ
り、該入力信号を、特性インピーダンスがZoであり、長
さがすべての前記中間伝送線路の長さの和の２倍である
人工伝送線路を通して伝播させるのに必要な時間はその
入力信号の立上り時間より実質上少ない前項(1)に記載
の高周波回路。
【００５３】(12) 前記各ドライバにおいて、その入力
信号を人工伝送線路を通して伝播させるのに必要な時間
が、すべての入力信号の中の最も速い立上り時間の半分
より少ない前項(11)に記載の高周波回路。
【００５４】
【発明の効果】以上の如く本発明によれば、複数の出力
ドライバを、インピーダンス整合を取りながら選択的に
出力伝送線路に接続することができる。
【図面の簡単な説明】
【図１】 従来技術の高周波出力ドライバを示す。
【図２】 本発明の第１の実施例を示す。
【図３】 本発明の第２の実施例を示す。
【図４】 本発明の第３の実施例を示す。
【図５】 中間伝送線により接続されて出力伝送線路を
駆動する本発明の複数の出力ドライバを示す。
【符号の説明】
１００：高周波回路 １０２、１０４：出力ドライバ １０６：出力伝送線路 １０８：出力ピン １１４：ＰＭＯＳトランジスタ １１６：ＮＭＯＳトランジスタ １１８：トライステート部 １３４：入力信号 １４２：ＰＭＯＳトランジスタ １４６：ＮＭＯＳトランジスタ １４８：インバータ ３００：高周波回路 ３０２、３０４：出力ドライバ ３１４：ＣＭＯＳ回路 ３１６：バイポーラトランジスタ ３４２：入力信号 ３６０：出力伝送線路 ４００：高周波回路 ４０４：ＣＭＯＳ回路 ４０６：バイポーラトランジスタ ４１２：トライステート部 ５０２、５０４、５０６：出力ドライバ ５０８、５１０、５１８：出力ピン ５１２、５１６：中間伝送線路 ５１４：出力伝送線路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２の端を有する特性インピーダ
    ンスZoの出力伝送線路を駆動する出力ドライバを備えた
    高周波回路において、該出力ドライバが、 第１の端子と第２の端子との間に接続され、入力信号に
    応答して前記第１の端子と前記第２の端子との間にイン
    ピーダンスZdを有する低インピーダンス電流路を形成し
    て、入力信号が第２の論理レベルのとき前記第２の端子
    に第１の論理レベルを確立するプルアップ部と、 第３の端子と前記第２の端子との間に接続され、入力信
    号に応答して前記第３の端子と前記第２の端子との間に
    実質上Zdに等しいインピーダンスを有する低インピーダ
    ンス電流路を形成して、入力信号が前記第１の論理レベ
    ルのとき前記第２の端子に前記第２の論理レベルを確立
    するプルダウン部と、 出力を有し、前記第２の端子と前記出力伝送線路の第１
    の端との間に接続され、制御信号に応答して高インピー
    ダンス状態および低インピーダンス状態の一方を取り、
    該高インピーダンス状態では前記第２の端子を前記出力
    伝送線路から実質上分離し、該低インピーダンス状態で
    は前記第２の端子を実質上Zo−Zdに等しいインピーダン
    スZcを通して前記出力伝送線路に接続するトライステー
    ト部と、を備えてなることを特徴とする高周波回路。
  2. 【請求項２】請求項１に記載の出力ドライバを複数備
    え、各出力ドライバが前記出力伝送線路を駆動してなる
    高周波回路において、 或る所定の時刻に、一つのトライステート部だけがその
    制御信号により低インピーダンス状態に制御され、その
    第２の端子を出力伝送線路に結合してなる請求項１に記
    載の高周波回路。
  3. 【請求項３】請求項１に記載の複数の出力ドライバと、 該出力ドライバを前記出力伝送線路に接続する一以上の
    中間伝送線路であって、該各中間伝送線路が、実質上Zo
    に等しい特性インピーダンスを備えると共に少なくとも
    一つの出力ドライバに接続されているものとを備えてお
    り、 前記各ドライバの入力信号には立上り時間があり、 該入力信号を、特性インピーダンスがZoであり、長さが
    すべての前記中間伝送線路の長さの和の２倍である人工
    伝送線路を通して伝播させるのに必要な時間はその入力
    信号の立上り時間より実質上少ない請求項１又は２に記
    載の高周波回路。
JP6067657A 1993-04-13 1994-03-11 高周波回路の出力ドライバ Pending JPH06311020A (ja)

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