JPH06224731A - 制御インピーダンストランジスタスイッチング回路 - Google Patents

制御インピーダンストランジスタスイッチング回路

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JPH06224731A
JPH06224731A JP5319052A JP31905293A JPH06224731A JP H06224731 A JPH06224731 A JP H06224731A JP 5319052 A JP5319052 A JP 5319052A JP 31905293 A JP31905293 A JP 31905293A JP H06224731 A JPH06224731 A JP H06224731A
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pull
circuit
transistor
circuits
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JP5319052A
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Brian Jeremy Parsons
ブライアン、ジェレミー、パーソンズ
John Simpson Robert
ロバート、ジョン、シンプソン
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Inmos Ltd
Original Assignee
Inmos Ltd
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    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H03K17/166—Soft switching
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    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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Abstract

(57)【要約】 【目的】 スイッチング動作中の実効インピーダンスを
制御する。 【構成】 出力ノードと、夫々が前記出力ノードと高／
低電位の電源供給線との間に並列に接続された複数のプ
ルアップ／プルダウン回路とを備え、（前記回路のそれ
ぞれは、オン、オフ状態の間でスイッチング可能な少な
くとも１つのトランジスタと、そのトランジスタがオン
したときその回路に所要の抵抗を維持できる回路手段と
を有する）と、プルアップ及びプルダウン回路の一連の
スイッチング動作において、それぞれの動作は１つのプ
ルアップ回路、プルダウン回路のトランジスタを同時に
スイッチングし、その連続的な動作の間に遅延をもたら
す遅延回路手段を含み、出力インピーダンスを、出力の
信号が変化している間、安定させるスイッチ動作回路手
段とを、備えるものとして構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路の出力ドライバ
に使用されるような回路を含む制御インピーダンス型ト
ランジスタスイッチ回路に関する。
【０００２】
【従来の技術】コンピュータシステムでのバス接続を避
けるために２個の相互接続したコンピュータ即ち集積回
路チップ間の１本の導電路に沿ってシリアルデータ通信
を行うための提案がなされている。そのような直列デー
タ通信では相互接続した装置のネットワーク内の接続の
数は少くなるが、高い信号帯域幅が必要であるためチッ
プ―チップ間の相互接続は伝送線として取扱わねばなら
ない。データの歪みによるエラーを回避するためにはそ
のような伝送線に沿った望ましくない反射を減少させる
必要がある。
【０００３】
【発明が解決しようとする課題】そのような反射を避け
るには伝送線は発信元または受信端に適当な終端を有し
ていなければならない。伝送線に接続する出力ドライバ
回路で発信元終端を用いる場合には電力消費は減少しう
るが、出力ドライバの抵抗がその線に沿ってデータを送
る場合の出力信号の変化中に変化するといくつかの問題
が生じる。一般にドライバ回路は信号値の変化を示すた
めに出力端子の電位を変化させるべくプルアップまたは
プルダウントランジスタを使用する。そのようなドライ
ブトランジスタの抵抗はスイッチング周期では通常０で
はない。すなわち、スイッチングトランジスタが導通状
態に変わる前に出力信号レベルの変化が出力端子から送
られることになる。スイッチング動作中の中間抵抗は場
合によっては負荷側端に誤データまたはグリッチを入れ
ることになる。
【０００４】本発明の目的はスイッチング動作中実効イ
ンピーダンスを制御するインピーダンストランジスタス
イッチ回路を提供することである。
【０００５】
【課題を解決するための手段】本発明は制御インピーダ
ンストランジスタスイッチ回路を提供するものであっ
て、この回路は出力ノードと、夫々上記出力ノードと高
電位の電源線との間に並列接続される複数の並列プルア
ップ回路と、夫々が上記出力ノードと低電位電源線との
間に並列に接続する複数の並列プルダウン回路と、スイ
ッチ作動回路装置と、を含み、上記プルアップおよびプ
ルダウン回路の夫々はオン状態とオフ状態の間でスイッ
チ可能な少くとも１個のトランジスタスイッチとこのト
ランジスタスイッチがオンとなるときその回路の抵抗を
所望値に維持するように動作する回路装置とを含んでお
り、上記スイッチ作動回路装置は上記プルアップおよび
プルダウン回路において夫々が１個のプルアップ回路と
１個のプルダウン回路内の１個のトランジスタの同時ス
イッチングを行う一連のトランジスタスイッチング動作
を夫々の間に時間遅延をもって行わせるための時間遅延
回路を含む。
【０００６】本発明はまた集積回路用の出力ドライバ回
路を提供するものであって、このドライバ回路は出力端
子と、夫々上記出力端子と高電位の電源線との間に並列
に接続する複数の並列プルアップ回路と夫々上記出力端
子と低電位の電源線との間に並列に接続する複数の並列
プルダウン回路と、スイッチ作動回路装置と、を含み、
上記プルアップおよびプルダウン回路の夫々はオン状態
とオフ状態の間でスイッチ可能な少くとも１個のトラン
ジスタスイッチとこのトランジスタスイッチがオンとな
るときその回路の抵抗を所望値に維持するように動作す
る回路装置とを含んでおり、上記スイッチ作動回路装置
は上記プルアップおよびプルダウン回路において、夫々
が１個のプルアップ回路と１個のプルダウン回路内の１
個のトランジスタの同時スイッチングを行う一連のトラ
ンジスタスイッチング動作を夫々の間に時間遅延をもっ
て行わせしめる時間遅延回路を含み、それにより出力イ
ンピーダンスが出力端子の信号の変化中安定化されるご
とくなっている。
【０００７】上記回路装置は上記トランジスタスイッチ
と直列になった抵抗を含むことが出来る。あるいはこの
回路装置はトランジスタスイッチのオン状態を制御して
完全に導通したときそのスイッチを介し所望の抵抗を維
持するための帰還回路を含むことが出来る。使用に当っ
ては、この出力ドライバ回路は直列伝送線に接続され、
データを出力端子から遠隔位置に伝送する。プルアップ
およびプルダウン回路はこの伝送線に沿って送られるデ
ータを損うようなレベルの反射信号を防止するためのこ
の伝送線用のソース終端を与える実効抵抗を有する。
【０００８】好適には夫々のプルアップおよびプルダウ
ン回路は抵抗素子と直列に１個のトランジスタを含み、
この素子の抵抗値はそのトランジスタが完全に導通する
ときのそのトランジスタの抵抗より著しく大きい。
【０００９】好適には前記スイッチ作動回路装置は時間
遅延回路装置を有し、この遅延回路装置は夫々のトラン
ジスタスイッチのオンおよびオフ状態間の遷移時間より
大きい遅延をスイッチング動作間に導入する。
【００１０】好適には３個以上のプルアップ回路と３個
以上のプルダウン回路が用いられる。４個としてもよ
い。
【００１１】本発明は、出力ノードと、夫々この出力ノ
ードと高電位電源線との間に並列に接続した複数の並列
プルアップ回路と、夫々この出力ノードと低電位の電源
線との間に並列に接続した複数の並列プルダウン回路
と、を含み、夫々のプルアップおよびプルダウン回路が
少くとも１個のトランジスタスイッチとそのトランジス
タスイッチがオンのときの実効抵抗を維持するための回
路装置とを含むごとくなった制御インピーダンストラン
ジスタスイッチ回路を動作させる方法を含んでおり、こ
の方法は、時間遅延をもって夫々１個のプルップ回路と
１個のプルダウン回路の１個のトランジスタを、少くと
も他の１個のプルアップ回路および他の１個のプルダウ
ン回路を変化させることなく同時にスイッチングさせる
一連のトランジスタスイッチング動作を行わせることか
らなる。
【００１２】次々行われるこれら動作間の時間遅延は、
任意の１回のスイッチング動作においてスイッチされる
トランジスタが次のスイッチング動作の開始前に完全に
その導通状態を変えているようにするものである。
【００１３】好適には動作のシーケンスは各プルアップ
回路のトランジスタが第１状態となり、各プルダウン回
路のトランジスタがその逆の第２状態となると開始し、
そしてこのシーケンスの終りで各プルアップ回路のトラ
ンジスタは第２状態にそして各プルダウン回路のトラン
ジスタは第１状態になる。
【００１４】本発明は集積回路装置の出力端子から負荷
へ、伝送線を介してデータを直列に送る方法を含み、こ
の伝送線は上記の方法でスイッチする出力ドライバ回路
によりソース終端される。
【００１５】本発明は複数の集積回路装置を含み、それ
らの内の２個の装置間で相互接続したデータパスを有
し、このデータパスは上記装置の内の１個の出力ドライ
バ回路に接続する伝送線を含み、この出力ドライバ回路
は前記のごときものである。
【００１６】
【実施例】図１はチップ１１，１２，１３のような相互
に接続された集積回路チップのネットワークを示してお
り、この例ではチップ１１はデータを出力端子１５から
伝送線１６を介してチップ１２上の負荷１７に送るよう
に構成された論理回路１４を含む。この伝送線１６は直
列シングルデータ線であり、同様の伝送線１８はチップ
１３からチップ１２にデータを供給するために用いられ
る。この例ではこれらチップはマイクロコンピュータま
たは他の集積回路チップを含み、そしてここでは便宜上
チップ１１の出力ドライバ回路の詳細のみを述べる。こ
の場合、出力端子１５は切換可能なプルアップ回路２１
により高電位供給線２０に接続可能である。あるいはこ
の出力端子１５は切換可能なプルダウン回路２３により
接地線２２に接続することが出来る。プルアップおよび
プルダウン回路２１，２３の動作は論理回路１４で制御
される論理ゲート２４によって制御される。
【００１７】プルアップおよびプルダウン回路装置２
１，２３の詳細を図２に示す。プルアップ回路装置２１
は４個の並列プルアップ回路３０，３１，３２，３３を
含む。これら回路の夫々はスイッチングトランジスタ３
５と直列接続した抵抗３６とを含む。これら回路３０，
３１，３２，３３の夫々は出力端子１５に接続したライ
ン４０と電圧電源線２０の間に並列に接続する。プルダ
ウン回路装置２３は４個の並列回路４１，４２，４３，
４４を含み、その夫々はライン４０と接地線２２の間で
スイッチングトランジスタ５１と直列となった抵抗５０
から成る。
【００１８】この場合、論理ゲート２４は出力端子１５
の出力信号の状態を変えるための信号をライン５２に与
えるスイッチ作動回路装置として作用する。このスイッ
チ作動回路装置は遅延回路装置を含み、この遅延回路装
置はライン５２に接続した３個の遅延ユニット５３，５
４，５５を含む。ライン５２の信号の変化はまずプルア
ップおよびプルダウン回路３０と４１に加えられる入力
Ａとして与えられる。遅延ユニット５３により与えられ
る遅延時間後にその信号は次のプルアップおよびプルダ
ウン回路対３１と４２への点Ｂに加えられる。そして遅
延ユニット５４による遅延時間後に、ライン５２の信号
はその次のプルアップおよびプルダウン回路対３２，４
３へのＣに加えられる。遅延ユニット５５による最後の
遅延後にライン５２の信号は最後のプルアップおよびプ
ルダウン回路対３３，３４へのＤに加えられる。各プル
アップおよびプルダウン回路対はＡ，Ｂ，ＣまたはＤに
加えられる信号がその対のプルアップおよびプルダウン
トランジスタのゲートに同時に加えられてライン４０を
電源線２０に接続しそしてそれを接地点から切離すか、
あるいはライン４０を接地しそして電源線２０から切離
すかするという点で同様に動作する。
【００１９】ライン５２上の信号の値の０から１へそし
て次に０にもどる１回の変化の効果を図３に示す。出力
パッド１５上の電圧はライン６０で示してあり、これは
プルアップおよびプルダウン回路が適正な遅延後に次々
に切換わるときに接地電位とＶＤＤの間で段階的に増加
する。まず４個のプルダウン回路のすべてがライン４０
を接地電位になっており、プルアップ回路が高電位ライ
ン２０からライン４０を切離す。スイッチ作動信号がＡ
に入ると第１の回路対がライン４０をプルアップ回路３
０を介して高電位に接続させるように切換わりそしてプ
ルダウン回路４１が開放し、その間３個の他のプルダウ
ン回路４２，４３，４４はライン４０の接地点への接続
を維持する。これは、１個の接地されたプルアップ回路
３０がポテンシャルデバイダとして作用して３個のそれ
により接続したプルダウン回路が出力パッドの電位を位
置６１に１ステップ上昇させることを意味する。遅延ユ
ニット５３による遅延後に、入力信号Ｂが図３に示すよ
うに作動され、そして出力パッドの電位は２個のプルア
ップ回路３０，３１、高電位線２０にライン４０を接続
し、２個のプルダウン回路４３，４４がライン４０を接
地ラインに接続したままとなっているから、レベル６２
へと変化する。Ｃでの入力信号の作用後に、１５の出力
電圧は３個のプルアップ回路がライン４０を高電位電源
ライン２０に接続し、プルダウン回路４４のみがライン
４０を接地ラインに接続したままとなるからレベル６３
に上昇する。Ｄでの入力後に４個のプルアップ回路のす
べてが高電位ライン２０に接続し、プルダウン回路は閉
じない。これにより、端子１５の出力信号は電源ライン
電位に対応するものとなる。同様に、ライン５２の信号
がこの出力を１から０に切換えるとき、このスイッチン
グのシーケンスは逆になり、回路３０と４１がまずライ
ン４０を接地させてそれをライン２０から切離し、他の
３個の回路が高電位ライン２０への接続を維持する。次
々のスイッチング動作において、夫々の回路は出力端子
１５の電位を接地電位に前記した段階を逆にたどって低
下させるように動作する。
【００２０】図４は出力電圧の０から電源ライン２０の
電位への変化中のプルアップおよびプルダウン段の夫々
の動作を示す。図４において、値１を出す信号はまずＡ
に入り、そして短い時間インターバル後にトランジスタ
３５と５１がその導通状態を図４のライン７０で示すよ
うに変化しはじめる。トランジスタ３５と５１が完全に
変化した導通条件になったときを水平部分７２で示して
いる。Ｂの信号入力から僅かの時間後に、トランジスタ
３５と５１はライン７３で示すように序々にその導通状
態を変化させそして７４で完全に変化した導通状態とな
る。同様に、Ｃでの信号入力後に、トランジスタ３５と
５１は７５で示すようにその状態を変化し、７６で示す
ように完全に変化した状態となる。Ｄでの信号入力後
に、トランジスタ３５，５１は７７で示すように序々に
変化して７８で完全な変化した状態となる。ユニット５
３，５４，５５による遅延は信号Ｂ，Ｃ，Ｄが前段のト
ランジスタがすでに完全に変化した導通状態となった後
にのみ夫々のトランジスタに加えられるように選ばれ
る。この例では任意の段のトランジスタ対の導通状態は
次の段のトランジスタがその導通状態を変化しはじめる
前に完全に変化している。これは、夫々のトランジスタ
が一つの導通状態から他へと完全に変化するに要する時
間に対し、信号Ａ，Ｂ，ＣおよびＤの間の時間インター
バルを適正に選ぶことにより達成される。
【００２１】時間の遅れた段階的なシーケンスで出力電
圧を切換えるようにすることにより、出力ドライバ回路
の電流の変化率は、出力ドライバの電源に過度のグリッ
チまたはバウンスを生じさせるような電流の過度の変化
率を避けるように制御される。
【００２２】更に、抵抗３６，５０の値はトランジスタ
３５，５１がオンとなるときのその抵抗に対しかなりの
ものとなるようにされる。いくつかの例では、抵抗３６
−５０は同一の値であるが、他の実施例では抵抗３６の
値は抵抗５０とは異なったものとしうる。トランジスタ
３５または５１がそれを導通させるためのスイッチング
動作中導通しはじめると、そのトランジスタが他の導通
状態に完全に変化する充分前に図４に示すように出力電
圧を変化させることがわかる。云い換えると、それが或
る導通度となってしまうと、そのトランジスタの抵抗が
二つの極限導通状態間で変化しつつある間に出力電圧は
変化することになる。しかしながら、大きな抵抗３６ま
たは５０が直列に入るために出力端子１５および伝送ラ
イン１６からみての全体の抵抗の変化はトランジスタ３
５または５１のスイッチングの中間状態では非常に小さ
い。従って、夫々がスイッチングトランジスタとは直列
の回路を介しての遅延したスイッチング動作シーケンス
をもって出力信号を切換えるようにすることにより、伝
送ライン１６のソース終端を形成する出力抵抗を実質的
に安定化することが出来る。
【００２３】抵抗３６と５０の値は、伝送ライン１６で
のデータ伝送の望ましくない反射を避けるように出力パ
ッド１５の電圧変化の夫々の方向について予定の限界内
に維持するように選ばれる。出力パッド１５から送られ
るデータは、この場合、直列データビットであり、抵抗
値は反射電圧レベルがしきい値より低くなり、信号値の
高信号値１へあるいは接地値へ移る変化と解釈しうるよ
うな実質的な反射の減少をもたらすように選ばれる。
【００２４】出力抵抗値の変動は、勿論スイッチングト
ランジスタが二つの導通状態間の遷移状態にある期間に
生じるものであって、これらトランジスタは好適には出
力インピーダンスの不整合が生じうる時間を最少とする
ためにそれらの二つの逆の導通状態間のスイッチングに
対し最少遷移時間をもつ。
【００２５】本発明は以上述べた例には限られない。例
えば抵抗３６と５０は例えばスイッチングトランジスタ
に直列の許容しうる抵抗値をもつトランジスタ回路のよ
うな他の実効抵抗素子で置き換えてもよく、あるいは図
５の構成としてもよい。この例では同一の参照数字を図
２のものと同一の素子について使用している。この場
合、抵抗３６と５０は省略されそしてトランジスタ３５
と５１の直列抵抗が帰還回路６５によりそのオン状態に
おいて制御される。この場合、トランジスタ３５と５１
はオフ状態で高インピーダンスを有し、そしてオンとな
るとプルアップおよびプルダウン回路に接続した帰還回
路６５により抵抗３６と５０によって与えられるものに
等しい低い抵抗となるＣＭＯＳ装置である。
【図面の簡単な説明】
【図１】本発明の集積回路チップのネットワークの概略
図である。
【図２】図１のチップの一の出力ドライバ回路の回路の
詳細図である。
【図３】図２に用いられる信号のタイミングシーケンス
を示す図である。
【図４】図２のトランジスタの導通シーケンスを示す図
である。
【図５】プルアップおよびプルダウン回路の他の構成を
示す図である。
【符号の説明】
１１，１２，１３ チップ １４ 論理回路 １５ 出力端子 １６，１８ 伝送ライン １７ 負荷 ２０ 高電位電源ライン ２１ プルアップ回路 ２３ プルダウン回路

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】出力ノードと、 夫々が前記出力ノードと高電位の電源供給線との間に並
    列に接続されている複数のプルアップ回路と、 夫々が前記出力ノードと低電位の電源供給線との間に並
    列に接続されている複数のプルダウン回路と、 とを備え、 前記プルアップ及びプルダウン回路のそれぞれは、オン
    状態とオフ状態と間でスイッチング可能である少なくと
    も１つのトランジスタスイッチと、トランジスタスイッ
    チがオンしたときその回路において所要の抵抗を維持す
    ることが実施可能な回路手段とを有しており、 さらに、前記プルアップ及び前記プルダウン回路の一連
    のトランジスタスイッチング動作において、それぞれの
    動作は１つのプルアップ回路と１つのプルダウン回路の
    トランジスタを同時にスイッチングし、その連続的な動
    作の間に時間遅延をもたらす遅延回路手段を含むスイッ
    チ動作回路手段を、 備える、制御インピーダンストランジスタスイッチ回
    路。
  2. 【請求項２】出力端子と、 夫々が前記出力端子と高電位の電源供給線との間に並列
    に接続されている複数のプルアップ回路と、 夫々が前記出力端子と低電位の電源供給線との間に並列
    に接続されている複数のプルダウン回路と、 を備え、 前記プルアップ及びプルダウン回路のそれぞれは、オン
    状態とオフ状態と間でスイッチング可能である少なくと
    も１つのトランジスタスイッチと、トランジスタスイッ
    チがオンしたときその回路において所要の抵抗を維持す
    ることが実施可能な回路手段とを有しており、 さらに、前記プルアップ及び前記プルダウン回路の一連
    のトランジスタスイッチング動作において、それぞれの
    動作は１つのプルアップ回路と１つのプルダウン回路の
    トランジスタを同時にスイッチングし、その連続的な動
    作の間に時間遅延をもたらす遅延回路手段を含み、出力
    インピーダンスを、出力端子の信号が変化している間、
    安定させるスイッチ動作回路手段を、 備える、集積回路用の出力ドライバ回路。
  3. 【請求項３】前記プルアップ回路及び前記プルダウン回
    路は、伝送線のソース終端を与えるために、データを転
    化させるレベルの反射信号が伝送線に沿って伝送される
    のを防ぐのに有効な抵抗を有し、データを前記出力端子
    から離れた位置へ伝送するシリアル伝送線に接続された
    請求項２記載の出力ドライバ回路。
  4. 【請求項４】前記遅延回路は夫々のスイッチング動作間
    に、各トランジスタスイッチのオンおよびオフ状態の間
    の遷移時間より長い遅延を与えるごとくなった請求項
    １、２または３の１に記載の回路。
  5. 【請求項５】前記所要の抵抗を維持するための回路手段
    は前記トランジスタスイッチと直列した抵抗素子を含む
    ごとくなった請求項１乃至４の１に記載の回路。
  6. 【請求項６】前記所要の抵抗を維持するように動作可能
    な回路手段は前記トランジスタスイッチに接続してオン
    状態の上記トランジスタスイッチの抵抗を制御するゲー
    トへ信号を与える帰還回路を含むごとくなった請求項１
    乃至４の１に記載の回路。
  7. 【請求項７】前記夫々のプルアップおよびプルダウン回
    路は抵抗素子と直列のトランジスタを含み、この抵抗素
    子の抵抗値は上記トランジスタが導通したときのそのト
    ランジスタの抵抗より実質的に大きいものであるごとく
    なった請求項１乃至６の１に記載の回路。
  8. 【請求項８】３個以上のプルアップ回路と３個以上のプ
    ルダウン回路を含むごとくなった請求項１乃至７の１に
    記載の回路。
  9. 【請求項９】出力ノードと、 夫々が前記出力ノードと高電位の電源供給線との間に並
    列に接続されている複数のプルアップ回路と、 夫々が前記出力ノードと低電位の電源供給線との間に並
    列に接続されている複数のプルダウン回路と、 を有し、 前記プルアップ及びプルダウン回路のそれぞれは、少な
    くとも１つのトランジスタスイッチと、トランジスタス
    イッチがオンしたときその回路において所要の抵抗を維
    持することが可能な回路手段とを備えている、 制御インピーダンストランジスタスイッチ回路の動作方
    法のうち、 連続的な動作の間に時間遅延をもたせた一連のトランジ
    スタスイッチング動作において、それぞれの動作が１つ
    のプルアップ回路と１つのプルダウン回路のトランジス
    タを同時にスイッチングし、一方、少なくとも１つの他
    のプルアップ及びプルダウン回路においては変化を行わ
    せないようにすることを備える制御インピーダンストラ
    ンジスタスイッチ回路の動作方法。
  10. 【請求項１０】前記動作間の遅延は、一つのスイッチン
    グ動作においてスイッチしたトランジスタが次のスイッ
    チング動作の開始前にその状態を変化させているような
    ものである請求項９に記載の方法。
  11. 【請求項１１】夫々の動作シーケンスは各プルアップ回
    路内のトランジスタが第１状態となり、各プルダウン回
    路のトランジスタが第２状態となるときに開始し、そし
    てそのシーケンスの終わりで各プルアップ回路のトラン
    ジスタが前記第２状態となり各プルダウン回路のトラン
    ジスタが前記第１状態となるごとくなった請求項９また
    は１０記載の方法。
  12. 【請求項１２】集積回路装置の出力端子から負荷へ伝送
    ラインを介して直列にデータを伝送する方法であってこ
    の伝送ラインは請求項９乃至１１の１に記載の方法によ
    りスイッチされる出力ドライバ回路によりソース終端さ
    れるごとくなった方法。
  13. 【請求項１３】複数の集積回路装置の間の２個の前記装
    置間に相互接続したデータパスを有し、このデータパス
    は前記複数の集積回路装置の内の１組の、請求項２また
    は３の出力ドライバ回路に接続する伝送ラインを含むご
    とくなった前記複数の集積回路装置。
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