JP3056259B2 - 入力側に印加される入力信号を出力側に接続される伝送線路に入力結合するためのgtl出力増幅器 - Google Patents
入力側に印加される入力信号を出力側に接続される伝送線路に入力結合するためのgtl出力増幅器Info
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Description
チップ内部とチップ外部の間の信号レベルまたは信号の
結合素子である。入出力回路の数はここではチップの機
能に依存する。入出力ポートは、例えばデジタル交換局
の場合、チップ当たり100端子のオーダーにある。この
ことは現在では希なことではない。導体板(ボード)に
おける広帯域バス線路は装置の個々の素子を相互に接続
する。ここではバスのこの伝送線路を介しての伝送周波
数がますます高周波になる傾向がある。ノイズに対する
確実性の理由から高周波の信号は付加的に相補的に伝送
され、このことは入出力ポートの数を倍にする。
悪化すること(過励振または励振不足)と、高周波での
適用(100〜500MHz以上)に対する高い電圧偏移のため
問題外である。高周波信号は通常はECL技術で、終端さ
れた50Ω伝送線路により伝送される。終端された50Ω線
路によって反射およびひいては信号の歪みが線路を介し
た伝送の際に回避される。ECL技術の欠点は損失電力が
比較的大きいことである。この損失電力は、入出力ポー
トの数に応じ、構成素子の全体損失電力の所定の要因と
なる得る。
(ECL規格=Emitter Coupled Logic;GTL規格=Gunning
Transeiver Logic;CTT規格=Center Tap Terminated Di
gital Interface)で使用されるオープンコレクタ技術
は有益である。ここでは損失電力の一部が外部抵抗に移
される。しかしオープンコレクタないしオープンドレー
ン技術の欠点は高周波適性が制限されることである。な
ぜなら、外部抵抗および負荷容量に応じて出力側の信号
上昇が制限されるからである。成る程出力増幅器のプル
ダウン抵抗は、線路の負荷容量が適切な時間で放電され
るように構成される。しかし高(ハイ)レベルに対する
上昇時間は外部抵抗および負荷容量のRC時定数によって
定められる。外部抵抗が50Ωの終端抵抗として電力反射
を回避するために実現されれば(例えばB.Gunning,“CM
OS Low−Voltage−Swing Transmission−Lin Transceiv
er",ISSCC 92,58−59ppに提案されているように)、2.5
pFの負荷で、スイッチング周波数を約50MHzに制限する
のに十分である。
側に接続された伝送線路に入力結合するためのGTL出力
増幅器において、高周波信号も伝送線路に接続すること
ができるように構成することである。
る。
る。
えてプルアップトランジスタ回路を使用する。このプル
アップトランジスタ回路は入力信号が第1の値から第2
の値に変化したときだけ第2の電位を出力側に印加す
る。
段は出力側に接続された線路の負荷容量に整合していな
ければならない。これは出力側の過不足充電を回避する
ためである。負荷容量の充電時間への遅延に正確に同調
するためにプルアップトランジスタ回路に制御回路を設
けることができ、この制御回路は負荷容量が充電される
までプルアップ分岐路を開く。
きる。すなわち、プルアップトランジスタ回路を過負荷
の際に遮断し、構成素子の過負荷が回避されるようにす
るのである。
する。
力増幅器の回路図、 図2は、図2の変形実施例の回路図、 図3は、プルアップトランジスタ回路内に制御回路を
有する出力増幅器の回路図、 図4は、制御回路を有する別の出力増幅器の回路図、 図5は、過負荷保護を有する出力増幅器の回路図、 図6は、図1の回路について、出力信号と時間tとの
関係を示す線図である。
ある。
Aには線路が接続されている。この線路は例えば50Ωの
抵抗Rにより終端されている。図1にはさらに線路の負
荷容量CLが示されている。出力増幅器AVの入力側Eには
入力信号E、例えば2進信号が供給される。この信号は
インバータINによって反転することができる。出力側A
の電位は一方ではプルダウントランジスタMN1によって
設定される。このトランジスタは導通制御されるとき、
出力側Aに第1の電位を印加する。さらに出力増幅器AV
はプルアップトランジスタ回路を有する。このトランジ
スタ回路は実施例ではトランジスタMP1とMP2からなる。
2つのトランジスタが導通制御されるとき、このプルア
ップトランジスタ回路は第2の電位を出力側Aに印加す
る。トランジスタMP1の入力側には反転入力信号eが印
加される。この入力信号はプルダウントランジスタMN1
にも印加される。プルアップトランジスタ回路のトラン
ジスタMN2の入力側には、反転入力信号eが遅延回路VZ1
によって遅延されて印加される。さらにトランジスタMN
3が設けられており、このトランジスタも同じように反
転入力信号eにより制御される。このトランジスタはプ
ルアップトランジスタ回路のトランジスタMP1とMN2の直
列回路の接続点に接続されている。
力側における電圧レベルは論理状態ハイに対しては1.2
V、論理状態ローに対しては0.4Vである。
続されている。すなわち、これらトランジスタは反転入
力信号eが一方の値から他方の値に移行するフェーズで
のみ短時間導通接続されるように接続されており、これ
によって負荷容量CLが充放電される。この移行フェーズ
では出力側Aも第1の電位から第2の電位に切り替わ
る。これによりプルアップトランジスタ回路は負荷を急
速に充電させ、一方引き続いてハイレベルが線路で外部
抵抗Rにより維持される。この外部抵抗Rは50Ω伝送線
路に適合するためにボード上で50Ω終端抵抗として構成
されている。図1は、外部負荷容量CLと50オーム抵抗R
(これらに電位VTTが印加される)を有する回路を概略
的に示す。
スタMN2とMP1を介して出力側Aでインピーダンス的に終
端させ、これにより伝送線路の反射による電圧上昇が発
生しないという利点を有する。
“1"であることを前提とする。
れ、出力側Aは状態“0"となる。出力側Aから見て、ト
ランジスタMN2とMN3からなる直列回路はプルダウントラ
ンジスタMN1に対して並列に接続されている。トランジ
スタMP1は遮断されている。
ずトランジスタMN1とMN3が阻止状態に移行する。トラン
ジスタMN2は、遅延回路VZ1により所定の遅延時間τの
間、状態“1"を維持し、さらにスイッチオンする。同時
にトランジスタMP1もスイッチオンし、これによりプル
アップ分岐路MP1,MN2が全体で投入接続され、負荷容量C
LがトランジスタMN2とMP1の直列回路を介して、外部50
Ω抵抗Rに対して並列に充電される。所定の遅延時間τ
で容量で充放電される。この遅延時間の後、接続点K2は
“1"から“0"へ切り替わり、これによりトランジスタMN
2は遮断され、ひいてはプルアップ分岐路も遮断され
る。この時点から外部抵抗だけが出力レベル(現在は状
態“1")の保持を行うようになる。
ンジスタMN1とMN3がスイッチオンし、トランジスタMP1
がスイッチオフする。接続点AはトランジスタMN1を介
して放電され、状態“0"に変化する。同時に接続点K3は
トランジスタMN3を介して放電する。このことはトラン
ジスタMN2が遅延回路VZ1によってスイッチオンされる前
に行わなければならない。なぜならそうでないと、障害
が出力側Aに発生するからである。このような場合に
は、出力側Aは小さな電圧ピークを接続点K3の放電によ
りトランジスタMN2を介して受け取る。出力側Aが放電
し、トランジスタMN2がスイッチオンした後には再び初
期状態となる。トランジスタMN2とMN3からなる直列回路
はトランジスタMN1に対して並列になる。
線図で示す。実線で示されているのは、プルアップトラ
ンジスタ回路を有する出力側Aの出力信号経過であり、
比較のため破線でプルアップトランジスタ回路なしでの
出力側の電位経過が示されている。ここでは容量性負荷
は、周波数が500MHzから1GHzの間で5pFであることが前
提とされている。
ではトランジスタMN2だけがトランジスタMP2によって、
すなわちnチャネルトランジスタMN2がpチャネルトラ
ンジスタMP2によって置換されている。従って遅延回路V
Z2も相応に構成しなければならない。しかし図1と図2
の2つの出力増幅器の機能は同じである。
する出力増幅器を示す。その他の回路は図2の出力増幅
器に相当する。
τは正確に負荷容量CLに整合される。これは出力側Aに
おける充電の過不足を回避するためにである。反対にい
ったん定められた回路は所定の負荷に対しては理想的に
使用することができる。以下では、上に述べた回路が制
御回路RSだけ拡張されている。制御回路RSは別の領域で
負荷に依存せずに、負荷容量CLが充電されるか、または
出力側Aが状態“1"に達するまでプルアップ分岐路を開
放する。
制御トランジスタMN10,MP10,MP11からなる。この回路で
は、出力側Aが状態“1"に達するか、または遅延回路VZ
2が応答するときにプルアップ分岐路が遮断される。
いることを前提とすれば、トランジスタMN1とMN3は導通
しており、出力側Aは状態“0"である。同時に制御回路
トランジスタMP10とMP11は導通しており、制御トランジ
スタMN10は遮断されている。これにより接続点K11は状
態“1"であり、トランジスタMN2も同じように導通して
いる。ここでも、トランジスタMN2とMN3からなる並列回
路がトランジスタMN1に対して並列に接続されている。
トランジスタMP1は遮断されている。
ランジスタMN1とMN3が阻止状態に移行し、トランジスタ
MP1がスイッチオンする。制御トランジスタMP11は遅延
回路VZ2により所定時間の間、導通したままである。こ
れにより接続点K11は“1"に留まり、プルアップ分岐路
はトランジスタMN2とMP1によって導通接続されており、
出力側Aの負荷容量を50オーム抵抗とプルアップ分岐路
からなる並列回路を介して充電することができる。出力
側Aの電圧が制御トランジスタM10の投入電圧を上回る
とき、トランジスタはスイッチオンする。出力側の電圧
が第2の電位(ハイ)に(容量性負荷に依存して)移行
するのと同じようにして、接続点K11も“0"になり、こ
れによりプルアップ分岐路はトランジスタMN2により遮
断され、出力側Aの過充電が回避される。プルアップ分
岐路が遮断された後、50オーム抵抗Rが再び出力レベル
の保持を行う。
す。ここでは制御トランジスタMP10のゲート端子が接続
点K3に接続されている。この解決手段では制御トランジ
スタMP10はより良好にスイッチオフし、これにより回路
全体の損失電力も低減する。
め出力が制御トランジスタMN10の投入電圧以下に留ま
り、プルアップ分岐路が制御回路によって遮断されない
ため、容量性負荷CLの充電を遅延回路VZ2により設定さ
れた時間内では終了すべきでない場合には、所定の遅延
時間の後まず制御トランジスタMP11がスイッチオフし、
接続点K11からの接続を状態“1"に対して遮断する。引
き続き接続点K11は制御トランジスタMN10によって放電
され、トランジスタMN2はスイッチオフし、これにより
プルアップ分岐路は遮断される。
は、プルアップ分岐路が所定のように遮断される。遅延
時間τによって設定された時間の後、制御トランジスタ
MP11はスイッチオフし、接続点K11からの接続を“1"に
対して遮断する。同時に制御トランジスタMN1がスイッ
チオンし、接続点K11を“0"にする。これによりトラン
ジスタMN2はスイッチオフし、プルアップ分岐路は遮断
される。その結果、分路電流が流れなくなる。このこと
により、構成素子がプルアップ分岐路によって過負荷さ
れたり、損傷を受けたり、他の回路素子が負荷されたり
損傷を受けたりすることが回避される。
る。これらうち、nチャネルトランジスタはMNにより、
pチャネルトランジスタはMPにより示されている。これ
らトランジスタに印加される動作電圧は通常のようにVD
DとVSSにより示されている。
Claims (4)
- 【請求項1】入力側(E)に印加される入力信号を出力
側(A)に接続された伝送線路に入力結合するためのGT
L出力増幅において、 a)プルダウントランジスタ(MN1)が設けられてお
り、該プルダウントランジスタは入力信号(E)が第1
の値(0)であるとき、第1の電位(0)を出力側
(A)に印加し、 b)プルアップトランジスタ回路(MP1,MN2)が、第1
のトランジスタ(MP1)および第2のトランジスタ(MN
2)からなる直列回路を有し、 前記第1のトランジスタ(MP1)は、入力信号(E)の
第1の値(0)が印加されるときスイッチオフし、入力
信号の第2の値(1)が印加されるときスイッチオン
し、 前記第2のトランジスタ(MN2)の入力側は遅延回路(V
Z)と接続されており、かつ前記第2のトランジスタ
は、入力信号(E)が第1の値(0)から第2の値
(1)へ移行するフェーズ中、遅延回路(VZ)により定
められる時間(τ)の間、導通制御されたままであり、 c)前記遅延回路(VZ)は入力側と第2のトランジスタ
(MN2)との間の設けられており、 該遅延回路(VZ)は、入力信号(E)の第1の値(1)
が発生し、遅延回路(VZ)により定められた時間(τ)
が経過した後、第2のトランジスタ(MN2)を遮断し、 d)直列回路の2つのトランジスタ(MP1,MN2)の接続
点の間には第3のトランジスタ(MN3)が接続されてお
り、 該第3のトランジスタは入力信号(E)が第1の値
(0)であるとき導通制御され、 e)プルアップトランジスタ(MP1,MN2)は制御回路(M
N10,MP11,MP10)により補充され、 該制御回路は第1の制御トランジスタ(MP10)、第2の
制御トランジスタ(MP11)および第3の制御トランジス
タ(MN10)を有し、 出力側(A)の電位が第3の制御トランジスタ(MN10)
の投入電圧を上回ると直ちに、第3の制御トランジスタ
(MN10)が導通制御され、前記制御回路はこのときに第
2のトランジスタ(MN2)を阻止する、ことを特徴とす
る出力増幅器。 - 【請求項2】制御回路は、第1の制御トランジスタ(MP
10)、第2の制御トランジスタ(MP11)および第3の制
御トランジスタ(MP11)の直列回路からなり、 a)第2の制御トランジスタ(MP11)は遅延回路(VZ
2)の出力側と接続されており、 第2の制御トランジスタ(MP11)と第3の制御トランジ
スタ(MN10)の接続点はトランジスタ回路の第2のトラ
ンジスタ(MN2)の入力側と接続されており、 b)第3の制御トランジスタ(MN10)の入力側は出力側
(A)と接続されており、 c)第1の制御トランジスタ(MP10)は、トランジスタ
回路の第1と第2のトランジスタの接続点と接続されて
いる、請求項1記載の出力増幅器。 - 【請求項3】制御回路は、第1のトランジスタ(MP1
0)、第2の制御トランジスタ(MP11)および第3の制
御トランジスタ(MN10)の直列回路からなり、 a)第1の制御トランジスタ(MP10)の入力側は出力側
(A)と接続されており、 b)第2の制御トランジスタ(MP11)の入力側は遅延回
路(VZ2)の出力側と接続されており、 c)第3の制御トランジスタ(MN10)の入力側は出力側
(A)と接続されており、 第2の制御トランジスタと第3の制御トランジスタの接
続点はトランジスタ回路の第2のトランジスタ(MN2)
の入力側と接続されている、請求項1記載の出力増幅
器。 - 【請求項4】第3の制御トランジスタ(MN10)に並列に
第4の制御トランジスタ(MN11)が接続されており、 該第4の制御トランジスタ入力側は遅延回路(VZ)の出
力側と接続されており、 該第4の制御トランジスタは、遅延回路の遅延時間
(τ)に依存して、トランジスタ回路の第2のトランジ
スタ(MN2)を阻止する、請求項2記載の出力増幅器。
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