JPH10506769A - 入力側に印加される入力信号を出力側に接続される伝送線路に入力結合するためのｇｔｌ出力増幅器 - Google Patents

Abstract

(57)【要約】 高周波入力信号を、ＧＴＬ出力増幅器を用いて伝送線路に入力結合することができるようにするため、ＧＴＬ出力増幅器はプルダウン段（ＭＮ１）の他にプルアップトランジスタ（ＭＰ１，ＭＮ２）を有する。プルダウン段（ＭＮ１）によって、入力信号（Ｅ）の第１の値が印加されるとき、出力側（Ａ）は第１の電位となり、プルアップトランジスタ回路（ＭＰ１，ＭＮ２）によって、入力信号が第１の値から第２の値に移行する際、出力側は第２の電位になる。引き続いてプルアップトランジスタ回路は阻止され、出力側の電位は線路に印加される電位によって定められる。入力信号が再び第１の値をとると、プルダウン段が再び投入接続され、出力側には再び第１の電位が印加される。

Description

【発明の詳細な説明】 入力側に印加される入力信号を出力側に接続される伝送線路に入力結合するた めのＧＴＬ出力増幅器 半導体構成素子または半導体チップの入出力回路は、チップ内部とチップ外部 の間の信号レベルまたは信号の結合素子である。入出力回路の数はここではチッ プの機能に依存する。入出力ポートは、例えばデジタル交換局の場合、チップ当 たり１００端子のオーダーにある。このことは現在では希なことではない。導体 板（ボード）における広帯域バス線路は装置の個々の素子を相互に接続する。こ こではバスのこの伝送線路を介しての伝送周波数がますます高周波になる傾向が ある。ノイズに対する確実性の理由から高周波の信号は付加的に相補的に伝送さ れ、このことは入出力ポートの数を倍にする。 従来のＣＭＯＳ出力増幅器（ＣＭＯＳバッファ）は信号品質が悪化すること（ 過励振または励振不足）と、高周波での適用（１００〜５００ＭＨｚ以上）に対 する高い電圧偏移のため問題外である。高周波信号は通常はＥＣＬ技術で、終端 された５０Ω伝送線路により伝送される。終端された５０Ω線路によって反射お よびひいては信号の歪みが線路を介した伝送の際に回避される。ＥＣＬ技術の欠 点は損失電力が比較的大き いことである。この損失電力は、入出力ポートの数に応じ、構成素子の全体損失 電力の所定の要因となる得る。 チップ内部の損失電力を低減するために、種々の規格（ＥＣＬ規格＝Emitter Coupled Logic；ＧＴＬ規格＝Gunning Transeiver Logic；ＣＴＴ規格＝Center Tap Terminated Digital Interface）で使用されるオープンコレクタ技術は有益 である。ここでは損失電力の一部が外部抵抗に移される。しかしオープンコレク タないしオープンドレーン技術の欠点は高周波適性が制限されることである。な ぜなら、外部抵抗および負荷容量に応じて出力側の信号上昇が制限されるからで ある。成る程出力増幅器のプルダウン抵抗は、線路の負荷容量が適切な時間で放 電されるように構成される。しかし高（ハイ）レベルに対する上昇時間は外部抵 抗および負荷容量のＲＣ時定数によって定められる。外部抵抗が５０Ωの終端抵 抗として電力反射を回避するために実現されれば（例えばB.Gunning，“CMOS Lo w-Voltage-Swing Transmission-Lin Transceiver”,ISSCC 92,58-59ppに提案さ れているように）、２．５ｐＦの負荷で、スイッチング周波数を約５０ＭＨｚに 制限するのに十分である。 本発明の課題は、入力側に印加される入力信号を出力側に接続された伝送線路 に入力結合するためのＧＴＬ出力増幅器において、高周波信号も伝送線路に接続 することができるように構成することである。 この課題は請求項１に記載の構成によって解決される。 本発明のさらなる利点は従属請求項に記載されている。 本発明の出力増幅器は、プルダウントランジスタに加えてプルアップトランジ スタ回路を使用する。このプルアップトランジスタ回路は入力信号が第１の値か ら第２の値に変化したときだけ第２の電位を出力側に印加する。 プルアップトランジスタ回路を制御するための遅延手段は出力側に接続された 線路の負荷容量に整合していなければならない。これは出力側の過不足充電を回 避するためである。負荷容量の充電時間への遅延に正確に同調するためにプルア ップトランジスタ回路に制御回路を設けることができ、この制御回路は負荷容量 が充電されるまでプルアップ分岐路を開く。 さらに過負荷保護を次のようにして達成することができる。すなわち、プルア ップトランジスタ回路を過負荷の際に遮断し、構成素子の過負荷が回避されるよ うにするのである。 図面に示された実施例に基づき、本発明を詳細に説明する。 図１は、プルアップトランジスタ回路を有するＧＴＬ出力増幅器の回路図、 図２は、図２の変形実施例の回路図、 図３は、プルアップトランジスタ回路内に制御回路を有する出力増幅器の回路 図、 図４は、制御回路を有する別の出力増幅器の回路図、 図５は、過負荷保護を有する出力増幅器の回路図、 図６は、図１の回路について、出力信号と時間ｔとの関係を示す線図である。 図面において同じ構成素子には同じ参照符号が付してある。 図１はＧＴＬ出力増幅器ＡＶを示す。この増幅器の出力側Ａには線路が接続さ れている。この線路は例えば５０Ωの抵抗Ｒにより終端されている。図１にはさ らに線路の負荷容量ＣＬが示されている。出力増幅器ＡＶの入力側Ｅには入力信 号Ｅ、例えば２進信号が供給される。この信号はインバータＩＮによって反転す ることができる。出力側Ａの電位は一方ではプルダウントランジスタＭＮ１によ って設定される。このトランジスタは導通制御されるとき、出力側Ａに第１の電 位を印加する。さらに出力増幅器ＡＶはプルアップトランジスタ回路を有する。 このトランジスタ回路は実施例ではトランジスタＭＰ１とＭＰ２からなる。２つ のトランジスタが導通制御されるとき、このプルアップトランジスタ回路は第２ の電位を出力側Ａに印加する。トランジスタＭＰ１の入力側には反転入力信号ｅ が印加される。この入力信号はプルダウントランジスタＭＮ１にも印加される。 プルアップトランジスタ回路のトランジスタＭＮ２の入力側には、反転入力信号 ｅが遅延回路ＶＺ１によって遅延されて印加される。さらにトランジスタＭＮ３ が設けられており、このトランジスタも同じように反転入力信号ｅにより制御さ れる。このトランジスタはプルアップトランジスタ回路のトランジスタＭＰ１と ＭＮ２の直列回路の接続点に接続されている。 この回路はＧＴＬ規格による適用に関連する。回路の出力側における電圧レベ ルは論理状態ハイに対しては１．２Ｖ、論理状態ローに対しては０．４Ｖである 。 プルアップトランジスタ回路ＭＰ１，ＭＮ２は次のように接続されている。す なわち、これらトランジスタは反転入力信号ｅが一方の値から他方の値に移行す るフェーズでのみ短時間導通接続されるように接続されており、これによって負 荷容量ＣＬが充放電される。この移行フェーズでは出力側Ａも第１の電位から第 ２の電位に切り替わる。これによりプルアップトランジスタ回路は負荷を急速に 充電させ、一方引き続いてハイレベルが線路で外部抵抗Ｒにより維持される。こ の外部抵抗Ｒは５０Ω伝送線路に適合するためにボード上で５０Ω終端抵抗とし て構成されている。図１は、外部負荷容量ＣＬと５０オーム抵抗Ｒ（これらに電 位ＶＴＴが印加される）を有する回路を概略的に示す。 この回路は、５０Ω伝送線路を移行フェーズでトランジスタＭＮ２とＭＰ１を 介して出力側Ａでインピーダンス的に終端させ、これにより伝送線路の反射によ る電圧上昇が発生しないという利点を有する。 以下、図１の出力増幅器の機能を説明する。 反転入力信号ｅに相当する接続点き１の論理状態は“１”であることを前提と する。 その結果、トランジスタＭＮ１，ＭＮ２，ＭＮ３は投入接続され、出力側Ａは 状態“０”となる。出力側Ａから見て、トランジスタＭＮ２とＭＮ３からなる直 列回路はプルダウントランジスタＭＮ１に対して並列に接続されている。トラン ジスタＭＰ１は遮断されている。 接続点Ｋ１において状態“１”から“０”へ移行する際、まずトランジスタＭ Ｎ１とＭＮ３が阻止状態に移行する。トランジスタＭＮ２は、遅延回路ＶＺ１に より所定の遅延時間τの間、状態“１”を維持し、さらにスイッチオンする。同 時にトランジスタＭＰ１もスイッチオンし、これによりプルアップ分岐路ＭＰ１ ，ＭＮ２が全体で投入接続され、負荷容量ＣＬがトランジスタＭＮ２とＭＰ１の 直列回路を介して、外部５０Ω抵抗Ｒに対して並列に充電される。所定の遅延時 間τで容量が充放電される。この遅延時間の後、接続 点Ｋ２は“１”から“０”へ切り替わり、これによりトランジスタＭＮ２は遮断 され、ひいてはプルアップ分岐路も遮断される。この時点から外部抵抗だけが出 力レベル（現在は状態“１”）の保持を行うようになる。 接続点Ｋ１での状態が“０”から“１”に変化すると、トランジスタＭＮ１と ＭＮ３がスイッチオンし、トランジスタＭＰ１がスイッチオフする。接続点Ａは トランジスタＭＮ１を介して放電され、状態“０”に変化する。同時に接続点Ｋ ３はトランジスタＭＮ３を介して放電する。このことはトランジスタＭＮ２が遅 延回路ＶＺ１によってスイッチオンされる前に行わなければならない。なぜなら そうでないと、障害が出力側Ａに発生するからである。このような場合には、出 力側Ａは小さな電圧ピークを接続点Ｋ３の放電によりトランジスタＭＮ２を介し て受け取る。出力側Ａが放電し、トランジスタＭＮ２がスイッチオンした後には 再び初期状態となる。トランジスタＭＮ２とＭＮ３からなる直列回路はトランジ スタＭＮ１に対して並列になる。 図６は、出力側に発生する電位経過を時間ｔについて線図で示す。実線で示さ れているのは、プルアップトランジスタ回路を有する出力側Ａの出力信号経過で あり、比較のため破線でプルアップトランジスタ回路なしでの出力側の電位経過 が示されている。ここでは 容量性負荷は、周波数が５００ＭＨｚから１ＧＨｚの間で５ｐＦであることが前 提とされている。 図２は、図１の出力増幅器の変形実施例を示す。ここではトランジスタＭＮ２ だけがトランジスタＭＰ２によって、すなわちｎチャネルトランジスタＭＮ２が ｐチャネルトランジスタＭＰ２によって置換されている。従って遅延回路ＶＺ２ も相応に構成しなければならない。しかし図１と図２の２つの出力増幅器の機能 は同じである。 図３は制御回路ＲＳをプルアップトランジスタ回路に有する出力増幅器を示す 。その他の回路は図２の出力増幅器に相当する。 図３の出力増幅器によって、遅延回路ＶＺ２の遅延時間τは正確に負荷容量Ｃ Ｌに整合される。これは出力側Ａにおける充電の過不足を回避するためにである 。反対にいったん定められた回路は所定の負荷に対しては理想的に使用すること ができる。以下では、上に述べた回路が制御回路ＲＳだけ拡張されている。制御 回路ＲＳは別の領域で負荷に依存せずに、負荷容量ＣＬが充電されるか、または 出力側Ａが状態“１”に達するまでプルアップ分岐路を開放する。 プルアップトランジスタ分岐路の制御回路ＲＳは３つの制御トランジスタＭＮ １０，ＭＰ１０，ＭＰ１１からなる。この回路では、出力側Ａが状態“１”に達 するか、または遅延回路ＶＺ２が応答するときにプル アップ分岐路が遮断される。 接続点ｅが状態“１”を、接続点Ｋ２が状態“０”を有していることを前提と すれば、トランジスタＭＮ１とＭＮ３は導通しており、出力側Ａは状態“０”で ある。同時に制御回路トランジスタＭＰ１０とＭＰ１１は導通しており、制御ト ランジスタＭＮ１０は遮断されている。これにより接続点Ｋ１１は状態“１”で あり、トランジスタＭＮ２も同じように導通している。ここでも、トランジスタ ＭＮ２とＭＮ３からなる並列回路がトランジスタＭＮ１に対して並列に接続され ている。トランジスタＭＰ１は遮断されている。 接続点Ｋ１の状態が“１”から“０”に変化すると、まずトランジスタＭＮ１ とＭＮ３が阻止状態に移行し、トランジスタＭＰ１がスイッチオンする。制御ト ランジスタＭＰ１１は遅延回路ＶＺ２により所定時間の間、導通したままである 。これにより接続点Ｋ１１は“１”に留まり、プルアップ分岐路はトランジスタ ＭＮ２とＭＰ１によって導通接続されており、出力側Ａの負荷容量を５０オーム 抵抗とプルアップ分岐路からなる並列回路を介して充電することができる。出力 側Ａの電圧が制御トランジスタＭ１０の投入電圧を上回るとき、トランジスタは スイッチオンする。出力側の電圧が第２の電位（ハイ）に（容量性負荷に依存し て）移行するのと同じようにして、接続点Ｋ１１も“０”になり、これによりプ ルアップ分岐路はトランジ スタＭＮ２により遮断され、出力側Ａの過充電が回避される。プルアップ分岐路 が遮断された後、５０オーム抵抗Ｒが再び出力レベルの保持を行う。 図４は、図３と比較した制御回路の変形実施例を示す。ここでは制御トランジ スタＭＰ１０のゲート端子が接続点Ｋ３に接続されている。この解決手段では制 御トランジスタＭＰ１０はより良好にスイッチオフし、これにより回路全体の損 失電力も低減する。 例えばＶＴＴ＝０であるか、または出力側Ａの短絡のため出力が制御トランジ スタＭＮ１０の投入電圧以下に留まり、プルアップ分岐路が制御回路によって遮 断されないため、容量性負荷ＣＬの充電を遅延回路ＶＺ２により設定された時間 内では終了すべきでない場合には、所定の遅延時間の後まず制御トランジスタＭ Ｐ１１がスイッチオフし、接続点Ｋ１１からの接続を状態“１”に対して遮断す る。引き続き接続点Ｋ１１は制御トランジスタＭＮ１０によって放電され、トラ ンジスタＭＮ２はスイッチオフし、これによりプルアップ分岐路は遮断される。 図５は図４の変形実施例を示す。この変形実施例では、プルアップ分岐路が所 定のように遮断される。遅延時間τによって設定された時間の後、制御トランジ スタＭＰ１１はスイッチオフし、接続点Ｋ１１からの接続を“１”に対して遮断 する。同時に制御トランジスタＭＮ１がスイッチオンし、接続点Ｋ１１を“０” にする。これによりトランジスタＭＮ２はスイッチオフし、プルアップ分岐路は 遮断される。その結果、分路電流が流れなくなる。このことにより、構成素子が プルアップ分岐路によって過負荷されたり、損傷を受けたり、他の回路素子が負 荷されたり損傷を受けたりすることが回避される。 図に示されたトランジスタはＭＯＳトランジスタである。これらうち、ｎチャ ネルトランジスタはＭＮにより、ｐチャネルトランジスタはＭＰにより示されて いる。これらトランジスタに印加される動作電圧は通常のようにＶＤＤとＶＳＳ により示されている。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年６月１１日 【補正内容】 請求の範囲 １．入力側（Ｅ）に印加される入力信号を出力側（Ａ）に接続された伝送線路に 入力結合するためのＧＴＬ出力増幅において、 ａ）プルダウントランジスタ（ＭＮ１）が設けられており、該プルダウント ランジスタは入力信号（Ｅ）が第１の値（０）であるとき、第１の電位（０）を 出力側（Ａ）に印加し、 ｂ）プルアップトランジスタ回路（ＭＰ１，ＭＮ２）が、第１のトランジス タ（ＭＰ１）および第２のトランジスタ（ＭＮ２）からなる直列回路を有し、 前記第１のトランジスタ（ＭＰ１）は、入力信号（Ｅ）の第１の値（０）が 印加されるときスイッチオフし、入力信号の第２の値（１）が印加されるときス イッチオンし、 前記第２のトランジスタ（ＭＮ２）の入力側は遅延回路（ＶＺ）と接続され ており、かつ前記第２のトランジスタは、入力信号（Ｅ）が第１の値（０）から 第２の値（１）へ移行するフェーズ中、遅延回路（ＶＺ）により定められる時間 （τ）の間、導通制御されたままであり、 ｃ）前記遅延回路（ＶＺ）は入力側と第２のトランジスタ（ＭＮ２）との間 の設けられており、 該遅延回路（ＶＺ）は、入力信号（Ｅ）の第１の値（１）が発生し、遅延回 路（ＶＺ）により定められた時間（τ）が経過した後、第２のトランジスタ（Ｍ Ｎ２）を遮断し、 ｄ）直列回路の２つのトランジスタ（ＭＰ１，ＭＮ２）の接続点の間には第 ３のトランジスタ（ＭＮ３）が接続されており、 該第３のトランジスタは入力信号（Ｅ）が第１の値（０）であるとき導通制 御され、 ｅ）プルアップトランジスタ（ＭＰ１，ＭＮ２）は制御回路（ＭＮ１０，Ｍ Ｐ１１，ＭＰ１０）により補充され、 該制御回路は第１の制御トランジスタ（ＭＰ１０）、第２の制御トランジス タ（ＭＰ１１）および第３の制御トランジスタ（ＭＮ１０）を有し、 出力側（Ａ）の電位が第３の制御トランジスタ（ＭＮ１０）の投入電圧を上 回ると直ちに、第３の制御トランジスタ（ＭＮ１０）が導通制御され、前記制御 回路はこのときに第２のトランジスタ（ＭＮ２）を阻止する、ことを特徴とする 出力増幅器。 ２．制御回路は、第１の制御トランジスタ（ＭＰ１０）、第２の制御トランジス タ（ＭＰ１１）および第３の制御トランジスタ（ＭＰ１１）の直列回路からなり 、 ａ）第２の制御トランジスタ（ＭＰ１１）は遅延 回路（ＶＺ２）の出力側と接続されており、 第２の制御トランジスタ（ＭＰ１１）と第３の制御トランジスタ（ＭＮ１０ ）の接続点はトランジスタ回路の第２のトランジスタ（ＭＮ２）の入力側と接続 されており、 ｂ）第３の制御トランジスタ（ＭＮ１０）の入力側は出力側（Ａ）と接続さ れており、 ｃ）第１の制御トランジスタ（ＭＰ１０）は、トランジスタ回路の第１と第 ２のトランジスタの接続点と接続されている、請求項１記載の出力増幅器。 ３．制御回路は、第１のトランジスタ（ＭＰ１０）、第２の制御トランジスタ（ ＭＰ１１）および第３の制御トランジスタ（ＭＮ１０）の直列回路からなり、 ａ）第１の制御トランジスタ（ＭＰ１０）の入力側は出力側（Ａ）と接続さ れており、 ｂ）第２の制御トランジスタ（ＭＰ１１）の入力側は遅延回路（ＶＺ２）の 出力側と接続されており、 ｃ）第３の制御トランジスタ（ＭＮ１０）の入力側は出力側（Ａ）と接続さ れており、 第２の制御トランジスタと第３の制御トランジスタの接続点はトランジスタ 回路の第２のトランジスタ（ＭＮ２）の入力側と接続されている、請求項１記載 の出力増幅器。 ４．第３の制御トランジスタ（ＭＮ１０）に並列に第４の制御トランジスタ（Ｍ Ｎ１１）が接続されており、 該第４の制御トランジスタ入力側は遅延回路（ＶＺ）の出力側と接続されて おり、 該第４の制御トランジスタは、遅延回路の遅延時間（τ）に依存して、トラ ンジスタ回路の第２のトランジスタ（ＭＮ２）を阻止する、請求項２記載の出力 増幅器。

Claims (1)

1. 【特許請求の範囲】 １．入力側（Ｅ）に印加される入力信号を、出力側に接続された伝送線路に入力 結合するためのＧＴＬ出力増幅器において、 プルダウントランジスタ（ＭＮ１）が設けられており、該トランジスタは入 力信号が第１の値（１）であるとき第１の電位を出力側（Ａ）に印加し、 出力側と接続されたプルアップトランジスタ回路（ＭＰ１，ＭＮ２）が設け られており、該トランジスタ回路は入力信号が第１の値から第２の値（０）に変 化する際に第２の電位を出力側（Ａ）に印加し、 遅延回路（ＶＺ）が設けられており、該遅延回路には入力信号が印加され、 該遅延回路は、入力信号が第２の値に達したときプルアップトランジスタ回 路を遮断する、ことを特徴とする出力増幅器。 ２．プルアップトランジスタ回路（ＭＰ１，ＭＮ２）は、直列回路を有し、 第１のトランジスタ（ＭＰ１）は、入力信号の第１の値が印加されるときス イッチオフし、入力信号の第２の値が印加されるとき導通制御され、 第２のトランジスタ（ＭＮ２）の入力側は遅延回路（ＶＺ）と接続されてお り、 該第２のトランジスタは、入力信号が第１の値から第２の値へ移行するフェ ーズ中は導通制御される、請求項１記載の出力増幅器。 ３．直列回路の２つのトランジスタ（ＭＰ１，ＭＮ２）の接続点の間に第３のト ランジスタ（ＭＮ３）が接続されており、 該第３のトランジスタは、入力信号が第１の値であるとき電位を第２のトラ ンジスタ（ＭＮ２）に印加し、 該第２のトランジスタは、入力信号の第１の値が印加されるとき同じように 導通制御される、請求項２記載の出力増幅器。 ４．プルアップトランジスタ回路は制御回路（ＭＮ１０，ＭＰ１１，ＭＰ１０） によって補充されており、 該制御回路は電位に依存して第２のトランジスタを、電位が出力側でその最 終状態に達したとき入力信号の移行フェーズ中に阻止する、請求項３記載の出力 増幅器。 ５．制御回路は、第１の制御トランジスタ（ＭＰ１０）、第２の制御トランジス タ（ＭＰ１１）、および第３の制御トランジスタ（ＭＮ１０）の直列回路からな り、 第２の制御トランジスタ（ＭＰ１１）は遅延回路（ＶＺ２）の出力側と接続 されており、 第２のトランジスタ（ＭＰ１１）と第３の制御トランジスタ（ＭＮ１０）の 接続点は、トランジスタ回路の第２のトランジスタ（ＭＮ１０）の入力側と接続 されており、 第３の制御トランジスタ（ＭＮ１０）の入力側は出力側（Ａ）と接続されて おり、 第１の制御トランジスタ（ＭＰ１０）は、トランジスタ回路の第１と第２の トランジスタの接続点に接続されている、請求項４記載の出力増幅器。 ６．制御回路は、第１の制御トランジスタ（ＭＰ１０）、第２の制御トランジス タ（ＭＰ１１）および第３の制御トランジスタ（ＭＮ１０）の直列回路からなり 、 第１の制御トランジスタ（ＭＰ１０）の入力側は出力側（Ａ）と接続されて おり、 第２の制御トランジスタ（ＭＰ１１）の入力側は遅延回路（ＶＺ２）の出力 側と接続されており、 第３の制御トランジスタ（ＭＮ１０）の入力側は出力側（Ａ）と接続されて おり、 第２の制御トランジスタと第３の制御トランジスタとの接続点は、トランジ スタ回路の第２のトランジスタ（ＭＮ２）の入力側と接続されている、請求項４ 記載の出力増幅器。 ７．第３の制御トランジスタ（ＭＮ１０）に並列に第４の制御トランジスタ（Ｍ Ｎ１１）が接続されてお り、 該第４の制御トランジスタの入力側は遅延回路（ＶＺ）の出力側と接続され ており、 該第４のトランジスタは、遅延回路の遅延時間（τ）に依存してトランジス タ回路の第２のトランジスタ（ＭＮ２）を阻止する、請求項５記載の出力増幅器 。