JPH02301215A

JPH02301215A - 出力回路

Info

Publication number: JPH02301215A
Application number: JP12121289A
Authority: JP
Inventors: Hiroyuki Hara; 浩幸原; Yasuhiro Sugimoto; 泰博杉本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-15
Filing date: 1989-05-15
Publication date: 1990-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はロウレベル出力時に大電流をシンクする出力
回路に関する。

（従来の技術）第４図は従来のＴＴＬレベルの出力回路の構成を示す回
路図である。入力端子３１から入力された信号Ｓはイン
バータ３２で反転された後、インバータ３３もしくは３
４を介して充、放電用それぞれの回路に供給される。ま
ず、インバータ３４の出力はＮＰＮ　トランジスタ３５
のベースに供給される。このトランジスタ３５のコレク
タはプルアップ用の抵抗３Ｂを介して電源電圧ＶＣＣに
接続され、エミッタはダイオード３７を介して出力端子
３８に接続される。

また、インバータ３３の出力は電源電圧Ｖｃｃと接地電
圧ＶＳＳとの間に直列に挿入されたＰチャネルＭＯＳト
ランジスタ３９、ＮチャネルＭＯＳトランジスタ４０そ
れぞれのゲートに供給されるようになっており、トラン
ジスタ４０のドレインにはＮＰＮトランジスタ４１のベ
ースが接続されている。前記トランジスタ３９のドレイ
ンとトランジスタ４１のベースとの間にはベース電圧調
整用として抵抗４２及びダイオード４３が直列に挿入さ
れ、抵抗４２とダイオード４３との直列接続ノードとト
ランジスタ４１のコレクタとの間にはダイオード４４が
挿入されている。さらにトランジスタ４１のベースと接
地電圧ＶＳＳとの間にはベース・エミッタ間電圧を設定
するための抵抗４５が挿入されている。また、前記トラ
ンジスタ４１のコレクタは抵抗４Ｂを介して電源電圧ｖ
ｅｃに接続され、エミッタには前記出力端子３８と接地
電圧ＶＳＳとの間にコレクタ・エミッタ間が挿入された
出力プルダウン用のＮＰＮ　トランジスタ４７のベース
が接続されている。このトランジスタ４７のベースと接
地電圧ＶＳＳとの間にはベース・エミッタ間電圧を設定
するための抵抗４８が挿入されている。さらに前記トラ
ンジスタ４１のエミッタと接地電圧Ｖｓｓとの間には、
ゲートに前記インバータ３３の出力が供給されるＮチャ
ネルＭＯＳトランジスタ４９が挿入されている。

また、上記抵抗４２とダイオード４３との直列接続ノー
ドにはＮＰＮ　トランジスタ５０のコレクタが接続され
、そのエミッタはダイオード５１を介して出力端子３８
に接続されている。前記トランジスタ５０のベース・コ
レクタ間には抵抗５２が挿入され、またベース・エミッ
タ間には抵抗５３が挿入されている。

このような構成でなる回路において、入力端子３１の信
号Ｓが“Ｌルーベルに立ち下がるとＰチャネルＭＯＳト
ランジスタ３９がオン、ＮチャネルＭＯＳトランジスタ
４０．４９がオフする。これにより、ＮＰＮトランジス
タ４１がオンし、さらに出力プルダウン用のＮＰＮ　ト
ランジスタ４７がオンする。

このときトランジスタ４１と抵抗４８の存在によりトラ
ンジスタ４７は飽和領域で動作するため、出力端子３８
の電位は通常のバイポーラトランジスタが動作できるベ
ース・エミッタ間電圧、例えば０．７Ｖよりも低い電圧
まで下げられる。また、前記トランジスタ５０、ダイオ
ード５１及び抵抗５２．５３はクランプ回路を構成して
おり、トランジスタ４７が完全な飽和領域動作に入り、
コレクタ電圧が下がり過ぎるのを抑えている。すなわち
、トランジスタ４７のクランプ電圧は通常０．２〜０．
３ｖに設定され、この構成の出力回路では、例えば“Ｌ
°レベル出力時のシンク電流が４８ｍＡ程度のときに出
力端子３８の電位が０．５ｖ程度になるようになってい
る。

ところで、上記のように、バイポーラトランジスタを飽
和領域で動作させる場合、“Ｌ゛レベル出力時に大電流
をシンクする際には次のような問題がある。すなわち、
第５図に示すように、大電流をシンクすると出力波形ｖ
　ｏｕｔには過渡現象による振動、つまりリンギングが
生じる。このリンギングはノイズの原因となり、対策が
必要である。

また、従来では第６図に示すよう、なインバータ５２、
ＰチャネルＭＯＳトランジスタ５３．ＮチャネルＭＯＳ
トランジスタ５４からなるＣＭＯ８構成の出力回路も知
られている。この回路において、“Ｌ”レベル出力時に
はＮチャネルのトランジスタ５４がオンするが、大電流
をシンクするにはトランジスタ５４として大きなサイズ
のものが必要であり、占有面積の増大を招く。しかも、
スイッチングスピードは高速化するものの、出力端子に
あるパッド容量や負荷容量による容量成分Ｃとパッケー
ジやボンディングワイヤ等に存在するリアクタンス成分
りとで第５図の出力波形ｖ　ｏｕｔと同様なリンギング
が生じてしまう。

このようなリンギングによるノイズ対策としては、ある
程度スルーレートを低くすることで対処している。すな
わち、第５図の出力波形Ｖ　Ｏｕｔのように高速スイッ
チングできるにもかかわらず、リンギングがノイズの対
象とならないようにするため、ある程度出力段トランジ
スタを緩慢にオン状態にさせていくように、スイッチン
グ動作の遅延時間を許容しており、例えば第５図の破線
で示す出力波形Ｖｏｕｔ’　のように緩慢に出力するよ
うにしている。

（発明が解決しようとする課題）このように従来ではロウレベル出力時、高速スイッチン
グ動作させるため大電流をシンクさせようとすると、リ
ンギングが生じる。これを防ぐためにはスルーレートを
落とし、ある程度出力の遅延時間を許容して緩慢に動作
させて対処するしかなかった。

この発明は前記のような事情を考慮してなされたもので
あり、その目的は、リンギングを抑えつつ、ロウレベル
出力時に大電流をシンクでき、高速なスイッチングを実
現する出力回路を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の出力回路は第１の信号により制御され一端が
出力端子に接続された第１導電型の第１のＭＯＳトラン
ジスタと、前記第１の信号と逆相の第２の信号により制
御され前記第１のＭＯＳトランジスタの他端と第１の電
位との間に挿入された第１導電型の第２のＭＯＳｌ−ラ
ンジスタと、コレクタ・エミッタ間が前記出力端子と第
１の電位との間に挿入され、ベースが前記第１のＭＯＳ
トランジスタの他端に接続されたバイポーラトランジス
タと、前記第１の信号を所定時間だけ遅延させる遅延回
路と、前記遅延回路の出力に応じて前記出力端子を前記
第１の電位に放電制御し閾値電圧が前記バイポーラトラ
ンジスタの閾値電圧より低く設定された放電回路とから
構成される。

（作用）ロウレベル出力時において、まず、出力段のバイポーラ
トランジスタが出力端子電圧をその閾値電圧付近まで急
速に引下げ、カットオフする。

この時点で、遅延回路によって動作時期が設定された放
電回路により、引続き前記バイポーラトランジスタの閾
値電圧よりも低い電圧にまで出力端子電圧を引き下げる
。前記放電回路はバイポーラトランジスタの閾値電圧程
度にまで降下した電圧を引下げることになるので、リン
ギングレベルを最少銀に抑え、かつ出力時のシンク電流
が大きくできる。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係る出力回路の一実施例の構成を示
す回路図である。出力端子１と接地電圧ＶＳＳとの間に
２個のＮチャネル型ＭＯＳトランジスタ２．３が直列に
挿入されている。前記一方のトランジスタ２のゲートは
入力端子４からインバータ５を介したノードＡに接続さ
れ、他方のトランジスタ３のゲートは入力端子４からイ
ンバータ５及び６を介したノードＢに接続されている。

前記ノードＢにはＮＰＮ　トランジスタフのベースが接
続されている。トランジスタ７のコレクタはプルアップ
用の抵抗８を介して電源電圧Ｖｃｃに接続され、エミッ
タはダイオード９を介して出力端子１に接続されている
。また、前記出力端子１と接地電圧ＶＳＳとの間にはＮ
ＰＮトランジスタＩＯのコレクタ・エミッタ間が挿入さ
れている。このトランジスタ■０のベースは前記ＭＯＳ
トランジスタ２．３の直列接続ノードＣに接続されてい
る。また、前記ノードＡには抵抗１１を介してＮチャネ
ルＭＯＳトランジスタ１２のゲートが接続されている。

このトランジスタ１２のソース・ドレイン間は前記出力
端子１と接地電圧Ｖｓｓとの間に挿入されており、この
トランジスタ１２は出力端子１の放電回路１４を構成し
ている。また、前記抵抗１１とこのトランジスタ１２の
ゲートと接地電圧ＶＳＳとの間に寄生的に存在する容量
とで遅延回路１３が構成されている。

次に、上記構成でなる出力回路の動作を説明する。いま
、入力端子４に入力される信号Ｓが“Ｈ”レベルから“
Ｌ°レベルに立ち下がったとする。

すると、インバータ５の出力によりノードＡが”Ｈ”レ
ベルになり、トランジスタ２がオンする。

また、インバータ６の出力によりノードＢが“Ｌ″レベ
ルなり、トランジスタ３がオフする。これにより、ＮＰ
Ｎトランジスタ７はオフ状態、ＮＰＮ　トランジスタｌ
Ｏはオン状態に変化する。この結果、出力端子１の電位
はトランジスタ１０により引下げられるが、トランジス
タＩＯのベース・工ミッタ間電圧ＶＢＢ（例えば０．７
Ｖ）以下になるとトランジスタＩＯは急速にカットオフ
する。このため、トランジスタ１０では、出力電位を０
．７Ｖ付近にまでしか下げられないが、引続きＭＯＳト
ランジスタ１２がオンすることにより出力端子１の電位
が前記ＶＢＥ以下に充分に引下げられる。すなわち、ノ
ードＡが“Ｈ″レベルなってから所定時間後に遅延回路
１３の出力が“Ｈ゛レベルなり、ＭＯＳトランジスタ１
２がオン状態になる。従って、予めＮＰＮ　トランジス
タ１０により引き下げられていた出力電位は、このトラ
ンジスタ１２がオンすることによりトランジスタ１０と
トランジスタ１２とによって引き下げられる。そして、
出力電位が０．７ｖ以下になるとトランジスタｌＯがオ
フし、その後はトランジスタ１２のみで出力端子１の電
位が引下げられる。

上記実施例の構成によれば、ＮチャネルＭＯＳトランジ
スタ１２は、ある程度低くなった出力端子１の電位を引
下げることになるので、リンギングレベルは極わずかに
抑えられる。従って、スイッチングスピードについては
最初にオンするＮＰＮトランジスタによって高速スイッ
チングが達成され、“Ｌ２レベル出力時のシンク電流に
ついては前記ＮチャネルＭＯＳトランジスタ１２のサイ
ズをある程度大きくして大電流を流せるように設定でき
る。

第２図はこの発明の他の実施例による構成を示す回路図
である。第１図の実施例回路では遅延回路１３として抵
抗１１及び寄生容量からなる構成のものを用いたのに対
し、この実施例では遅延回路１３として、基本的にはＰ
チャネルＭＯ３トランジスタ１５．　ＮチャネルＭＯＳ
トランジスタ１６からなるＣＭＯＳインバータ構成から
なり、前記トランジスタ１６のゲートに供給される信号
を遅延させるためにトランジスタ１８のゲートにインバ
ータ１７．　１８を直列に挿入した構成のものを用いて
いる。第１図の実施例回路における遅延回路１３では、
ＭＯＳトランジスタ１２がオフするタイミングにも遅延
がかかり、出力の立ち上がり時にこのトランジスタ１２
を介して貫通電流が発生する恐れがある。ところが、第
２図のような遅延回路１３によれば、ＮチャネルＭＯＳ
トランジスタ１６がオンし、遅延出力が“Ｈ°レベルか
ら′″Ｌ”　レベルに変化するときにのみ遅延させるこ
とができる。なお、この場合、遅延回路１３自体で貫通
電流が流れるが、これはトランジスタ１５．１８の素子
サイズを小さくしておけば問題はない。

また、この実施例回路では、放電回路１４は遅延回路１
４の出力が“Ｌ”レベルのときに出力端子１を放電する
ような構成にされている。すなわち、出力端子１と接地
電圧Ｖｓｓとの間にコレクタ・エミッタ間が挿入された
ＮＰＮトランジスタ１９のベースは、電源電圧ｖｃｃか
らＮＰＮ　トランジスタ２０のコレクタ・エミッタ間と
さらにダイオード２１を介したノードに接続されている
。前記トランジスタ１９のベースと接地電圧ＶＳＳとの
間には抵抗２２とＮチャネルＭＯＳトランジスタ２３の
ドレイン・ソース間が並列に挿入され、トランジスタ２
３のゲートには遅延回路１３の出力が供給されるように
なっている。また、前記トランジスタ２０のエミッタは
、直列接続された抵抗２４．２５を介して接地電圧ＶＳ
Ｓに接続されている。

一方、電源電圧Ｖｃｃと接地電圧ＶＳＳとの間にＰチャ
ネルＭＯ５トランジスタ２６、ＮチャネルＭＯＳトラン
ジスタ２７が直列に挿入されたＣＭＯＳインバータ回路
２８では、その入力端であるトランジスタ２６．２７の
共通ゲートに前記遅延回路１３の出力が供給されるよう
になっている。そして、トランジスタ２６と２７のドレ
インは抵抗２９を介して接続され、トランジスタ２７の
ドレインと抵抗２９の接続点が出力ノードＤになってい
る。出力ノードＤには前記トランジスタ２０のベースが
接続され、さらにＮＰＮ　トランジスタ３０のコレクタ
が接続されている。トランジスタ３０のベースは前記抵
抗２４．２５の直列接続点に接続され、エミッタは前記
トランジスタ１９のコレクタに接続されている。

前記第２図の実施例回路において、“Ｌ”レベル出力時
の動作を第３図に示す波形図を参照して説明する。まず
、入力信号Ｓが立ち下がる（波形ａ）。次に、インバー
タ５の出力が立ち上がる（波形ｂ）。ノードＡの電位で
トランジスタ２がオン、ノードＢの電位でトランジスタ
３がオフし、ノードＣが充電される。これにより、トラ
ンジスタｌＯがオン状態に入り、そのベース電圧が飽和
状態になっていく（波形Ｃ）。これにより、出力端子１
の電位が下がり始める（波形ｄ−１）。一方、遅延回路
１３の出力が供給されるインバータ回路２８内のトラン
ジスタ２Ｂがオン、トランジスタ２７．２３がオフし、
出力ノードＤの電位が上昇する（波形ｅ）。そして、ト
ランジスタ２０がオン状態になり、ダイオード２１を介
してトランジスタ１９のベース電圧が充電される。これ
により、トランジスタ１９がオン状態に入り、そのベー
ス電圧が飽和状態になっていく（波形ｆ）。その際、抵
抗２２で設定されたベース・エミッタ間電圧によりトラ
ンジスタ１９は飽和領域で動作する。一方、いままでオ
ン状態になっていたトランジスタ１０は完全にカットオ
フし、トランジスタ１９のみで出力端子１が０．７ｖ以
下にまで引下げられる（波形ｄ−２）。また、このとき
、トランジスタ３０もオン状態になり、トランジスタ１
９のコレクタ電圧が０．２Ｖ以下になるのをクランプす
る。これにより、トランジスタ１９が完全な飽和状態に
ならないようにし、スイッチング動作の速度向上を図る
ようにしている。

この実施例回路でも、トランジスタＩＯによって出力端
子１の電位が充分に引き下がってから、トランジスタ１
９を飽和領域で動作させる放電回路１４が動作する。こ
のため、この放電回路１４に大電流をシンクする能力を
持たせても、リンギングレベルを充分に小さくすること
ができる。

［発明の効果］以上説明したようにこの発明によれば、ロウレベル出力
時にリンギングの発生を最少限に抑えつつ、大電流をシ
ンクでき、高速にスイッチング動作する出力回路が提供
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例による構成の回路図、第２
図はこの発明の他の実施例による構成の回路図、第３図
は第２図回路の各部の波形図、第４図は従来の出力回路
の構成を示す回路図、第５図は第１図回路の各部の波形
図、第６図はＣＭＯＳインバータ構成による従来の回路
を示す回路図である。１・・・出力端子、２．　３．１２・・・ＮチャネルＭ
ＯＳトランジスタ、４・・・入力端子、５．６・・・イ
ンバータ、７．ｌＯ・・・ＮＰＮ　トランジスタ、８．
ＬＬ・・・抵抗、９・・・ダイオード、１３・・・遅延
回路、１４・・・放電回路。

Claims

【特許請求の範囲】　第１の信号により制御され一端が出力端子に接続され
た第１導電型の第１のＭＯＳトランジスタと、前記第１の信号と逆相の第２の信号により制御され前記
第１のＭＯＳトランジスタの他端と第１の電位との間に
挿入された第１導電型の第２のＭＯＳトランジスタと、コレクタ・エミッタ間が前記出力端子と第１の電位との
間に挿入され、ベースが前記第１のＭＯＳトランジスタ
の他端に接続されたバイポーラトランジスタと、前記第１の信号を所定時間だけ遅延させる遅延回路と、前記遅延回路の出力に応じて前記出力端子を前記第１の
電位に放電制御し、閾値電圧が前記バイポーラトランジ
スタの閾値電圧より低く設定された放電回路とを具備したことを特徴とした出力回路。