CN1596058A - 静电放电保护电路 - Google Patents

Abstract

一种使用漏极无硅化物隔离块设置的场效应晶体管的静电放电(Electro Static Discharge，ESD)保护电路，是与一内部电路(Internal circuit)电连接以用来保护该内部电路不至于因为一静电放电(ESD event)产生而影响其操作，其中内部电路包含有至少一信号输入端。静电放电保护电路包含有：一静电放电箝位电路(ESD clamp circuit)，用于当有静电放电产生时，提供静电放电的一电流接地路径；以及至少一对PN面结型二极管(PN junction diode)以叠接(stacked)的方式使得一面结型二极管的P端与另一面结型的N端与信号输入端电连接。静电放电筘位电路所包含的至少一场效应晶体管(fieldeffect transisor，FET)的漏极为一无硅化物隔离块(Non－Silicide block)设置的形式。

Description

静电放电保护电路

技术领域

本发明是提供一种静电放电(electro static discharge，ESD)保护电路，尤指一种利用漏极无硅化物隔离块设置的金属氧化物半导体场效应晶体管(MOSFET)的静电放电保护电路。

背景技术

静电放电(Electro Static Discharge，ESD)是造成大多数的电子组件或电子系统受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素。而静电放电会导致一种对半导体组件以及计算机系统等形成一种永久性的毁坏，因而影响集成电路的电路功能，而使得电子产品工作不正常。而静电放电的产生，多是由于人为因素所形成，尽管如此，却又很难避免人为因素所造成的静电放电情况，原因在于电子组件或系统在制造、生产、组装、测试、存放、或搬运的过程中，静电会累积在人体、仪器、储放设备之内，甚至电子组件本身也会有静电的累积。而在不知情的情况下，人体、仪器、或是储放设备与电子组件间的接触，将形成了一静电放电的放电路径，使得电子组件或系统遭到不可预期的破坏。

为求有效防堵静电放电电流对电子组件所造成的损害，静电放电保护电路的使用，用以提供静电放电电流的排放路径，便变得不可或缺。而到目前为止，对于静电保护电路中组件的使用，甚至组件制程中改进的技术上都已经累积了相当多的数据库可供后继者参考运用。一般来说，做为静电放电保护电路的组件，大抵不出逆偏二级管、双载子晶体管(Bipolar)、金属氧化物半导体(MOS)组件以及硅控整流器(Silicon-Controlled Rectifier，SCR)等。在这些静电放电保护电路中，大多是利用组件工作在其一次击穿(First breakdown)区来排放静电放电电流。在所谓的一次击穿区内，静电放电保护组件仍不会被损伤，然而此击穿区域是有其极限存在，这极限就是所谓的二次击穿(Secondarybreakdown)区，当组件因为外加过压的(Overstress)电压或电流而进入二次击穿区后，组件会造成永久性的损坏。此外，同样可以利用这些组件(如场效应晶体管)的导通，使得场效应晶体管的漏极与源极间能形成一电流接地路径，而让静电放电电流能通过此电流接地路径传送到接地零电位上。

一般的静电放电保护电路都是针对人体放电模式(Human BodyModel，HBM)以及机器放电模式(Machine Model)而设计，然而随着深次微米(Deepsub-micron)制程技术慢慢变成当今业界的主流，组件充电模式(Charge Device Model，CDM)的静电放电问题在栅极氧化层(Gate oxide)厚度于0.25微米制程下只有50A时，非常容易对此栅极氧化层造成损害。

所谓的人体放电模式或是机器放电模式都是静电经由外界的人体或机器经由集成电路脚位(Pin)进入内部电路中，所以一般的静电保护电路都直接设置在内部电路的输入或输出焊接区(Bonding pad)旁，以就近排放静电放电电流。而组件充电模式的静电电荷是先储存在组件浮接的基底(Substrate)，当某一脚位接地时，这些静电电荷便因此而获得一放电路径透过接地的脚位放电出来。此种组件充电模式的静电放电现象，极容易造成输入端栅极被打穿，即便是输入端栅极已经有静电保护电路的使用，但在很多情形下仍无法导通以排放瞬间产生的组件充电模式静电放电电流。

请参阅图1，图1为应用现有技术的静电保护电路10的示意图。静电保护电路10包含有一主静电放电箝位电路12、一次静电放电箝位电路14、一电阻16先与次静电放电箝位电路14串联后再与主静电放电箝位电路12并联。以及，此静电放电保护电路10是位于输入焊接区19侧以保护内部电路21不至于因为受到外界输入的静电放电电压23所产生的静电放电电流25损害输入级的互补式金属氧化物半导体晶体管18所影响。当人体放电模式或机器放电模式的静电放电发生在输入焊接区19的脚位时，来自于外界的高电位静电电压23传导到输入级的互补式金属氧化物半导体晶体管18的栅极，因此次静电放电箝位电路14的主要功能在于箝位过高的静电电压输入23，以防止互补式金属氧化物半导体晶体管18的栅极被过高的静电放电电压所损伤。但一般的次静电放电箝位电路14都是利用短信道(Short-channel)的N型金属氧化物半导体(NMOS)组件来实现，一般都承受不了多大的静电放电电流25，因此需再加入电阻16以及主静电放电箝位电路12，以避免过大的静电放电电流流经短信道NMOS组件所组成的次静电放电箝位电路14。静电放电电流25主要依赖主静电放电箝位电路12来排放，所以需要有较高的电流承受能力的防护组件所组成主静电放电箝位电路12。但此类组件一般都具有较高的导通电压或较慢的导通速度，因此又需要次静电放电箝位电路14的辅助才能够有效地保护互补式金属氧化物半导体晶体管18的栅极。然而，此现有技术的静电放电保护电路10可以等效成较大的电阻与电容的组合，使得对输入信号而言将相对有较大的RC时间常数延迟，而不适合高频信号以及电流模式输入信号的应用。

请参阅图2，图2为应用现有技术的静电放电保护电路50的示意图。不同于图1的静电放电保护电路10在高频信号或是电流输入信号上应用的缺陷，静电放电保护电路50只使用了单级的N型金属氧化物半导体晶体管51做为箝位静电放电电流之用，没有另外一级的静电放电箝位电路与分流电阻，输入端的等效输入电阻将因此而下降，使得此静电放电保护电路50较图1的静电放电保护电路10更适合在高频信号与电流信号输入的静电放电保护中使用。然而，此静电放电保护电路50是利用了栅极接地的N型金属氧化物半导体晶体管51为主体，且在没有如图1的分流电阻16的设置的情况下，流经此N型金属氧化物半导体晶体管51的静电放电电流将不可避免地对此静电放电保护电路的强健度(Robustness)产生严峻的考验。当有静电放电电压54产生时，伴随而生的静电放电电流58将经由输入焊接区56传导至静电放电保护电路50，而不至于直接对模拟电路52造成破坏。

但，随着先进制程如漏极轻掺杂(Light Doped Drain，LDD)以及硅化物扩散(Silicided diffusion)制程的使用，虽然在集成电路的集成度以及运算速度上有所提升，但相对地牺牲了集成电路(不论是内部电路或是应用在静电放电保护电路)的静电放电对抗能力。

为了克服因LDD结构所带来静电放电对抗能力下降的问题，制程上便发展出静电放电植入制程(ESD-Implant Process)，其概念乃是在同一互补金属氧化物半导体(CMOS)制程中，做出两种不同的NMOS组件，一种是给内部电路用的具有LDD结构的NMOS组件，另一种是给输入/输出级使用但不具有LDD结构的NMOS组件。要把这两种组件结构合并在同一制程中，便需要在原先的制程中再加入一层静电放电植入用的掩膜，再加上一些额外的制程处理步骤，便可在同一制程中做出不同NMOS组件另外，由于使用静电放电植入制程所产出的NMOS组件与LDD结构的NMOS组件不同，故需要额外的处理及设计来抽取这种静电放电植入制程NMOS组件的SPICE参数，以利电路仿真与设计工作的进行。

至于硅化物扩散制程，其主要目的在降低MOS组件在漏极与源极端的串联杂散电阻，以提升MOS组件的操作速度，进而使CMOS技术可以做到更高频率的应用。但也由其杂散电阻都很小，使得当静电放电发生时，静电放电电流会很容易地传导到MOS组件的LDD结构，而造成MOS组件的破坏，甚至使用再大尺寸长宽比(W/L)的MOS组件当输出级，也无法有效地提升其静电放电的抵抗能力。对此，为了提升输出级的静电放电防护能力，在制程上发展出硅化物扩散隔离块(SilicidedDiffusion Blocking)的制程技术，把输出级MOS组件中部分的硅化层给去除，这么做将使MOS组件具有较高的源极与漏极电阻，而能有效地提升MOS组件对静电放电的防护能力。

请参阅图3A与图3B，图3A与图3B分别为MOS组件的漏极无硅化物隔离块(Silicide block)设置的布局示意图和MOS组件的漏极有硅化物隔离块(Silicide block)设置的布局示意图。而为了有硅化物隔离块的设置，且由于布局上的限制，使得漏极(Drain)与源极(Source)间的距离(Spacing)必须要达到能够设置此硅化物隔离块的程度。尽管硅化物隔离块是用来增加漏极与多硅化物栅极(poly gate)间的电阻而能有限流的作用，使得此种MOS组件对于静电放电的抵抗力能有所增强，但也由于漏极与源极间距离的增大，整个MOS组件的布局也将占据更大的面积(空间)，相对地将影响单一晶圆上所能产生的MOS组件的数目。此外，就输入端的观点而言，电阻的增加将连带使得输入信号的RC时间常数延迟增加，而不适于高频信号或是电流信号模式的输入。

请参阅图4，图4为美国专利公开案(US2002/1030390)所揭露的静电放电保护电路100用来保护内部电路102的示意图。不论是静电保护电路100与内部电路102均与至少两电源线103与104电连接，其中电源线103与104较佳分别为一电源供应线以及一零电位电源线。

静电放电保护电路100包含有一电源线103与104间的静电放电保护电路110，其由由一CMOS的反相器112以及一RC延迟器113组成，使得静电放电电压所衍生的静电放电电流能够循着顺偏的二极管对(D1与D2或是D3与D4)或是操作于一次击穿区(或反转击穿(SnapbackBreakdown)区)的电源线间静电放电保护电路110的基底触发金属氧化物半导体晶体管(Substrate-triggered MOS)117而能获得一静电放电路径。CMOS反相器112是用来触发基底触发金属氧化物半导体晶体管117，而基底触发金属氧化物半导体晶体管117的栅极是透过一电阻R2与电源线104连接，用于无静电放电发生时，使此基底触发金属氧化物半导体晶体管117保持在关闭的状态。此静电放电保护电路是直接设置在输入焊接区115与内部电路102之间，用来提供静电放电电流的放电路径。面结型二极管对D1至D4分别可以等效成一电容Cjn1至Cjn4，而Cjn1与Cjn2是与Cjn3跟Cjn4串联，也竟是整个等效的电容值会随着面结型二极管的设置数量增多而下降。

在图4所示的静电放电保护电路100中，不论是基底触发金属氧化物半导体晶体管117、CMOS反相器112以及RC延迟电路113中的MOS组件(RC延迟电路113中的电容C可由一MOS组件来实现)都必须有前述漏极硅化物隔离块的设置。当MOS组件的漏极有硅化物隔离块的设置时，的确可以提高对静电放电的抵抗力，但随之上升的等效输入电阻值将影响此种MOS组件在高频领域的应用。此外，此种MOS组件所占据的面积也较一般制程没有硅化物隔离块设置的MOS组件所占据的面积为大，相对将造成单一晶圆上MOS组件设置数目的下降。

因此，由上可知，现有技术的静电放电保护电路在实际使用上，显然具有不便与缺失存在，而可待加以改善。

发明内容

本发明的主要目的在于提供一种静电放电保护电路，此静电保护电路是利用漏极无硅化物隔离块设置的场效应晶体管组件以及当静电放电产生时，此静电保护电路的静电放电箝位电路是把场效应晶体管组件给开启，使得此场效应晶体管组件的源极与漏极得以提供静电放电电流一放电(接地)的路径，而达到保护内部电路不受静电放电的损害。与现有技术不同的处在于，本发明的静电放电保护电路的场效应晶体管组件的漏极并无硅化物隔离块的设置，以减少漏极与栅极间的等效电阻，故能在输入等效电阻与电容上适合高频信号与电流信号的输入，同时又能节省单一场效应晶体管组件所占据的面积。此外在静电放电的保护上其所量测出的人体放电模式(HBM)与机器放电模式(MM)的抵抗能力亦与现有技术的不相上下。

为了达到上述目的，本发明的静电放电保护电路包含有：一静电放电箝位电路(ESD clamp circuit)，用来当有静电放电产生时，提供该静电放电的一电流接地路径，以及至少一对PN面结型二极管(PN junctiondiode)，其中一PN面结型二极管的P端以及另一PN面结型二极管的N端是与信号输入端(输入焊接区)电连接。其中静电放电箝位电路包含有至少一场效应晶体管(Field Effect Transistor，FET)，其中场效应晶体管的一漏极(Drain)并没有硅化物隔离块(Silicide block)的设置。当有静电放电产生时，静电放电箝位电路中用来提供静电放电电流接地路径的场效应晶体管是操作于一开启的状态。

附图说明

图1为现有技术的静电保护电路的示意图

图2现有技术的另一种静电放电保护电路的示意图

图3A为MOS组件无硅化物隔离块设置的布局示意图

图3B为MOS组件有硅化物隔离块设置的布局示意图

图4为美国专利公开案(US 2002/1030390)所揭露的静电放电保护电路用来保护内部电路的示意图

图5为本发明的静电放电保护电路的示意图

其中，附图标记说明如下：

200  静电放电保护电路                  202  静电放电箝位电路

203  PN面结型二极管对                  205  内部电路

2022  CMOS反相器                        2024  RC延迟电路

2025  耦合电容                          2027  场效应二极管

具体实施方式

请参阅图5，图5为本发明的静电放电保护电路200包含有一静电放电电流箝位电路202以及至少一对PN面结型二极管203，以保护内部电路205不至于受到来自于信号输入端输入的静电放电(人体静电放电或机器静电放电为主)所损害，而影响其操作。

静电放电箝位电路202包含有一CMOS反相器(Mp与Mn)2022、一RC延迟电路2024(其中电容C1是以一MOS组件实现)、一耦合电容2025(C2)与一场效应晶体管2027(M)，其中耦合电容C2是与场效应晶体管M的栅极连接，同时场效应晶体管M的漏极为一无硅化物隔离块设置的形式(如图3A)。在现有技术所揭露的静电放电保护电路，其场效应晶体管组件为了增加漏极与栅极间电阻的目的以防止过大的静电放电电流通过，均有硅化物隔离块的设置(如图3B)。而本发明的静电放电保护电路则无硅化物隔离块的设置，同样能在静电放电对抗上有人体放电模式为7K伏特以及机器放电模式为450伏特的表现。

CMOS反相器2022是当有静电放电发生时，把场效应晶体管M给开启，使得场效应晶体管的漏极与源极间提供静电放电电流的放电接地路径。此外，耦合电容C2是用来增加场效应晶体管M的开启效果，原因在于此耦合电容C2可以把在第一电源线上出现的静电放电电压给耦合至场效应晶体管M的栅极。第一电源线与第二电源线是分别连接至场效应晶体管M的漏极与源极，其中第一电源线与第二电源线其中之一较佳为一接地零电位(接地)。静电放电箝位电路2022同样位于第一电源线与第二电源线之间，用来提供第一电源线与第二电源线间的静电放电路径。至少一对的PN面结型二极管，其中之一的N端与另一PN面结型二极管的P端是连接至信号输入端，两PN面结型二极管分别等效一寄生面结型电容，此两面结型电容串接后的等效电容值将因此而下降。随着PN面结型二极管对的数目的增加，对应于信号输入端的等效输入电容值自然随之下降，但本发明并未特别在PN面结型二极管对的数目上有所要求或限制。

当此静电放电保护电路200于进行基本的人体放电(HBM)以及机器放电(MM)测试时，由于对信号输入端而言，静电的累积有可能是正电荷与负电荷两种，故对信号输入端分别输入一正电压脉冲(Positivepulse)或是一负电压脉冲(Negative pulse)使与把第一电源线或第二电源线选择其中之一接地，而能有PS、NS、PD与ND四种模式可供选择。当然各信号脚位(不见得是信号输入端)之间，或是第一电源线与第二电源线乃至于内部电路如果有差动放大对(Differential pair)存在时，都有不同种的静电放电测试可供进行，以验证此静电放电保护电路于真正静电放电产生时，能形成一对应的静电放电电流接地路径，而把静电放电电流导通至接地零电位所在地(Ground)。

当无静电放电产生时，PN面结型二极管对中的二极管均保持在逆偏(Reverse biased)但非击穿(Breakdown)的状态，使得输入至信号输入端的信号能够被传递至内部电路；当有静电放电产生时，二极管对中的二极管均操作于一顺偏(Forward biased)的状态。RC延迟器2024是用来控制CMOS反相器2022，使得CMOS反相器2022能继续提供开启场效应晶体管M的偏压。

场效应晶体管M的布局将无硅化隔离块的设置，如图3A所示。一般来说，运用于静电保护电路中的场效应晶体管，由于是用来通过静电放电电流使用(不论其是操作在漏极源极导通状态或是反转击穿状态)，所以利用硅化物隔离块的设置以增加等效电阻，使得真正流过此场效应晶体管的电流能减小，以防止本身的损害是在现有技术中所揭露的非常重要的一项晶体管布局的修饰。然而，诚如前述，由于布局上的尺寸限制，当多了硅化物隔离块的设置就等同于增大设置硅化物隔离块的场效应晶体管所占据的面积，使得单一晶圆上所能设置的组件数目下降。

与现有技术相比，本发明的静电放电保护电路中用来提供静电放电电流接地路径的场效应晶体管，是无硅化物隔离块设置的布局形式，同时并以被开启使得本身漏极源极被导通的方式操作。当无硅化物隔离块设置时，整个场效应晶体管所将占据的面积将因此而下降，相对地将使得单一晶圆上所能设置的组件数目上升。

以上所述仅为本发明的较佳实施例，其它凡依本发明申请专利范围所做的均等修饰，皆应属本发明专利的涵盖范围。

Claims (13)

1.一种静电放电保护电路，其特征在于包括：

一对PN面结型二极管，是置有一信号输入端，以接收输入该静电放电保护电路的输入信号；及

一静电放电箝位电路，是电性连接于该对PN面结型二极管，该静电放电箝位电路中设置有一晶体管，该晶体管为一漏极无硅化物隔离块的晶体管；

当有静电放电现象产生时，由该静电放电箝位电路提供一电流接地路径将静电放电电流接地，以避免电路受损害。

2.如权利要求1所述的静电放电保护电路，其特征在于，其中该静电放电箝位电路中包含：

一RC延迟电路；及

一反相器，是与该RC延迟电路相连接，并与该晶体管电性连接；

由该RC延迟电路控制该反相器，使该反相器于静电放电产生时，仍持续提供开启该晶体管所需的偏压，以导通该晶体管中的漏极与源极，以提供该电流接地路径。

3.如权利要求1所述的静电放电保护电路，其特征在于，其中该静电放电箝位电路所设置的晶体管设置为包含至少一场效应晶体管，且该场效应晶体管的漏极为无硅化物隔离块的设置。

4.如权利要求1所述的静电放电保护电路，其特征在于，还包含有一第一电源线与一第二电源线，该第一电源线与一第二电源线分别连接至该晶体管的漏极与源极上。

5.如权利要求4所述的静电放电保护电路，其特征在于，其中该第一电源线与该第二电源线其中之一电连接至一接地零电位。

6.如权利要求4所述的静电放电保护电路，其特征在于，其中该静电放电箝位电路，是用以提供该第一电源线与该第二电源线间的电流接地路径。

7.如权利要求1所述的静电放电保护电路，其特征在于，其中该静电放电侦测电路中，更包含有一耦合电容，其一端是连接至该场效应晶体管的一栅极。

8.如权利要求7所述的静电放电保护电路，其特征在于，其中当该静电放电产生时，对应于该静电放电的电压，是会通过该耦合电容反应至该晶体管中的栅极。

9.如权利要求1所述的静电放电保护电路，其特征在于，该静电放电保护电路与一内部电路电性连接，并包含有：

一静电放电箝位电路，该静电放电箝位电路中包含有至少一场效应晶体管及一耦合电容，该场效应晶体管的一漏极为一无硅化物隔离块设置的形式；该耦合电容的一端连接至该场效应晶体管的一栅极；及

至少一对PN面结型二极管，是为该静电放电保护电路的输入端，并与该静电放电箝位电路电性连接；

当有静电放电产生时，该静电放电箝位电路提供该静电放电的一电流接地路径而将其接地。

10.如权利要求9所述的使用漏极无硅化物隔离块设置的场效应晶体管的静电放电保护电路，其特征在于，其中该静电放电箝位电路中包含：

一RC延迟电路；及

一反相器，是与该RC延迟电路相连接，并与该场效应晶体管电性连接；

由该RC延迟电路控制该反相器，使该反相器于静电放电产生时，仍持续提供开启该场效应晶体管所需的偏压，以导通该场效应晶体管中的漏极与源极，以提供该电流接地路径。

11.如权利要求9所述的使用漏极无硅化物隔离块设置的场效应晶体管的静电放电保护电路，其特征在于，更包含有一第一电源线与一第二电源线，该第一电源线与第二电源线分别连接至该场效应晶体管的漏极与源极上。

12.如权利要求11所述的使用漏极无硅化物隔离块设置的场效应晶体管的静电放电保护电路，其特征在于，其中该第一电源线与该第二电源线其中之一电连接至一接地零电位。

13.如权利要求11所述的使用漏极无硅化物隔离块设置的场效应晶体管的静电放电保护电路，其特征在于，其中该静电放电箝位电路，是用以提供该第一电源线与该第二电源线间的电流接地路径。

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