JP3411634B2 - 入力の電源電圧を越える要求動作に関するesd保護 - Google Patents
入力の電源電圧を越える要求動作に関するesd保護Info
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Description
関し、さらに詳細には静電放電(ESD)から集積回路
を保護する回路に関する。
電(ESD)は周知の問題である。ICにおける突然の
電圧スパイクの予期せぬ存在は、IC機構を物理的に破
壊させる可能性がある。例えば、ESDが誘起するスパ
イクは電界効果トランジスタ(FET)の薄いゲート酸
化膜を破壊し、または単純に、半導体のp−n接合を劣
化させ、適切なIC動作を事実上破壊する可能性があ
る。
をシミュレートするための3つの基本モデル、人体モデ
ル、機械モデル及び帯電デバイスモデルがある。これら
のモデルはESD事象に対するデバイスの抵抗を定量化
する目的の試験装置を構成するために、及び標準的な回
路シミュレート技法を用いて、提案されたESD保護回
路の効果をモデル化するために用いられ得る。
扱うことの影響をシミュレートするのに用いられる。図
1において、静電容量C1は人体の静電容量をシミュレ
ートしていて、一般的に100pfになるよう選択され
る。抵抗R1は人体の直列抵抗をシミュレートしてお
り、通常1.5kΩとしてモデル化される。コンデンサ
C1は初期電圧V1に充電され、次いでテスト下のデバ
イス(DUT)に放電する。2から3keV程度の事前
帯電電圧に耐え得るデバイスが、工業規格により認定で
きるとみなされる。人体モデルによるテストに関して広
く用いられている規格は、MIL-STD-883C,Notice8,方法3
015.7「Electrical Discharge Sensitivity Test(198
9)」に記述されている。
C1が200pfでありR1が「ゼロオーム」に近似す
ることを除いて、図1の回路を用いる。実用的な構造に
おいて、R1は20から40Ωの範囲にある。機械モデ
ルの放電時定数は人体モデルよりずっと小さく、寄生回
路要素が放電中にDUTから見た最大電流及び電圧によ
り影響を及ぼす。400ボルトに耐え得るデバイスが、
工業規格により認定できるとみなされる。このモデルは
日本において一般的に使用されており、日本電子機械工
業会のEIAJ規格、IC-121 BOOK2(1988)に含まれている。
パッケージング及びテスト中の機械的取り扱いに関連す
るESD破壊機構をシミュレートするために使用され
る。このモデルによると、ICパッケージは、摩擦電気
又は大きな電場の存在によって、ある電位(100ボル
トから200ボルト)にまで帯電される。その後、デバ
イスはそのデバイスの何れかのピンを介して接地に放電
される。帯電は通常基板ピンを経由して行われ、放電は
接地された低インダクタンスプローブと装置ピンが接触
することによって開始される。この放電過程に関する時
定数は150ps未満であり、放電エネルギーはパッケ
ージの静電容量に依存する。
ワークが図2に示される。ESDストレスの極性が接地
に関して負である場合、ダイオードD2は順方向バイア
スされる。ダイオードの直列抵抗が十分に低い状態であ
りさえすれば、回路側から見た電圧は、チップ上の電力
散逸を最小限に抑え且つCMOSゲート酸化物を保護す
るのに十分な低い状態を保つ。例えば、3kVに帯電し
た人体モデルは2アンペアの瞬時電流に相当する。従っ
て、回路側から見た総電圧を8ボルトに維持するために
は、ダイオードの直列抵抗は4オームを越えてはならな
いが、これは0.5μmCMOS製法において典型的な
10nmのゲート酸化物に関する最悪の破壊状態に相当
する。
合、電流の流れに関する2つの可能性がある。第一は、
ダイオードD2が、逆降伏に達するまで充電して、その
時点で入力における電圧の上昇がクランプされるという
ことである。あいにく、D2に関する逆降伏点はゲート
酸化物の降伏点よりも高く、よって入力又は出力デバイ
スバッファを損傷する電圧を通過させてしまう。第二
は、ダイオードD1が、順方向バイアスをかけられ、寄
生電界のターンオン、ゲート酸化物の破壊、またはラッ
チアップのような、何らかのチップ上の破壊機構がVc
cの上昇をクランプするまで、Vccを帯電し始める。
ESDストレスが働く間に、チップ内部の破壊を生じさ
せるのはこの機構である。
のICが、入力が正の電源電圧より高い又は接地の電位
より低い適切な電圧レベルであることを必要としている
ことである。従来の解決法は、入力電圧をVccより高
い又は接地より低いダイオード降伏電圧にクランプす
る。明らかに、これは入力電圧の大きさがVccより高
いか又は接地より低い場合には、受け入れることができ
ない。よって、そのような入力からESDストレスを散
逸させることの可能なESD保護回路を備えることが望
ましい。
による損傷から保護するために利用可能な集積回路デバ
イスが開示されている。第一のバイポーラトランジスタ
は、IC機構に接続されたエッミタと、接地に接続され
たコレクタを有する。第二のバイポーラトランジスタ
は、IC機構に接続されたエッミタと、ベース及び第一
のバイポーラトランジスタのベースに接続されたコレク
タとを有する。電界効果トランジスタは、IC機構に接
続されたゲート及びドレインと、ソースに接続され、ま
た第二のバイポーラトランジスタのコレクタとベースに
接続され且つ第一のバイポーラトランジスタのベースに
接続された本体とを有する。ダイオードは、電界効果ト
ランジスタの本体とソースに接続され、第二のバイポー
ラトランジスタのコレクタとベースに接続され、且つ第
一のバイポーラトランジスタのベースに接続されたカソ
ードを有する。
は、P形基板が、該基板の一部に形成されるN形材料の
第一のウェルを有する。P+形材料の第二のウェルが、
第一のウェルの中央部分に形成される。P+形材料の第
三のウェルが、第一のウェルの中に形成されて第二のウ
ェルを取り囲む。第三のウェルは、第一ウェルの一部に
よって第二のウェルから分離されている。N+形材料の
第四のウェルが、第一のウェルと基板の間の界面に形成
され、第三のウェルを取り囲む。この第四のウェルは、
第一ウェルの一部によって第三のウェルから分離されて
いる。P+形材料の第五のウェルが、基板に形成されて
第四のウェルを取り囲む。第五のウェルは、基板の一部
によって第四のウェルから分離されている。
板の上に横たわる。第一の相互接続が酸化物層の内部に
配置され、第五のウェルに接触する。第二の相互接続が
酸化物層の内部に配置され、第三及び四のウェルに接触
する。第三の相互接続が酸化物層の内部に配置され、第
二のウェルに接触する。第四の相互接続が酸化物層の上
に横たわり、第三の相互接続に接触する。
ジスタのエッミタ領域を形成する。第一のウェル及び第
四のウェルは第一のバイポーラトランジスタのベース領
域を形成する。第五のウェル及び基板は第一のバイポー
ラトランジスタのコレクタ領域を形成する。第二のウェ
ルは第二のバイポーラトランジスタのエッミタ領域を形
成する。第一のウェル及び第四のウェルは第二のバイポ
ーラトランジスタのベース領域を形成する。第三のウェ
ルは第二のバイポーラトランジスタのコレクタ領域を形
成する。第二のウェルは電界効果トランジスタのドレイ
ン領域を形成する。第三のウェルは電界効果トランジス
タのソース領域を形成する。第三のインタコネクトは電
界効果トランジスタのゲートを形成する。第四のウェル
はダイオードのカソードを形成する。基板はダイオード
のアノードを形成する。
する本発明の詳細な記述と添付の図面とを参照すること
により、本発明の特徴と利点のさらなる理解が得られる
であろう。
体集積回路の部分断面図が示されている。Nウェル12
は、基板10に約3.5×10-6mの深さで比較的深く
形成される。第一のP+ウェル14は、この深いNウェ
ル12の中央部分に約0.4×10-6mの深さに形成さ
れる。第二のP+ウェル16もまた、深いNウェル12
の中央部分に約0.4×10-6mの深さに形成される。
N+ウェル18は、深いNウェル12と基板10間の垂
直な界面の上に約0.4×10-6mの深さに形成され
る。第三のP+ウェル20は、基板10に約0.4×1
0-6mの深さに形成される。
を絶縁して、2工程の堆積ステップで形成され、第一の
金属層24がそれによる2つの酸化堆積物の間に形成さ
れる。金属相互接続24aは第一のP+ウェル14に接
触する。金属相互接続24bは第二のP+ウェル16と
N+ウェル18の双方に接触する。金属相互接続24c
は第三のP+ウェル20に接触する。第二の金属層26
は酸化物層22の上に横たわり、相互接続24aに接触
する。第二の金属層26は入力接点である。
って取られ図4に示される。さらに、図3は図4の切り
口3−3に沿って取ったものであることに留意された
い。
み、しかしNウェル12によってP+ウェル14から分
離されていることが図4に見られ得る。さらに、N+ウ
ェル18は、P+ウェル16を取り囲み、しかしNウェ
ル12によってP+ウェルから分離されている。Nウェ
ル12は、該図のクロスハッチングにて示されるよう
に、N+ウェル18と部分的に重なることに留意された
い。最後に、P+ウェル20が、N+ウェル18を取り囲
み、しかし基板10によってそれから分離されている。
バイポーラトランジスタQ10を達成するために、P+
ウェル14がエミッタであり、N+ウェル18及びNウ
ェル12はベースを形成し、P+ウェル20及び基板1
0はコレクタを形成する。PNPバイポーラトランジス
タQ20を達成するために、P+ウェル14がエミッタ
であり、N+ウェル18及びNウェル12はベースを形
成し、P+ウェル16はコレクタである。トランジスタ
Q20のベース(N+ウェル18)は、金属相互接続2
4bによってトランジスタQ20のコレクタ(P+ウェ
ル16)に電気的に接続され、ベース及びコレクタはと
もに浮動状態である。MOSFET M10はP+ウェ
ル14をドレインとして用いることによって達成され、
MOSFETM10のソースはP+ウェル16によって
達成され、そのゲートは金属相互接続24aに相当す
る。Nウェル12と接合しているN+ウェル18とP基
板10との間の接合が、ダイオードD10に相当する。
によって具現化されたIC入力に当てられると、P+ウ
ェル14はNウェル12の中へ順方向バイアスされる。
しかし、Nウェル12は浮動状態であるため、その中の
電圧はN+ウェル18とP基板10間の接合が降伏する
まで上昇し、それによってESDパルスをP基板10
(接地)へと導通する。
Dパルスは、Nウェル12をP+ウェル16とP+ウェル
14との間のMOSFET M10のチャネル領域に集
め、それによりデバイスの寄生抵抗を低減する。しか
し、Nウェル12が基板中へと降伏しているので、熱散
逸領域は比較的広く、即ちNウェル12の全体領域とな
る。
基板10及びNウェル12が順方向バイアスされること
になる。続いて、Nウェル12と入力26に接続された
P+ウェル14との間の接合が降伏する。しかし、この
場合において、熱散逸領域はせまい、即ちP+ウェル1
4の領域であり、従って寄生抵抗を最小限にしなければ
ならない。これは金属ゲートMOSFET M10を通
して達成される。
トほど降下した場合に、MOSFET M10がターン
オンする。これはNウェル12を反転させ、それによっ
てP+ウェル14(ドレイン)とP+ウェル16(ソー
ス)間に導電チャネルを形成する。これはNウェル12
の抵抗を低減し、事実上Nウェル12をバイパスさせ
る。入力に対する抵抗の低減は、構造中の熱散逸を低減
する。さらに、MOSFET M10は、入力静電容量
を増加させ、それによりデバイス内部のピーク電圧を低
減させることに貢献する。この構造は特にゼロオームモ
デルに好適に作用する。
定されるものではなく、むしろ添付の請求項によって定
義されるものであることが理解されよう。
対する抵抗を低減させ、IC機構の熱散逸を低減させる
ことができる。さらに入力静電容量を増加させ、それに
よりデバイスに対する内部のピーク電圧を低減させるこ
とも可能になる。よって、集積回路機構を静電放電から
保護することが可能な回路を実現できる。
り組み立てられた半導体デバイスの側部断面図である。
イスの平面図である。
Claims (2)
- 【請求項1】電力スパイクによる損傷から集積回路機構
を保護するために使用可能な半導体デバイスであって、
第一の導電型材料の基板と、基板の一部に形成される第
二の導電型材料の第一のウェルと、第一のウェルの中央
部分に形成される第一の導電型材料の第二のウェルと、
第二のウェルを取り囲んで第一のウェルに形成され、且
つ第一のウェルの一部によって第二のウェルから分離さ
れている第一の導電型材料の第三のウェルと、第一のウ
ェルと基板との間の界面に第三のウェルを取り囲んで形
成され、且つ第一のウェルの一部によって第三のウェル
から分離されている第二の導電型材料の第四のウェル
と、第四のウェルを取り囲んで基板に形成され、且つ基
板の一部によって第四のウェルから分離されている第一
の導電型材料の第五のウェルと、基板と第一から第五の
ウェルとの上に横たわる酸化物層と、酸化物層の内部に
形成されて第五のウェルと電気的に接触する第一の相互
接続と、酸化物層の内部に形成されて第三及び第四のウ
ェルと電気的に接触する第二の相互接続と、酸化物層の
内部に形成されて第二のウェルと電気的に接触する第三
の相互接続と、及び、酸化物層上に横たわり第三の相互
接続と電気的に接触する第四の相互接続と、とからな
り、第二のウェルが第一のバイポーラトランジスタのエ
ミッタ領域を形成し、第一のウェル及び第四のウェルが
第一のバイポーラトランジスタのベース領域を形成し、
第五のウェル及び基板が第一のバイポーラトランジスタ
のコレクタ領域を形成し、第二のウェルが第二のバイポ
ーラトランジスタのエミッタ領域を形成し、第一のウェ
ル及び第四のウェルが第二のバイポーラトランジスタの
ベース領域を形成し、第三のウェルが第二のバイポーラ
トランジスタのコレクタ領域を形成し、第二のウェルが
電界効果トランジスタのドレイン領域を形成し、第三の
ウェルが電界効果トランジスタのソース領域を形成し、
第三の相互接続が電界効果トランジスタのゲートを形成
し、第四のウェルがダイオードのカソードを形成し、及
び基板がダイオードのアノードを形成し、電力スパイク
が散逸される半導体デバイス。 - 【請求項2】静電放電から集積回路機構を保護するため
に使用可能な半導体デバイスであって、P形材料の基板
と、基板の一部に形成されるN形材料の第一のウェル
と、N形ウェルの中央部分に形成されるP+形材料の第
二のウェルと、第二のウェルを取り囲んで第一のウェル
に形成され、且つ第一のウェルの一部によって第二のウ
ェルから分離されているP+形材料の第三のウェルと、
第一のウェルと基板との間の界面に第三のウェルを取り
囲んで形成され、且つ第一のウェルの一部によって第三
のウェルから分離されているN+形材料の第四のウェル
と、第四のウェルを取り囲んで基板に形成され、且つ基
板の一部によって第四のウェルから分離されているP+
形材料の第五のウェルと、基板と第一から第五のウェル
との上に横たわっている絶縁層と、絶縁層の内部にあっ
て第五のウェルと接触している第一の相互接続と、絶縁
層の内部にあって第四及び第三のウェルと接触している
第二の相互接続と、絶縁層の内部にあって第二のウェル
と接触している第三の相互接続と、及び、絶縁層上に横
たわり第三の相互接続と接触している第四の相互接続
と、からなり、第二のウェルが第一のバイポーラトラン
ジスタのエミッタ領域を形成し、第一のウェル及び第四
のウェルが第一のバイポーラトランジスタのベース領域
を形成し、第五のウェル及び基板が第一のバイポーラト
ランジスタのコレクタ領域を形成し、第二のウェルが第
二のバイポーラトランジスタのエミッタ領域を形成し、
第一のウェル及び第四のウェルが第二のバイポーラトラ
ンジスタのベース領域を形成し、第三のウェルが第二の
バイポーラトランジスタのコレクタ領域を形成し、第二
のウェルが電界効果トランジスタのドレイン領域を形成
し、第三のウェルが電界効果トランジスタのソース領域
を形成し、第三の相互接続が電界効果トランジスタのゲ
ートを形成し、第四のウェルがダイオードのカソードを
形成し、及び基板がダイオードのアノードを形成し、電
力スパイクが散逸される半導体デバイス。
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