CN103594465B - 静电保护触发电路 - Google Patents

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Abstract

本发明公开了一种静电保护触发电路，包括：第一级电路包括：第一PMOS管，其源极漏极接静电输入端，其栅极通过第一电阻接地；第二级电路包括：第二PMOS管，其源极接静电输入端，其漏极接第一NMOS管的漏极，第一NMOS管的源极接地；第三级电路包括：第二NMOS管，其漏极接静电输入端，其源极接第三NMOS管的栅极；第三PMOS管，其源极接静电输入端，其漏极接第三NMOS管的漏极；第三PMOS管源极接地；其中，第一PMOS管的栅极接第二PMOS管和第一NMOS管的栅极；第二PMOS管的漏极接第二NMOS管和第三PMOS管的栅极；第三PMOS管的漏极和第三NMOS管的漏极相连引出作为本静电保护触发电路的触发输出端。本发明的静电保护触发电路与现有静电保护触发电路相比较能降低静电保护触发电路开启电压，提升静电保护触发电路泄放电流能力。

Description

静电保护触发电路
技术领域
本发明涉及半导体制造领域，特别是涉及一种静电保护触发电路。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在多个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，国际上习惯将用于静电防护的器材统称为ESD。
当今流行的工艺技术使用CMOS作为ESD保护器件。当ESD发生时，传统的静电保护触发电路结构(如图1所示)，使用R(电阻)和C(电容)匹配的触发电路，在静电保护时，其电容处于充电状态而产生电流，流经下方电阻抬高触发输出端的电压，形成触发源。此结构虽然简单，但是电容和电阻的匹配固定，在不同频率的静电进入时，无法提供稳定的触发源给保护器件，易导致保护器件的泄流能力不稳定。
发明内容
本发明要解决的技术问题是提供一种静电保护触发电路与现有静电保护触发电路相比较能降低静电保护触发电路开启电压，提升静电保护触发电路泄放电流能力。
为解决上述技术问题，本发明的静电保护触发电路，包括：
第一级电路包括：第一PMOS管，其源极漏极接静电输入端，其栅极通过第一电阻接地；
第二级电路包括：第二PMOS管，其源极接静电输入端，其漏极接第一NMOS管的漏极，第一NMOS管的源极接地；
第三级电路包括：第二NMOS管，其漏极接静电输入端，其源极接第三NMOS管的栅极；第三PMOS管，其源极接静电输入端，其漏极接第三NMOS管的漏极；第三NMOS管源极接地；
其中，第一PMOS管的栅极接第二PMOS管和第一NMOS管的栅极；第二PMOS管的漏极接第二NMOS管和第三PMOS管的栅极；第三PMOS管的漏极和第三NMOS管的漏极相连引出作为本静电保护触发电路的触发输出端。
其中，第一电阻是多晶硅电阻或硅掺杂电阻。
本发明在电路正常工作下处于关断状态，不会发出触发信号，而当有静电来临时能瞬间开启并发出触发信号。当正常工作时，第一PMOS管作为电容处于关断状态；因此，第一级电路输出由第一电阻控制处于低电位输出到第二级电路，第二级电路作为一反相器输出高电位到第三级电路，第三级电路中的第二NMOS处于开启导通状态；因此，第三NMOS由于栅极处于高电位而处于导通状态，第三PMOS由于栅极处于高电位而处于关断状态；因此，最终触发输出端输出低电位到静电保护器件的栅极或者衬底，能确保静电保护器件在电路正常工作时处于关断状态。
当有静电来临时，第一PMOS管作为电容处于开启状态；因此，第一级电路输出被拉高输出高电位到第二级电路，第二级电路作为一反相器输出低电位到第三级电路，第三级电路中的第二NMOS处于关断状态，而第三PMOS处于开启状态；因此，最终触发输出端输出高电位到静电保护器件的栅极或者衬底，触发ESD保护器件及时开启泄流。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有的静电保护触发电路。
图2是本发明静电保护触发电路的示意图。
附图标记说明
P1是第一PMOS管
P2是第二PMOS管
P3是第三PMOS管
N1是第一NMOS管
N2是第二NMOS管
N3是第三NMOS管
A是第一级电路
B是第二级电路
C是第三级电路
D是静电输入端
E是地
F是触发输出端
R是电阻
R1是第一电阻
C是电容。
具体实施方式
如图2所示，本发明的静电保护触发电路，包括；第一级电路包括A：第一PMOS管P1，其源极漏极接静电输入端D，其栅极通过第一电阻R1接地E；
第二级电路包括B：第二PMOS管P2，其源极接静电输入端D，其漏极接第一NMOS管N1的漏极，第一NMOS管N1的源极接地E；
第三级电路包括C：第二NMOS管N2，其漏极接静电输入端D，其源极接第三NMOS管N3的栅极；第三PMOS管P3，其源极接静电输入端D，其漏极接第三NMOS管N3的漏极；第三NMOS管N3源极接地E；
其中，第一PMOS管P1的栅极接第二PMOS管P2和第一NMOS管N1的栅极；第二PMOS管P2的漏极接第二NMOS管N2和第三PMOS管P3的栅极；第三PMOS管P3的漏极和第三NMOS管N3的漏极相连引出作为本静电保护触发电路的触发输出端F,本静电保护触发电路的触发输出端F接CMOS静电保护器件的栅极或者衬底，第一电阻是多晶硅电阻或硅掺杂电阻。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种静电保护触发电路，其特征是，包括：
第一级电路包括：第一PMOS管，其源极漏极接静电输入端，其栅极通过第一电阻接地；
第二级电路包括：第二PMOS管，其源极接静电输入端，其漏极接第一NMOS管的漏极，第一NMOS管的源极接地；
第三级电路包括：第二NMOS管，其漏极接静电输入端，其源极接第三NMOS管的栅极；第三PMOS管，其源极接静电输入端，其漏极接第三NMOS管的漏极；第三NMOS管源极接地；
其中，第一PMOS管的栅极接第二PMOS管和第一NMOS管的栅极；第二PMOS管的漏极接第二NMOS管和第三PMOS管的栅极；第三PMOS管的漏极和第三NMOS管的漏极相连引出作为本静电保护触发电路的触发输出端。
2.如权利要求1所述的静电保护触发电路，其特征是：第一电阻是多晶硅电阻或硅掺杂电阻。
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