CN103325784A - 基于忆阻器的芯片静电保护电路 - Google Patents

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Abstract

本发明涉及电子电路技术，具体的说是涉及一种基于忆阻器的可用于保护特征尺寸低于180nm芯片的静电保护电路。本发明所述基于忆阻器的芯片静电保护电路，特征在于，所述芯片输入端静电保护模块包括第一忆阻器和第二忆阻器，第一忆阻器的正极、第二忆阻器的负极和芯片输入端连接，芯片输出端静电保护模块包括第三忆阻器和第四忆阻器，第三忆阻器的正极和第四忆阻器的负极和芯片输出端连接，芯片电压箝位保护模块由所述第五忆阻器和ESD器件并联构成。本发明的有益效果为，具有结构简单，不占用硅衬底面积，可以有效隔离衬底噪声，不受衬底工艺变化影响，与CMOS工艺兼容。本发明尤其适用于保护特征尺寸低于180nm的芯片不被静电损坏。

Description

基于忆阻器的芯片静电保护电路
技术领域
本发明涉及电子电路技术，具体的说是涉及一种基于忆阻器的特征尺寸低于180nm芯片的静电保护电路。
背景技术
静电保护电路一般由电阻，二极管，GGNMOS，晶闸管构成，并通过它们工作在击穿区箝位电压并排放大电流。传统的二级静电保护电路由电阻，GGNMOS，和SCR共同构成。通过导通GGNMOS产生大电流流过电阻，产生足够的电压导通SCR。但由于这样的电路会占用较大的面积，并且带来一些寄生参数，对高速芯片造成了一定的影响。另一种静电保护电路往往由低压触发的晶闸管构成。但随着芯片特征尺寸的不断降低，栅氧层的击穿电压也不断下降。比如说特征尺寸为45nm的芯片，其栅氧层只能经受4V左右的电压，一般低压触发的晶闸管很难达到这个值。并且由于现用的静电保护电路都必须做在硅衬底上，导致其易受工艺变化和沉底噪声的影响，并且占用额外的面积。
发明内容
本发明所要解决的技术问题是，针对现有技术存在的问题，提出一种基于忆阻器的芯片静电保护电路。
本发明解决上述技术问题所采用的技术方案是：基于忆阻器的芯片静电保护电路，包括芯片输入端、芯片输入端静电保护模块、芯片输出端、芯片输出端静电保护模块、内核电路和芯片电压箝位保护模块，所述芯片输入端与芯片输入端静电保护模块连接，所述内核电路分别与芯片输入端静电保护模块和芯片输出端静电保护模块连接，所述芯片输出端静电保护模块与输出端连接，所述芯片输入端静电保护模块、芯片输出端静电保护模块和芯片电压箝位保护模块并联，其特征在于，
所述芯片输入端静电保护模块包括第一忆阻器和第二忆阻器，第一忆阻器的正极、第二忆阻器的负极和芯片输入端连接，
所述芯片输出端静电保护模块包括第三忆阻器和第四忆阻器，第三忆阻器的正极和第四忆阻器的负极和芯片输出端连接，
所述芯片电压箝位保护模块包括第五忆阻器和ESD器件，所述第五忆阻器和ESD器件并联。
具体的，所述忆阻器包括上层金属1、层间介质2和下层金属3，所述上层金属1和下层金属3通过层间介质2连接并相互垂直。
忆阻器，包括焊盘4和忆阻器，所述焊盘4包括金属层41，其特征在于，所述忆阻器设置在金属层41上。
另一种忆阻器，包括焊盘4和忆阻器，其特征在于，所述忆阻器由焊盘4的金属层41构成。
本发明的有益效果为，具有结构简单，不占用硅衬底面积，可以有效隔离衬底噪声。不受衬底工艺变化影响，与CMOS工艺兼容，能有效的保护特征尺寸低于180nm的芯片不被静电损坏。
附图说明
图1为传统的芯片静电保护电路原理示意图；
图2为本发明的芯片静电保护电路原理示意图；
图3为忆阻器的特征电压电流特性曲线示意图；
图4为用于本发明的忆阻器的电压电流特性曲线示意图；
图5为忆阻器的剖面示意图；
图6为忆阻器的俯视图；
图7为多个忆阻器高密度组合后的剖面示意图；
图8为多个忆阻器高密度组合后的俯视图；
图9为本发明的设置有忆阻器的焊盘的剖面示意图。
具体实施方式
下面根据附图和实施例，对本发明做进一步的详细描述：
传统的芯片静电保护电路结构如图1所示。由于SCR开启电压太高，通常与GGNMOS和电阻配合使用。这样虽能有效的保护电路，但却会占用一定的面积并且带来不利于芯片性能的寄生参数。
本发明提出的由忆阻器构成的芯片静电保护电路的结构如图2所示。忆阻器的典型电压电流特性如图3所示，当忆阻器两端电压大于开启电压Vth+时，忆阻器开启，显低阻特性。当忆阻器两端电压低于忆阻器关闭电压Vth-时，忆阻器关闭，显高阻特性。通常来说，忆阻器的开启电压Vth+的范围是0.5V~2.5V，忆阻器的关闭电压Vth-为-2.5V~-0.5V。忆阻器的开启电流可达几毫安到几十毫安，关闭电流通常在uA量级。
如图4所示，为本发明提出的用于保护特征尺寸低于180nm的芯片的忆阻器的电压电流特性曲线示意图。此忆阻器开启电压为0.9V，关闭电压为-0.9V。将它用于构成图2所示的静电保护电路。当VSS引脚遇到正ESD脉冲或输入pad遭遇负ESD脉冲时，pad与VSS之间的忆阻器会开启，显低阻特性以导通大电流。当输入pad遭遇正ESD脉冲或VDD遭遇负ESD脉冲时，VDD与pad之间的忆阻器会开启，导通大电流。当VDD遭遇正ESD脉冲或VSS遭遇负ESD脉冲时，电压箝位电路将开启，导通大电流，避免芯片遭到静电损坏。当pad输入低电平（输入电压约为0V）时，pad与VSS间的忆阻器电压为0V，没有电流通过。Pad与VDD间的忆阻器电压为-VDD（130nm下为-1.8V，40nm下为-1.1V），小于关闭电压（-0.9V）。忆阻器将会关闭，显高阻特性，无电流通过。当pad输入高电平（输入电压为1.8V）时，pad与VSS间的忆阻器电压为-1.8V，小于关闭电压-0.9V，忆阻器将会关闭，显高阻特性，无电流通过。Pad与VDD之间电压为Vpad-VDD（40nm下0.7V），小于忆阻器的开启电压。没有电流通过。输出端原理与输入端相同，在此不再重述。
由忆阻器构成的电压箝位电路只能有效导通VDD上的负ESD脉冲和VSS上的正ESD脉冲。所以需要与常规ESD器件（如二极管）配合使用构成电压箝位电路。当VDD引脚遭遇负ESD脉冲或者VSS引脚遭遇正ESD脉冲时，忆阻器会开启，显低阻特性以导通大电流。当VDD引脚遭遇正ESD脉冲或者VSS引脚遭遇负ESD脉冲时，常规ESD器件开启，导通大电流。当芯片正常工作时，忆阻器两端的负电压小于关闭电压Vth-，忆阻器会关闭，显高阻特性，无电流通过。
忆阻器由上层金属1、层间介质2和下层金属3组成，结构十分简单，如图5和图6所示，为忆阻器的剖面图和俯视图，其上层金属1和下层金属3成相互垂直结构，中间通过层间介质2连接，基于忆阻器的这种结构特征，其可以很方便的组成高密度的忆阻器组合，如图7和图8所示，相邻的忆阻器的上层金属1和下层金属3相互连接，在高密度的组合情况下体积较小。因为忆阻器的该种结构特征，所以可以直接由pad的下方的金属层构成，不占用硅衬底面。与传统的静电保护电路相比，由忆阻器构成的静电保护电路还具有不受沉底工艺变化影响，不受沉底噪声影响，不占用硅衬底面积，结构简单，与CMOS工艺兼容等优点。能有效的保护特征尺寸低于180nm的芯片不被静电损坏。
如图9所示，采用本发明所述的忆阻器，即可设置在pad（焊盘）4的金属层41上，也可直接由金属层41构成，从而实现不占用硅衬底面积的目的。通常情况下在pad的下方会有4~8层金属，根据工艺不同有所不同，忆阻器可由pad下的多层金属构成。

Claims (4)

1.基于忆阻器的芯片静电保护电路，包括芯片输入端、芯片输入端静电保护模块、芯片输出端、芯片输出端静电保护模块、内核电路和芯片电压箝位保护模块，所述芯片输入端与芯片输入端静电保护模块连接，所述内核电路分别与芯片输入端静电保护模块和芯片输出端静电保护模块连接，所述芯片输出端静电保护模块与输出端连接，所述芯片输入端静电保护模块、芯片输出端静电保护模块和芯片电压箝位保护模块并联，其特征在于，
所述芯片输入端静电保护模块包括第一忆阻器和第二忆阻器，第一忆阻器的正极、第二忆阻器的负极和芯片输入端连接，
所述芯片输出端静电保护模块包括第三忆阻器和第四忆阻器，第三忆阻器的正极和第四忆阻器的负极和芯片输出端连接，
所述芯片电压箝位保护模块包括第五忆阻器和ESD器件，所述第五忆阻器和ESD器件并联。
2.根据权利要求1所述的基于忆阻器的芯片静电保护电路，其特征在于，所述忆阻器包括上层金属（1）、层间介质（2）和下层金属（3），所述上层金属（1）和下层金属(3)通过层间介质（2）连接并相互垂直。
3.用于如权利要求1所述的基于忆阻器的芯片静电保护电路的忆阻器，包括焊盘（4）和忆阻器，所述焊盘（4）包括金属层（41），其特征在于，所述忆阻器设置在金属层（41）上。
4.用于如权利要求1所述的基于忆阻器的芯片静电保护电路的忆阻器，包括焊盘（4）和忆阻器，其特征在于，所述忆阻器由焊盘（4）的金属层（41）构成。
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