CN101373894B

CN101373894B - 一种静电放电保护电路

Info

Publication number: CN101373894B
Application number: CN2007100589764A
Authority: CN
Inventors: 戴宇杰; 张小兴; 吕英杰; 黄维海; 王洪来
Original assignee: TIANJIN QIANGXIN IC DESIGN CO Ltd
Current assignee: TIANJIN QIANGXIN IC DESIGN CO Ltd
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2012-05-30
Anticipated expiration: 2027-08-20
Also published as: CN101373894A

Abstract

一种静电放电保护电路，包括待保护的I/O端子，其特征在于它还包括电源静电放电总线端子和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子，另一端连接待保护的I/O端子。其优越性在于：①在多电源和混合不同电压的电路中，应用本发明提供的静电放电保护网络结构，无论是静电放电还是正常操作时候，都不会发生各电源相互影响的情况；②在多电源和混合不同电压的电路中，如果有耐压值的要求，应用本发明提供的静电放电保护网络结构，可以不使用低压P型金属氧化物半导体，设计上更为安全简单；③任意两个或多个电路模块组成的电路组合，用于不同电路端子静电放电保护的电路。

Description

一种静电放电保护电路

(一)技术领域：

本发明涉及一种电路，尤其是一种静电放电(Electrostatic Discharge；ESD)保护电路。

(二)背景技术：

近年来半导体工艺技术继续向深亚微米技术发展，特征尺寸变短，栅极氧化层变薄。CMOS元件更为先进的制程技术以及缩得更小的元件尺寸，虽然提高了电路运作的速度，但同时也提高了静电放电(ElectrostaticDischarge ESD)的灵敏度，使得CMOS电路对ESD的防护能力下降很多，但外界环境中所产生的静电并未减少，所以CMOS电路因ESD而损伤的情形更加严重。

在材料之间的摩擦产生静电荷，电荷的形成和存储可以导致几千伏的静电压。当它们与高度集成的半导体元件接触时，释放出来，该现象称为静电放电(ESD)。从电学观点看，静电放电表示瞬间高电流事件，峰值为几安培，持续时间为几个纳秒到几百纳秒量级。

混合式电压电源普遍存在于集成电路中，是为了器件应用范围更广，使用更灵活，但混合式电压电源会导致静电放电的保护变得更薄弱，设计上也更为复杂。在各大代工厂的工艺库中，针对明确使用电压的双电源系统(如外部端子1＝3.3V，外部端子2＝1.8V)，提供了标准的静电放电保护单元，请参考图1。图1所示的标准静电放电保护单元，是严格要求PMOS管的衬底连接最高电位，即正电压电源VDD端子；NMOS管的衬底连接最低电位，即接地端子VSS。对于不固定电压的混合式电压电源系统，特别是某一电源端子在应用中可能高于VSS，也可能低于VSS(如外部端子1＝5V，外部端子2＝0V，外部端子3为混合式电压，电压范围最高为5V，最低小于0V)，对于这类混合式多电源，没有绝对的最低电位，上述代工厂的标准静电放电保护单元因此无法达到保护效果。总之，在多电源电路系统中，尤其是有混合式电压电源的电路中，使用代工厂标准的静电放电单元，容易出现各电源间相互影响的问题，导致各电源的独立操作失效。

(三)发明内容：

本发明的发明目的在于提供一种静电放电保护电路，它可以克服现有技术的不足，是一种不仅适用于一般的集成电路，还可以适用于复杂的混合多电源或多外部端子集成电路的电路，有很强的实用性。

本发明的技术方案：一种静电放电保护电路，包括待保护的I/O端子，其特征在于它还包括电源静电放电总线端子和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子，另一端连接待保护的I/O端子。

上述所说的静电放电保护组件包括二极管和电阻。

上述所说的待保护的I/O端子是正电源端子、接地电源端子、混合式电压电源端子和中间电平的输入输出端子中的至少一种。

上述所说的电源静电放电总线端子是正电源端子、接地电源端子和混合式电压电源端子中的至少一种。

上述所说的电源静电放电总线端子是正电源端子，待保护的I/O端子是接地电源端子，晶体管是2个低压N型半导体；其中所说的2个低压N型半导体相互串联，且每一个低压N型半导体都采用二极管连接方式；所说的一个低压N型半导体的漏极连接正电源端子，另一个低压N型半导体的源极连接地电源端子。

上述所说的电源静电放电总线端子是混合式电压电源端子，待保护的I/O端子是接地电源端子，晶体管是一个高压P型半导体；所说的高压P型半导体的栅极和衬底都连接最高电位，即正电源端子，高压P型半导体的源极连接地电源端子，漏极连接混合式电压电源端子。

上述所说的电源静电放电总线端子是正电源端子，待保护的I/O端子是混合式电压电源端子，静电放电保护组件是三组高压NMOS管和电阻的组合；所说的每一组高压NMOS管和电阻相互串联连接，三组之间采用并联方式连接，且三个高压NMOS管的栅极和源极连接，并与混合式电压电源端子连接，高压NMOS管的漏极和电阻串联，电阻的另一端与正电源端子相连。

上述所说的电阻是小阻值的Poly电阻，其阻值为60～150欧姆。

上述所说的电源静电放电总线端子是正电源端子，待保护的I/O端子是中间电平的输入输出端子，静电放电保护组件是2个低压N型半导体和二极管；其中所说得二极管把中间电平输入输出端子与正电源端子相连，二极管PN结的P端与中间电平输入输出端子相连，二极管PN结的N端和正电源端子相连；所说的2个低压N型半导体的连接方式为二极管连接方式，且两者相互串联，将中间电平输入输出端子与接地电源端子连接；所说的一个低压N型半导体的漏极连接中间电平输入输出端子，另一个低压N型半导体的源极连接地电源端子。

本发明的优越性在于：①在多电源和混合不同电压的电路中，应用本发明提供的静电放电保护网络结构，无论是静电放电还是正常操作时候，都不会发生各电源相互影响的情况；②在多电源和混合不同电压的电路中，如果有耐压值的要求，应用本发明提供的静电放电保护网络结构，可以不使用低压P型金属氧化物半导体，设计上更为安全简单；③任意两个或多个电路模块组成的电路组合，用于不同电路端子静电放电保护的电路。

(四)附图说明：

图1为本发明所涉一种静电放电保护电路的现有技术的结构示意图。

图2为本发明所涉一种静电放电保护电路的网络结构框图。

图3为本发明所涉一种静电放电保护电路的电路图。

图4为本发明所涉的一种静电放电保护电路的一种实施例的电路图。

图5为本发明所涉的一种静电放电保护电路的第二种实施例的电路图。

图6为本发明所涉的一种静电放电保护电路的第三种实施例的电路图。

图7为本发明所涉的一种静电放电保护电路的第四种实施例的电路图。

其中，1为正电源端子，2为接地电源端子，3为中间电平输入输出端子，4为高压P型半导体(HVPMOS)，5为高压N型半导体(HVNMOS)，6为电阻，7为低压N型半导体，8为一组相互串联的高压NMOS管和电阻，9为二极管，10为混合式电压电源端子，11为静电放电总线端子，12为待保护的静电放电端子。

(五)具体实施方式：

实施例1：一种静电放电保护电路(见图2)，包括待保护的I/O端子12，其特征在于它还包括电源静电放电总线端子11和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子11，另一端连接待保护的I/O端子12。

上述所说的电源静电放电总线端子是正电源端子1，待保护的I/O端子是接地电源端子2，晶体管是2个低压N型半导体7；其中所说的2个低压N型半导体7相互串联，且每一个低压N型半导体7都采用二极管连接方式；所说的一个低压N型半导体7的漏极连接正电源端子，另一个低压N型半导体7的源极连接地电源端子(见图3、4)。

实施例2：一种静电放电保护电路(见图2)，包括待保护的I/O端子12，其特征在于它还包括电源静电放电总线端子11和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子11，另一端连接待保护的I/O端子12。

上述所说的电源静电放电总线端子是混合式电压电源端子10，待保护的I/O端子是接地电源端子2，晶体管是一个高压P型半导体HVPMOS管4；所说的高压P型半导体HVPMOS管4的栅极和衬底都连接最高电位，即正电源端子1，高压P型半导体HVPMOS管4的源极连接地电源端子2，漏极连接混合式电压电源端子10(见图3、5)。

实施例3：一种静电放电保护电路(见图2)，包括待保护的I/O端子12，其特征在于它还包括电源静电放电总线端子11和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子11，另一端连接待保护的I/O端子12。

上述所说的电源静电放电总线端子是正电源端子1，待保护的I/O端子是混合式电压电源端子10，静电放电保护组件是三组高压NMOS管HVNMOS管5和电阻6的组合；所说的每一组高压NMOS管HVNMOS管5和电阻6相互串联连接8，三组之间采用并联方式连接，且三个高压NMOS管HVNMOS管5的栅极和源极连接，并与混合式电压电源端子10连接，高压NMOS管HVNMOS管5的漏极和电阻6串联，电阻的另一端与正电源端子1相连(见图3、6)。

上述所说的电阻6是小阻值的Poly电阻，其阻值为100欧姆。

实施例4：一种静电放电保护电路(见图2)，包括待保护的I/O端子12，其特征在于它还包括电源静电放电总线端子11和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子11，另一端连接待保护的I/O端子12。

上述所说的电源静电放电总线端子是正电源端子1，待保护的I/O端子是中间电平的输入输出端子3，静电放电保护组件是2个低压N型半导体7和二极管9；其中所说得二极管9把中间电平输入输出端子3与正电源端子1相连，二极管9的PN结的P端与中间电平输入输出端子3相连，二极管9的PN结的N端和正电源端子1相连；所说的2个低压N型半导体7的连接方式为二极管9连接方式，且两者相互串联，将中间电平输入输出端子3与接地电源端子2连接；所说的一个低压N型半导体7的漏极连接中间电平输入输出端子3，另一个低压N型半导体7的源极连接地电源端子2(见图3、7)。

Claims

1.一种静电放电保护电路，包括待保护的I/O端子、电源静电放电总线端子和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子，另一端连接待保护的I/O端子；其特征在于所说的电源静电放电总线端子是正电源端子，待保护的I/O端子是接地电源端子，晶体管是2个低压N型半导体管；其中所说的2个低压N型半导体管相互串联，且每一个低压N型半导体管都采用二极管连接方式；所说的一个低压N型半导体管的漏极连接正电源端子，另一个低压N型半导体管的源极连接地电源端子。

2.一种静电放电保护电路，包括待保护的I/O端子、电源静电放电总线端子和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子，另一端连接待保护的I/O端子；其特征在于所说的电源静电放电总线端子是混合式电压电源端子，待保护的I/O端子是接地电源端子，晶体管是一个高压P型半导体管；所说的高压P型半导体管的栅极和衬底都连接最高电位，即正电源端子，高压P型半导体管的源极连接地电源端子，漏极连接混合式电压电源端子。

3.一种静电放电保护电路，包括待保护的I/O端子、电源静电放电总线端子和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子，另一端连接待保护的I/O端子；其特征在于所说的电源静电放电总线端子是正电源端子，待保护的I/O端子是混合式电压电源端子，静电放电保护组件是三组高压NMOS管和电阻的组合；所说的每一组高压NMOS管和电阻相互串联连接，三组之间采用并联方式连接，且三个高压NMOS管的栅极和源极连接，并与混合式电压电源端子连接，高压NMOS管的漏极和电阻串联，电阻的另一端与正电源端子相连。

4.根据权利要求3中所述的一种静电放电保护电路，包括待保护的I/O端子，其特征在于所说的电阻是小阻值的Poly电阻，其阻值为60～150欧姆。

5.一种静电放电保护电路，包括待保护的I/O端子、电源静电放电总线端子和静电放电保护组件；其中所说的静电放电保护组件包括晶体管，其一端连接电源静电放电总线端子，另一端连接待保护的I/O端子；其特征在于所说的电源静电放电总线端子是正电源端子，待保护的I/O端子是中间电平的输入输出端子，静电放电保护组件是2个低压N型半导体管和二极管；其中所说得二极管把中间电平输入输出端子与正电源端子相连，二极管PN结的P端与中间电平输入输出端子相连，二极管PN结的N端和正电源端子相连；所说的2个低压N型半导体管的连接方式为二极管连接方式，且两者相互串联，将中间电平输入输出端子与接地电源端子连接；所说的一个低压N型半导体管的漏极连接中间电平输入输出端子，另一个低压N型半导体管的源极连接地电源端子。