CN105529693A - 一种集成电路内部esd保护电路 - Google Patents

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Abstract

本发明一种集成电路内部ESD保护电路，包括：IO电源，用于为系统提供电源；IO？ESD电路，用于传递外部与电路的信号VR，调节IO电源电压，将电压传到内部电路电源；内部ESD保护电路，用于内部电路电压高压时，充电至高位。采用本发明所述的电路，提高了内部ESD电路的响应速度。

Description

一种集成电路内部ESD保护电路
技术领域
本发明涉及一种集成电路内部ESD保护电路，适用于集成电路静电放电保护设计，尤其适用于带VR结构的集成电路内部ESD保护设计。
背景技术
随着集成电路制造工艺水平相继进入深亚微米时代、纳米时代，集成电路中的MOS晶体管都采用浅掺杂结构LDD(LightlyDopedDrain)；硅化物覆盖于MOS晶体管扩散区上；多晶化合物工艺用于减小栅极多晶的串联电阻；而且MOS晶体管栅极氧化层厚度越来越薄，沟道长度越来越小。这些改进都提高了芯片的集成度和提高芯片的运算速度，降低芯片功耗，但是对于深亚微米集成电路的静电放电设计，却带来了很大的弊端，因为集成电路所面临的静电环境没有改变，但工艺进步导致器件更加脆弱，其本身的可靠性大大降低，容易造成集成电路产品的可靠性下降。
集成电路的电源系统通常采用IO电源和内部电源独立的做法。一般IO电源电压较高，具有较高的可靠性，IO接口协议兼容性较高，适用于不同集成电路产品之间的信号输入输出，而为了降低集成电路的功耗，一般将内部电路的工作电压降低。因此IO电源和内部电路就需要分别提供独立电源进行供电。对于智能卡类集成电路产品，由于卡封装的应用要求限制，只能提供一个外部IO电源，不能直接提供内部电源，所以其内部电源通常采用由IO电源经VR(VR：电压调节器)产生一个较低的电源电压的方案，给内部电路供电使用。
采用VR向内部电路供电的策略，解决了降低内部电路工作电压的问题，但也带来了ESD可靠性问题。例如采用PMOS结构的VR设计中，如图3，IO电源，(301)与内部电源(303)之间可以等效为一个PMOS(p-channelmetal-oxide-siliconfield-effecttransistor)(308)电阻连接，而且这个PMOS的沟道宽度非常大，通常为数百甚至数千微米，所以其等效电阻非常小，通常为数欧姆甚至小于1欧姆。因此如果IO电源(301)上出现对VSS(302)的ESD时，静电将通过VR的PMOS(308)传导至内部电路电源(303)，而内部电路均采用小尺寸器件设计，其击穿电压较低，所以VR结构的电源体系，非常容易发生内部电路ESD击穿的问题。
为了解决内部电路的ESD问题，通常的设计方案如图3和图4。在图3的方案中，GGNMOS(Gategroundedn-channelmetal-oxide-siliconfield-effecttransistor)(307)的开启电压通常比较高，开启速度一般比较慢，常常起不到保护内部电路的作用。而图4的方案中，虽然采用了GCNMOS的电路设计，但其栅极驱动电压由内部电路电源(403)产生，由于内部电路电源并非直接供电，而是由IO电源(401)经VR(411)产生，所以这种设计RC信号较慢，因此GCNMOS(407)开启放电的速度也比较慢，可能GCNMOS(407)还没有开启放电，ESD电荷已经进入了内部电路结构，造成了内部电路的击穿损伤。因而方案4的设计，还是容易造成内部电路的ESD失效。
发明内容
为了解决上述集成电路内部电路ESD失效的问题，本发明将内部ESD保护结构和IO电源进行协同设计，降低内部ESD电路开启电压的同时，也提高了ESD电路开启放电的速度，可以对内部电路进行可靠的ESD保护。
本发明主要对内部电路的ESD保护电路进行了发明设计。内部电路ESD保护电路采用GCNMOS的电路设计方案，主体为NMOS1(n-channelmetal-oxide-siliconfield-effecttransistor)器件(107)，跨接在内部电源(103)与VSS(102)之间，提供内部电源到地之间的放电通路。NMOS1(107)的栅极由R(109)C(108)进行控制驱动，以提高NMOS1器件的开启速度，降低其开启电压，提高导通放电效率。电容(108)的两个电极分别接至IO电源(101)和NMOS(107)的栅极，电阻(109)的两个电极分别接至NMOS1(107)的栅极和VSS(102)。
芯片中的IOESD单元承担内外信号的传递作用，需要ESD设计来提高其面对芯片外部静电环境时的可靠性，所述信号包括电压信号等。本发明中的IOESD电路104可以采用三种电路结构，分别是GGNMOS1(203)、GGNMOS2(204)、GCNMOS1(205)。GGNMOS1(203)的方案中，NMOS2(206)跨接在IO电源(201)和VSS(202)之间，其栅极(210)直接接到VSS(202)。GGNMOS2(204)的方案中，NMOS3(207)跨接在IO电源(201)和VSS(202)之间，其栅极(211)通过电阻(213)接到VSS(202)。GCNMOS1(205)的方案中，NMOS4(208)跨接在IO电源(201)和VSS(202)之间，其栅极(212)通过R(214)C(209)结构驱动，RC乘积优选值为1Ons-1uS，R连接在NMOS4(208)的栅极(212)与VSS(202)之间，C连接在NMOS4(208)的栅极(212)与IO电源(201)之间。
附图说明
下面结合附图，对本发明进行详细描述
图1本发明的集成电路内部ESD保护电路图；
图2本发明的IOESD保护电路图；
图3传统内部电路保护电路图；
图4传统内部电路保护电路图。
具体实施方式
本发明所述是一种集成电路内部ESD保护电路，可以提高内部ESD电路的放电开启速度，在内部电路击穿失效之前开启放电，及时保护内部电路结构。具体实施方案如下：
如图1，为本发明的集成电路内部ESD保护电路。当IO电源(101)上出现正向ESD电荷时，一方面VR(105)中的PMOS(111)会开启，将静电荷从IO电源(101)上传导至内部电路电源(103)上，对内部电路形成ESD可靠性威胁。这同时，IO电源(101)也通过电容(108)对内部ESD保护电路(106)中的NMOS1(107)的栅极进行充电，迅速将NMOS1(107)的栅极电位抬高。即内部电路电源(103)出现高压的同时，NMOS1(107)的栅极也已经被充电至高电位，甚至NMOS1(107)的栅极也已经被充电至高电位的速度要快于内部电路电源(103)出现高压的速度。如果按照传统的图4的方案进行设计，电容(408)连接于内部电源(403)上，需要内部电源对其充电，所以只有当内部电源(403)上已经出现了ESD高压后，才对内部ESD(406)中的GCNMOS2(407)的栅极进行充电，但这个过程中，内部电源(403)上的高压可能已经对内部电路形成了ESD损伤。
因此，本发明的集成电路内部ESD保护电路的作用在于可以提高内部电路ESD结构的开启放电的速度，在集成电路内部发生ESD击穿之前迅速开启放电，有效提高内部电路的可靠性，从而提高集成电路整体的可靠性。

Claims (6)

1.一种集成电路内部ESD保护电路，其特征在于，包括：
IO电源，用于为系统提供电源；
IOESD电路，用于传递外部与电路的信号：
VR，调节IO电源电压，将电压传到内部电路电源；
内部ESD保护电路，用于内部电路电压高压时，充电至高位。
2.根据权利要求1所述的电路，其特征在于，所述IOESD电路为GGNMOS1，NMOS2跨接在IO电源和VSS之间，栅极直接接到地；
或为GGNMOS2，NMOS3跨接在IO电源和VSS之间，栅极通过电阻接到VSS：
或为GCNOMS1，NMOS4跨接在IO电源和VSS之间，栅极通过电阻R电容C结构驱动，R连接在NMOS4的栅极和VSS之间，C连接在NMOS4的栅极与IO电源之间。
3.根据权利要求2所述的电路，其特征在于，所述VR由PMOS和等效电阻构成，
其中，PMOS，用于在IO电源出现正向ESD电荷时，开启。
4.根据权利要求3所述的电路，其特征在于，内部ESD保护电路为GCNMOS1，
其中，NMOS4，跨接在内部电压与VSS之间，由RC控制驱动，由IO电压通过电容C对栅极充电，将栅极电位抬高；
电容C，两个电极分别接至IO电源和NMOS的栅极；
电阻，分别与NMOS的栅极和VSS连接。
5.根据权利要求1至3任一所述的电路，其特征在于，GCNMOS(205)电路的RC乘积优选值为10ns-1uS。
6.根据权利要求5所述的电路，其特征在于，GCNMOS(106)电路的RC乘积优选值为10ns-1uS。
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