CN107658856B - 一种静电保护电路以及集成电路芯片 - Google Patents
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Abstract
本发明涉及一种静电保护电路，应用于集成电路芯片，集成电路芯片中的内部电路分别与焊盘端、内部供电端以及接地端连接，包括：第一保护电路，第一保护电路的信号输入端与所述静电放电输入端以及内部电路连接，第一保护电路的信号输出端与内部供电端连接。通过在焊盘端与内部供电端之间增加第一保护电路，ESD电流不通过焊盘端与内部电路之间的连线进入内部电路，而是通过第一保护电路导出，从而避免对内部电路中MOS器件的栅极氧化薄膜以及漏极/源极结构造成破坏，因此对内部电路中的PMOS管以及NMOS管的漏极/源极结构以及栅极氧化薄膜形成保护作用。实现了全面保护内部电路中栅氧化层不受静电放电损坏的技术效果。本发明还涉及一种集成电路芯片，具有上述效果。
Description
技术领域
本发明涉及集成电路设计技术领域，特别涉及一种静电保护电路，还涉及一种集成电路芯片。
背景技术
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，金属氧化物半导体(MOS，metal oxide semiconductor)场效应晶体管工艺特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，晶体管对于高电压和大电流的承受能力不断降低，因此，在芯片的制造、封装、测试和使用过程中无处不在的静电放电(ESD，Electrostatic Discharge)更容易导致集成电路中金属氧化物半导体(MOS，Metal OxideSemiconductor)器件的栅氧化层击穿，集成电路失效，从而降低产品的可靠性。
由于静电一般来自外界，例如人体、机器，为了避免静电放电对MOS器件的损坏，在集成电路芯片中需要设置静电保护电路。背景技术中，如图1所示，焊盘端100通常连接于内部电路120中MOS器件的栅极上，内部电路120还与芯片的内部供电端Vdd以及接地端VSS连接，现有技术中的静电保护电路通常设置于焊盘端100和接地端VSS之间，以保证当EDS脉冲信号输入至焊盘端100时，形成的ESD电流从焊盘端100安全地释放到接地端VSS。具体的，静电保护电路包括并联的第一支路和第二支路，第一支路包含有输出端与接地端VSS连接，输入端与焊盘端100连接的二极管A，第二支路包含有输入端与接地端VSS连接，输出端与焊盘端100连接的二极管B，当正的EDS脉冲信号从焊盘端100输入时，EDS电流从第一支路的焊盘端10传输至接地端VSS，流入地下，当负的EDS脉冲信号从焊盘端10输入时，由于接地端VSS的电压大于焊盘端100的电压，EDS电流从接地端VSS流回焊盘端100。然而，上述方案没有保护焊盘端100到内部供电端Vdd的静电放电路径，局部保护使得对内部电路120的保护并不完善，仍然有EDS脉冲对内部电路120中MOS器件的栅极氧化薄膜造成破坏具有较大的风险。
因此，如何设计静电保护电路，能够全面保护内部电路中栅氧化层不受静电放电损坏是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
有鉴于此，本发明实施例希望提供一种静电保护电路，以及一种集成电路芯片，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。
本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供一种静电保护电路，应用于集成电路芯片，所述集成电路芯片中的内部电路分别与焊盘端、内部供电端以及所述接地端连接，包括：
第一保护电路，所述第一保护电路的第一信号输入端连接予所述焊盘端所述内部电路接，所述第一保护电路的第一信号输出端连接予所述内部供电端连接。
优选的，在上述静电保护电路中，还包括：
第二保护电路，所述第二保护电路的第二信号输入端连接予所述焊盘端以及所述内部电路，所述第二保护电路的第二信号输出端连接予所述接地端。
优选的，在上述静电保护电路中，所述第一保护电路包括串联的多级第一保护模块，各级所述第一保护模块包括反向并接的两个第一支路，各所述第一支路包括一个或更多个第一晶体管。
优选的，在上述静电保护电路中，所述第第二保护电路包括串联的多级第二保护模块，各级所述第二保护模块包括反向并接的两个支路，各所述第二支路包括一个或更多个第二晶体管。
优选的，在上述静电保护电路中，当所述内部供电端的供电范围为0～1.2V时，所述第一保护电路中包括串联的两级所述第一保护模块。
优选的，在上述静电保护电路中，当所述内部供电端的供电范围为1.2～2V时，所述第一保护电路中包括串联的三级所述第一保护模块。
优选的，在上述静电保护电路中，当所述内部供电端的供电范围为2～8V时，所述第一保护电路中包括串联的四级所述第一保护模块。
优选的，在上述静电保护电路中，当所述焊盘端为信号输入焊盘时，所述内部电路中PMOS管和NMOS管的栅极与所述信号输入焊盘连接，所述PMOS管的漏极与所述内部供电端连接，所述PMOS管的源极连接所述NMOS管的源极，所述NMOS管的漏极连接所述接地端。
优选的，在上述静电保护电路中，当所述焊盘端为信号输出焊盘时，所述内部电路中PMOS管的源极和NMOS管的源极连接所述信号输出焊盘，所述PMOS管的漏极连接所述内部供电端，所述NMOS管的漏极连接所述接地端。
优选的，在上述静电保护电路中，当所述焊盘端为输入/输出接口焊盘时，所述内部电路中的射频电路连接至所述输入/输出接口焊盘、所述内部供电端以及所述接地端。
本发明还提供了一种集成电路芯片，包括上述任一项所述的静电保护电路。
本发明由于采用以上技术方案，其具有以下优点：通过在焊盘端与内部供电端之间增加第一保护电路，使得ESD脉冲信号在集成电路芯片中形成的ESD电流不通过焊盘端与内部电路之间的连线进入内部电路，而是通过第一保护电路导出，从而避免对内部电路中MOS器件的栅极氧化薄膜以及漏极/源极结构造成破坏，因此对内部电路中的PMOS管以及NMOS管的漏极/源极结构以及栅极氧化薄膜形成保护作用。实现了全面保护内部电路中栅氧化层不受静电放电损坏的技术效果。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为背景技术提供的静电保护电路图。
图2为本发明实施例提供的一种静电保护电路应用于芯片输入端的电路示意图。
图3为本发明实施例提供的另一种静电保护电路应用于芯片输入端的电路示意图。
图4为本发明实施例提供的一种静电保护电路应用于芯片输出端的电路示意图。
图5为本发明实施例提供的一种静电保护电路应用于输出/输出设备的电路示意图。
附图标号：
现有技术：
100 焊盘； 120 内部电路；
A 第一支路中的二极管； B 第二支路中的二极管；
Vdd 内部供电端； VSS 接地端。
本发明：
10 焊盘端；
11 输入焊盘 12 输出焊盘； 13 输入/输出接口焊盘；
20 内部电路 21 PMOS管 22 NMOS管；
30 第一保护电路；
31 第一保护电路的第一信号输入端
32 第一保护电路的第一信号输出端；
40 第二保护电路；
41 第二保护电路的第二信号输入端
42 第二保护电路的第二信号输出端；
70 第一保护电路中的第一保护模块；
71 第一保护电路中的第一支路；
72 第一保护电路中的第一晶体管；
70’ 第二保护电路中的第二保护模块；
71’ 第二保护电路中的第二支路；
72’ 第二保护电路中的第二晶体管；
Vdd： 内部供电端； VSS：接地端。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语"中心"、"纵向"、"横向"、"长度"、"宽度"、"厚度"、"上"、"下"、"前"、"后"、"左"、"右"、"竖直"、"水平"、"顶"、"底"、"内"、"外"、"顺时针"、"逆时针"、"轴向"、"径向"等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语"第一"、"第二"仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有"第一"、"第二"的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，"多个"的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语"安装"、"相连"、"连接"、"固定"应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接：可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之"上"或之"下"可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征"之上"、"上方"和"上面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征"之下"、"下方"和"下面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例一
在一种具体的实施方式中，如图2所示，提供一种静电保护电路，应用于集成电路芯片，集成电路芯片包括焊盘端11、内部供电端Vdd、接地端VSS以及内部电路20，内部电路20分别与焊盘端11、内部供电端Vdd以及接地端VSS连接，静电保护电路包括：
第一保护电路30，第一保护电路的第一信号输入端31连接予焊盘端11以及内部电路20，第一保护电路的第一信号输出端32连接予内部供电端Vdd。
在本实施例中，内部电路20和焊盘端11连接，第一保护电路的第一信号输入端31连接在内部电路20和焊盘端11之间的连线上的任一点，第一保护电路的第一信号输出端32连接内部供电端Vdd，使得ESD脉冲信号在集成电路芯片中形成的ESD电流不通过连线进入内部电路20，而是通过第一保护电路30导出，从而避免对内部电路20中MOS管的栅极氧化薄膜以及漏极/源极结构造成破坏，因此对内部电路中的PMOS管21以及NMOS管22的漏极/源极结构以及栅极氧化薄膜形成保护作用。具体的，当焊盘端11上施加正的ESD脉冲时，ESD电流从焊盘端11经过第一保护电路30流入内部供电端Vdd；当在焊盘端11上施加负的ESD脉冲时，ESD电流从内部供电端Vdd经过第一保护电路30流入焊盘端11。
本实施例提供的静电保护电路在内部供电端Vdd与焊盘端11之间的方向上保护了内部电路20中晶体管不受静电放电损坏，弥补了现有技术中局部保护的缺陷，实现了保护内部电路20中栅氧化层不受静电放电损坏的技术效果。
在上述实施方式的基础上，如图3所示，还包括：
第二保护电路40，第二保护电路的第二信号输入端41连接予焊盘端11以及内部电路20，第二保护电路的第二信号输出端42连接予接地端Vss。
本实施例中，当在焊盘端11上施加正的ESD脉冲时，ESD电流从焊盘端11沿第二保护电路40中流入接地端Vss；当在焊盘端11上施加负的ESD脉冲时，ESD电流从接地端Vss沿第二保护电路40流入焊盘端11。本实施例提供的静电保护电路在接地端Vss与焊盘端11之间的方向上保护了内部电路20中晶体管不受静电放电损坏。
在上述实施方式的基础上，第一保护电路30包括串联的多级第一保护模块70，各级第一保护模块70包括反向并接的两个第一支路71，各第一支路包括一个或更多个同向导通的第一晶体管72。
其中，由于保护模块70由并联电路组成，每条第一支路上包含至少一个同一方向导通的第一晶体管，因此，当焊盘端11输入EDS脉冲信号时，形成ESD电流从焊盘端11到第一级保护模块70，通过第一级第一保护模块70中流回到焊盘端11，或者ESD电流从焊盘端11到第二级第一保护模块70，通过第二级第一保护模块70流回到焊盘端11等，同理，多级第一保护模块70使得EDS电流具有多种静电放电途径，提高了导出ESD电流的速度。
在上述实施方式的基础上，第二保护电路40包括串联的多级第二保护模块70’，各级第二保护模块70’包括反向并接的两个第二支路71’，各第二支路71’包括一个或更多个第二晶体管72’。
需要指出的是，静电保护电路中的保护模块的级数不做具体限定，根据电源电压不同的电压值以及晶体管栅极氧化层的崩溃电压范围来确定第一保护模块70或第二保护模块70’的串联级数，例如，电源电压为1.2V，晶体管栅极氧化层的崩溃电压为2V，通常设置两级串联，电源电压为1.5V，晶体管栅极氧化层的崩溃电压为3V时，通常设置三级串联，均在本实施方式的保护范围内。
此外，第一保护模块70或第二保护模块70’的第一晶体管72或第二晶体管72’包括但不限于二极管，还可以为Poly-bounded二极管，STI-bounded二极管，PW/NW或是PW/NW/DNW等，均在保护范围内。
进一步的，当内部供电端的供电范围为0～1.2V时，第一保护电路30中包括串联的两级第一保护模块70。
其中，当第一保护电路30中包括两级第一保护模块70时，且第一级70保护模块70包括了并联的两个第一晶体管72，当第一保护电路30和第二保护电路40中包括两级或者两级以上的保护模块时，可经过各个保护模块保护内部电路20的晶体管的栅极，保护栅极的氧化薄膜不受ESD脉冲的破坏。
进一步的，当内部供电端的供电范围为1.2～2V时，第一保护电路30中包括串联的三级第一保护模块70。
其中，三级第一保护模块70的具体的连接方式请参考两级第一保护模块70的实施方式，在此不再赘述。
进一步的，当内部供电端的供电范围为2～8V时，第一保护电路30中包括串联的四级第一保护模块70。
其中，四级第一保护模块70的具体的连接方式请参考两级第一保护模块70的实施方式，在此不再赘述。
在上述实施方式的基础上，如图2和图3所示，当焊盘端10为信号输入焊盘11时，内部电路20中PMOS管21和NMOS管22的栅极与信号输入焊盘11连接，PMOS管21的漏极连接内部供电端Vdd，PMOS管21的源极连接NMOS管22的源极，NMOS管22的漏极连接接地端Vss。
其中，在芯片输入端，信号输入焊盘11和内部电路20中的PMOS管21以及NMOS管22的栅极连接，当ESD脉冲信号输入至信号输入焊盘11时，形成的ESD电流通过第一保护电路30和/或第二保护电路40导出，ESD电流并不经过内部电路20，因此对内部电路20中的PMOS管21以及NMOS管22的栅极氧化薄膜形成保护作用。需要指出的是，内部电路20的结构包括但不限于上述实施方式提供的电路图，可根据需要进行设计，均在保护范围内。
在上述实施方式的基础上，如图4所示，当焊盘端10为信号输出焊盘12时，内部电路20中PMOS管21和NMOS管22的源极连接信号输出焊盘12，PMOS管21的漏极连接内部供电端Vdd，NMOS管22的漏极连接接地端Vss。
其中，在芯片输出端，信号输出焊盘12和内部电路20中的PMOS管21以及NMOS管22的栅极连接，当ESD脉冲信号输入至信号输出焊盘12时，形成的ESD电流通过第一保护电路30和/或第二保护电路40导出，ESD电流并不经过内部电路20，因此对内部电路20中的PMOS管21以及NMOS管22的栅极氧化薄膜形成保护作用。需要指出的是，内部电路20的结构包括但不限于上述实施方式提供的电路图，根据需要进行设计，均在保护范围内。
本实施例提供的静电保护电路不仅可适用于集成电路芯片的输入端，还适用于集成电路芯片的输出端，解决对内部电路20保护，防止各个晶体管的栅极氧化薄膜受ESD电流破坏的技术问题。
在上述实施方式的基础上，如图5所示，当焊盘端10为输入/输出接口焊盘13时，内部电路20中的射频电路连接至输入/输出接口焊盘13、内部供电端Vdd以及接地端Vss。
其中，由于输入/输出接口焊盘13分为高速运转和低速运转两种模式，要想保证输入/输出接口焊盘13的高速运转，内部电路20产生的寄生电容越低越好，本实施例中，在输入/输出接口焊盘13和内部电路20之间并联了第一保护电路30和第二保护电路40，具体的，芯片包括输入/输出接口焊盘13、内部供电端Vdd、接地端Vss以及内部电路20，输入/输出接口焊盘13与内部电路20中射频电路电连接，内部电路20与内部供电端Vdd以及接地端Vss连接，第一保护电路30的一端与内部供电端Vdd连接，另一端与输入/输出接口焊盘13以及内部电路20中射频电路连接，第二保护电路40的一端与接地端Vss连接，另一端与输入/输出接口焊盘13以及内部电路20中射频电路连接。
由于第一保护电路30或第二保护电路40中的第一保护模块70或第二保护模块70’能够有效降低内部电路20整体的寄生电容，从而保证输入/输出接口焊盘13较高的转速。
实施例二
在另一种实施方式中，本发明还提供了一种集成电路芯片，包括上述任一项所述的静电保护电路。
其中，集成电路芯片不仅能够全面保护内部电路20中，避免对内部电路20中MOS器件的栅极氧化薄膜以及漏极/源极结构造成破坏，因此对内部电路中20的PMOS管21以及NMOS管22的漏极/源极结构以及栅极氧化薄膜形成保护作用。还解决了当保护电路中有二极管坏掉时，通过多级保护模块中的并联电路中的任一条放电路径都能够将ESD脉冲电流导出，从而保护内部电路20中各个晶体管的栅极不受ESD脉冲电流破坏。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种静电保护电路，应用于集成电路芯片，所述集成电路芯片中的内部电路分别与焊盘端、内部供电端以及接地端连接，其特征在于，所述静电保护电路包括：
第一保护电路，所述第一保护电路的第一信号输入端连接于所述焊盘端以及所述内部电路，所述第一保护电路的第一信号输出端连接于所述内部供电端；
其中，设置在所述焊盘端与所述内部供电端之间的所述第一保护电路包括串联的多级第一保护模块，各级所述第一保护模块包括反向并接的两个第一支路，各所述第一支路包括一个或更多个同向导通的第一晶体管。
2.如权利要求1所述的静电保护电路，其特征在于，还包括：
第二保护电路，所述第二保护电路的第二信号输入端连接于所述焊盘端以及所述内部电路，所述第二保护电路的第二信号输出端连接于所述接地端。
3.如权利要求2所述的静电保护电路，其特征在于，所述第二保护电路包括串联的多级第二保护模块，各级所述第二保护模块包括反向并接的两个第二支路，各所述第二支路包括一个或更多个同向导通的第二晶体管。
4.如权利要求1所述的静电保护电路，其特征在于，当所述内部供电端的供电范围为0~1.2V时，所述第一保护电路中包括串联的两级所述第一保护模块。
5.如权利要求1所述的静电保护电路，其特征在于，当所述内部供电端的供电范围为1.2~2V时，所述第一保护电路中包括串联的三级所述第一保护模块。
6.如权利要求1所述的静电保护电路，其特征在于，当所述内部供电端的供电范围为2~8V时，所述第一保护电路中包括串联的四级所述第一保护模块。
7.如权利要求1至6中任一项所述的静电保护电路，其特征在于，当所述焊盘端为信号输入焊盘时，所述内部电路中PMOS管和NMOS管的栅极与所述信号输入焊盘连接，所述PMOS管的漏极与所述内部供电端连接，所述PMOS管的源极连接所述NMOS管的源极，所述NMOS管的漏极连接所述接地端。
8.如权利要求1至6中任一项所述的静电保护电路，其特征在于，当所述焊盘端为信号输出焊盘时，所述内部电路中PMOS管的源极和NMOS管的源极连接所述信号输出焊盘，所述PMOS管的漏极连接所述内部供电端，所述NMOS管的漏极连接所述接地端。
9.如权利要求1至6中任一项所述的静电保护电路，其特征在于，当所述焊盘端为输入/输出接口焊盘时，所述内部电路中的射频电路连接至所述输入/输出接口焊盘、所述内部供电端以及所述接地端。
10.一种集成电路芯片，其特征在于，包括如权利要求1所述的静电保护电路。
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