CN101272050A - 一种具有静电防护结构的集成电路 - Google Patents
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Abstract
本发明公开一种具有静电防护结构的集成电路，包括：输入端口ESD保护单元、输出端口ESD保护单元、内核电源ESD保护单元、I/O电源ESD保护单元、输入/输出双向端口ESD保护单元、内核逻辑单元。相对于传统的静电放电防护电路及方法，本发明提出的技术方案，针对在可编程逻辑器件中大量采用的双向输入/输出端口，采用了专门的静电放电防护电路结构。在这个基础上，本发明进一步提出了兼容双向输入/输出端口的集成电路静电放电防护电路结构，大大提高了整个芯片对静电放电的防护能力，能够有效地改善静电放电烧毁芯片所带来芯片可靠性的问题。
Description
技术领域
本发明属于集成电路技术领域，涉及集成电路的静电防护。
背景技术
静电放电(Electrostatic Discharge，ESD)是造成集成电路失效的一个主要原因。芯片在制造、生产、组装、测试、运输过程中，往往由于种种外界原因，静电会积累在人体、仪器、芯片内部，人们在无意中，使带电体与芯片管脚相互接触，形成了放电回路。如果芯片内部没有有效的静电放电保护电路，放电瞬间产生的巨大电流会轻易的将芯片永久性烧毁。所以在芯片设计过程中，设计者一般在芯片内部都会设计专门ESD保护电路。ESD保护电路为静电放电瞬间产生的巨大电流提供了专门的泄放通路，以避免电流流入芯片内部造成损坏。
表1.集成电路ESD防护规格
| 人体放电模式 | 机器放电模式 | 元件充电模式 | |
| Ok | 2000v | 200v | 1000v |
| Safe | 4000v | 400v | 1500v |
| Super | 10000v | 1000v | 2000v |
集成电路ESD防护规格如表1所示。随着CMOS工艺特征尺寸的不断缩小和先进工艺的使用，例如更薄的栅氧层，更短的沟道长度，更浅的源极和漏极深度，LDD结构和silicided结构，使得集成电路中的晶体管对于高电压和大电流的承受能力不断降低，但是外界环境产生的静电并未减少，CMOS集成电路对静电防护的规格也没有变化，例如：0.18μm CMOS工艺下的晶体管栅氧层的厚度只有4nm左右，只能承受10V左右的静态电压。所以，在先进成熟的深亚微米COMS工艺下，更需要芯片具有可靠的静电放电保护电路。
传统的ESD防护设计中，静电防护器件一般是设计在I/O焊盘(I/O PAD)，与VDD电源轨线和VSS电源轨线之间。这种简单的ESD防护设计，往往使得ESD对芯片造成的意外损害发生在芯片内部，而不是发生在I/O焊盘(I/O PAD)附近。同时，在先前的文献中，针对可编程逻辑器件中大量使用的双向输入/输出端口，并没有提及到与之相关的ESD保护电路。在芯片的使用中，以及ESD测试过程中，焊盘(PAD)附近的晶体管并没有被ESD所损坏，反而芯片内部电路会由于静电放电而异常烧毁。
如图1传统的芯片ESD保护电路原理图所示，包括：接地端VSS5、接地端VSSPAD、输入端口INPAD2、NMOS管N7、PMOS管P7、电阻R4、内核逻辑电路CORE1、NMOS管N8、PMOS管P8、输入端口INPAD2，其中：
1.接地端VSS5接地，输入端口INPAD2引脚施加正的静电放电电压，对接地端VSS5放电，其余引脚悬空。此时，静电放电电压将NMOS管N7反相击穿，将静电电流泄放到接地端VSS5。
输入端口INPAD2引脚施加负的静电放电电压，对接地端VSS5接地，其余引脚悬空。此时，静电放电电压将NMOS管N7正向导通，静电电流被泄放到接地端VSS5。
2.电源端VCC5接地，输入端口INPAD2引脚施加正的静电放电电压对电源端VCC5放电，其余引脚悬空。此时，静电放电电压将PMOS管P7正向导通，静电电流被泄放到电源端VCC5。
电源端VCC5接地，输入端口INPAD2引脚施加负的ESD电压，对接地端VCC5接地，其余引脚悬空。此时，静电放电电压将PMOS管P7反相击穿，静电电流被泄放到电源端VCC5。
3.输入端口INPAD2引脚施加正的静电放电电压，电源端VCC5和接地端VSS5引脚都悬空，输出端口OUTPAD2接地。此时，静电放电电压将PMOS管P7正向导通，将静电放电电流泄放至电源端VCC5的电源轨线上，随后静电放电电压只能将PMOS管P8反相击穿，利用PMOS管P8的反向击穿来对静电放电电流进行泄放，将静电放电电流泄放到输出端口OUTPAD2上。
输入端口INPAD2引脚施加负的ESD电压，电源端VCC5和接地端VSS5引脚都悬空，输出端口OUTPAD2接地。此时，ESD静电放电电压将NMOS管N7正向导通，将静电电流泄放到接地端VSS5的电源轨线上，随后ESD电压只能将NMOS管N8反相击穿，利用NMOS管N8的反向击穿来对ESD电流进行泄放，将ESD电流泄放到输出端口OUTPAD2上。
4.电源端VCC5引脚施加正的ESD电压，接地端VSS5引脚接地，其余所有I/O引脚悬空。此时，ESD静电放电电压将PMOS管P7、P8和NMOS管N7、N8反相击穿，利用P7、P8、N7、N8的反向击穿对电源端VCC5的ESD静电电流进行泄放。
电源端VCC5引脚施加负的ESD电压，接地端VSS5引脚接地，其余所有I/O引脚悬空。此时，ESD静电放电电压将PMOS管P7、P8和NMOS管N7、N8正向导通，利用P7、P8、N7、N8的正向导通对电源端VCC5的ESD静电电流进行泄放。
发明内容
为了解决现有技术在芯片内部没有针对各种放电模式和放电测试组合，为静电放电电流设计出各种相应的低阻泄放通路，使得静电放电电流只能从芯片内部流过，造成永久性的损坏的问题，本发明提出一种与深亚微米CMOS工艺完全兼容的双向输入/输出端口静电放电保护单元结构，该静电放电保护单元跨接在电源轨线之间，可以有效地对在双向输入/输出管脚之间的静电放电进行保护，同时，在本发明中，结合这种双向输入/输出端口ESD保护单元，提出了改进的集成电路ESD防护结构及设计原理，为此本发明提供一种具有静电防护结构的集成电路。
为了所述的目的，本发明具有静电防护结构的集成电路的技术方案，包括：
输入端口静电放电保护单元，用于将输入端口引入的静电放电电流泄放到I/O电源轨线上；
输出端口静电放电保护单元，用于将输出端口引入的静电放电电流泄放到I/O电源轨线上；
输入/输出双向端口静电放电保护单元，用于将输出/输出双向端口带来的静电放电电流泄放到I/O电源轨线上；
I/O电源静电放电保护单元，用于将I/O电源端口引入的静电放电电流以及被输入端口静电放电保护单元、输出端口静电放电保护单元、输入/输出双向端口静电放电保护单元泄放到I/O电源轨线上的静电放电电流泄放到静电放电的接地端；
内核电源静电放电保护单元，用于将内核电源端口引入的静电放电电流泄放到静电放电的接地端；
内核逻辑单元，由输入端口静电放电保护单元、输出端口静电放电保护单元、输入/输出双向端口静电放电保护单元、I/O电源静电放电保护单元和内核电源静电放电保护单元提供静电放电保护，防止被静电破坏。
所述输入端口静电放电保护单元，包括：第一PMOS管P1的栅极和源极与电源端VCC1连接于节点J1；第一PMOS管P1的漏极与第一限流电阻R1的一端、第一NMOS管N1的漏极和输入端口INPAD1连接于节点J2；第一NMOS管N1的栅极和漏极与接地端VSS1连接于节点J3；第一限流电阻R1的另一端连接于输入信号端DATA_IN1。
所述输出端口静电放电保护单元，包括：第二PMOS管P2的栅极和源极与电源端VCC2连接于节点J4；第二PMOS管P2的漏极、第二NMOS管N2的漏极、输出端口OUTPAD1和输出信号端DATA_OUT1连接于节点J5；第二NMOS管N2的栅极和漏极与接地端VSS2连接于节点J6。
所述输入/输出双向端口静电放电保护单元，包括：第三PMOS管P3的栅极和源极与第四PMOS管P4的栅极和源极、电源端VCC3连接于节点J7；第三PMOS管P3的漏极与第三NMOS管N3的漏极、双向端口BIPAD1、输出信号端DATA_OUT2、第二限流电阻R2的一端连接于节点J8；第三NMOS管N3的栅极和源极与第四NMOS管N4的栅极和源极、接地端VSS3连接于节点J10；第四PMOS管P4的漏极与第四NMOS管N4的漏极、第二限流电阻R2的另一端、输入信号端DATA_IN2连接于节点J9。
所述I/O电源静电放电保护单元4和内核电源静电放电保护单元5两者结构相同，其一具体形式包括：第五PMOS管P5的栅极与第五NMOS管N5的栅极、第三电阻R3的一端、电容C1的一端连接于节点J12；第五PMOS管P5的源极与第三电阻R3的另一端、第六NMOS管N6的漏极、电源端VCC4连接于节点J11；第五PMOS管P5的漏极与第五NMOS管N5的漏极、第六NMOS管N6的栅极连接于节点J13；第五NMOS管N5的源极与电容C1的另一端、第五NMOS管N5的源极和接地端VSS4连接于节点J14。
所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5为静电放电电流泄放元件，可采用二极管或双极型晶体管或衬底触发厚氧化层器件。
所述第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6为电流泄放元件，可采用二极管或双极型晶体管或衬底触发厚氧化层器件。
所述第一限流电阻R1、第二限流电阻R2和第三电阻R3可采用多晶电阻或N阱电阻或金属电阻。
所述电容C1可采用MOS器件、金属电容或多晶电容。
静电放电保护不仅仅是单个管脚的问题，即使每个焊盘(PAD)附近的静电放电保护电路都具有良好的防护能力，对于整个芯片来说却不一定具有很高的防护能力。静电放电的防护问题，可以说是整个芯片的问题，采用集成电路静电放电防护构架设计，才能有效的减小焊盘(PAD)附近静电放电保护元件的尺寸和面积，真正的提高整个芯片的静电放电防护能力。
相对于传统的静电放电防护电路及方法，本发明提出的技术方案，针对在可编程逻辑器件中大量采用的双向输入/输出端口，采用了专门的静电放电防护电路结构。在这个基础上，本发明进一步提出了兼容双向输入/输出端口的集成电路静电放电防护电路结构，大大提高了整个芯片对静电放电的防护能力，能够有效地改善静电放电烧毁芯片所带来芯片可靠性的问题。
附图说明
图1是传统的芯片静电放电保护电路原理图
图2是本发明输入端口静电放电保护单元图
图3是本发明输出端口静电放电保护单元原理图
图4是本发明对输入/输出双向端口的静电保护单元
图5是本发明VDD TO VSS电源静电放电保护单元原理图
图6本发明集成电路静电放电保护电路原理图框图
图7本发明集成电路静电放电保护电路原理图
具体实施方式
下面将结合附图对本发明和积极效果加以详细说明，应指出的是，所描述的实施例仅旨在便于对本发明的理解，而对其不起任何限定作用。
如图6，本发明具有静电防护结构的集成电路整体结构框图，包括：输入端口静电放电保护单元1，输出端口静电放电保护单元2，输入/输出双向端口静电放电保护单元3，I/O电源静电放电保护单元4，内核电源静电放电保护单元5，内核逻辑单元6，其中各单元原理如下所述：
1.输入端口ESD保护单元1
图2为输入端口ESD保护单元1原理图(ESD表示为静电放电)，该ESD保护单元由互补的大尺寸第一PMOS器件P1、第一NMOS器件N1和第一电阻R1构成。第一PMOS管P1的栅极和源极与电源端VCC1连接于节点J1；第一PMOS管P1的漏极与第一限流电阻R1的一端、第一NMOS管N1的漏极和输入端口INPAD1连接于节点J2；第一NMOS管N1的栅极和漏极与接地端VSS1连接于节点J3；第一限流电阻R1的另一端连接于输入信号端DATA_IN1。
第一PMOS器件P1、第一NMOS器件N1为尺寸较大晶体管，均可等效为正向偏置的二极管，是ESD电流的泄放通路；当输入端口INPAD1发生ESD放电情况时，第一PMOS器件P1或第一NMOS器件N1正向导通，泄放ESD电流到电源端VCC1或者接地端VSS1，输入信号经过第一限流电阻R1进入芯片内部。
2.输出端口ESD保护单元2
图3为输出端口ESD保护单元2原理图，该ESD保护单元由互补的大尺寸第二PMOS器件P2和第二NMOS器件N2构成。第二PMOS管P2的栅极和源极与电源端VCC2连接于节点J4；第二PMOS管P2的漏极、第二NMOS管N2的漏极、输出端口OUTPAD1和输出信号端DATA_OUT1连接于节点J5；第二NMOS管N2的栅极和漏极与接地端VSS2连接于节点J6。
第二PMOS器件P2、第二NMOS器件N2为尺寸较大晶体管，均可等效为正向偏置的二极管，是ESD电流的泄放通路；当输出端口OUTPAD1发生静电放电情况时，第二PMOS器件P2或第二NMOS器件N2正向导通，泄放ESD电流到电源端VCC2或者接地端VSS2。
3.输入/输出双向端口ESD保护单元3
图4是本发明针对数字芯片中使用的输入/输出双向端口的静电保护单元3，是图7集成电路静电防护电路中不可缺少的一部分。该ESD保护电路结合了输入端口ESD保护单元1和输出端口静电保护单元2的优点，由两级构成，所有的晶体管均可等效为正向偏置的二极管。图4相对与图2相比，最显著的特点是加入了第二级ESD保护第四PMOS器件P4、第四NMOS器件N4和输出信号端口DATA_OUT2端。其中输出信号端口DATA_OUT2在当输入/输出双向端口被配置为输出模式时有效。
第三PMOS管P3的栅极和源极与第四PMOS管P4的栅极和源极、电源端VCC3连接于节点J7；第三PMOS管P3的漏极与第三NMOS管N3的漏极、双向端口BIPAD1、输出信号端DATA_OUT2、第二限流电阻R2的一端连接于节点J8；第三NMOS管N3的栅极和源极与第四NMOS管N4的栅极和源极、接地端VSS3连接于节点J10；第四PMOS管P4的漏极与第四NMOS管N4的漏极、第二限流电阻R2的另一端、输入信号端DATA_IN2连接于节点J9。
在输入/输出双向端口的信号输入通路上共有两级互补MOS器件第三PMOS器件P3、第三NMOS器件N3，第四PMOS器件P4、第四NMOS器件N4作为ESD防护器件。其中第一级晶体保护管第三PMOS器件P3、第三NMOS器件N3尺寸较大，是泄放ESD电流的主要通路；通过第一级晶体保护管泄放电流后，剩余的ESD电流经过第二限流电阻R2来到第二级晶体保护管为第四PMOS器件P4、第四NMOS器件N4处。第二级晶体保护管尺寸较小，是ESD电流泄放的辅助通路。
在图4中，当输入/输出双向端口被配置为输入模式时，主要用来保护输入级晶体管的栅极。输入信号通过BINPAD1后，由第一级ESD保护器件第三PMOS器件P3、第三NMOS器件N3泄放ESD电流，然后通过第二限流电阻R2后，继续由第二级ESD保护第四PMOS器件P4、第四NMOS器件N4泄放电流。
当输入/输出双向端口被配置为输出模式时，具有一级互补第三PMOS器件P3、第三NMOS器件N3作为ESD防护器件。由于输出级的驱动管尺寸比较大，故本身的ESD静电防护能力就较强，通常采用一级ESD保护电路即可达到静电防护的效果。
4.如图5所示的电源VCC4与接地端VSS4之间的I/O电源静电放电保护单元4和内核电源静电放电保护单元5两者结构相同，其任一具体形式包括：第五PMOS管P5的栅极与第五NMOS管N5的栅极、第三电阻R3的一端、电容C1的一端连接于节点J12；第五PMOS管P5的源极与第三电阻R3的另一端、第六NMOS管N6的漏极、电源端VCC4连接于节点J11；第五PMOS管P5的漏极与第五NMOS管N5的漏极、第六NMOS管N6的栅极连接于节点J13；第五NMOS管N5的源极与电容C1的另一端、第五NMOS管N5的源极和接地端VSS4连接于节点J14。
当ESD放电现象发生在电源管脚和接地管脚之间时，为了能够有效的保护整个芯片不受损坏，必须在电源管脚与接地管脚之间跨接有效的电源ESD保护单元，保证在ESD放电情况发生时，芯片内部为ESD电流提供一条低阻的通路。
一个基于RC常数的控制单元被加入，控制一个尺寸很大的NMOS短沟道、晶体管即第六NMOS管N6的开断，控制单元由一个第三电阻R3，一个电容C1，第五PMOS管P5和第五NMOS管N5组成。
基于RC常数的控制单元，作为ESD侦测单元。初始状态下，J12点电压的起始状态为0伏。当正向的ESD电压出现在电源VCC4与电源VSS4电源轨线之间时，电源VCC4端电压开始迅速升高(上升时间约为5-20纳秒)，电源VSS4端仍然接地。由于电容C1电压不能突变，故J12点在电源VCC4端电压上升期间仍保持为低电平，第五PMOS管P5导通，节点J13的电平为高电平，控制泄放电流的第六NMOS管N6导通。第六NMOS管N6导通后，在电源VCC4端和电源VSS4端之间暂时形成了一个低阻的通路，一般ESD放电持续50纳秒一200纳秒，因此要保证第六NMOS管N6的导通时间在200纳秒左右，此时ESD电压能够很有效的被钳制住。
当负向的ESD电压出现在电源VCC4与电源VSS4电源轨线之间时，电源VCC4端电压开始迅速降低(降低时间约为5-20纳秒)，电源VSS4端接地。由于电容C1电压不能突变，故J12点在电源VCC4电压下降期间仍保持为0伏，此时第五NMOS管N5导通，节点J13的瞬时电压为0V，将控制泄放电流的第六NMOS管N6导通，在电源VCC4和电源VSS4之间暂时形成了一个低阻的通路，此时ESD电压能够很有效的被钳制住。
当芯片处于上电过程中，电源VCC4端的电压也是自0伏开始上升，与ESD电压不同的是，电源VCC4端电源电压上升过程相当缓慢(一般为毫秒量级)，此时泄放ESD电流的第六NMOS管N6处于截止状态，保持关闭。
所述第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5为静电放电电流泄放元件，可采用二极管或双极型晶体管或衬底触发厚氧化层器件。
所述第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6为电流泄放元件，可采用二极管或双极型晶体管或衬底触发厚氧化层器件。
所述第一限流电阻R1、第二限流电阻R2和第三电阻R3可采用多晶电阻或N阱电阻或金属电阻。
所述电容C1可采用MOS器件、金属电容或多晶电容。
5.本发明集成电路ESD防护构架设计
ESD保护电路的设计要考虑到整个芯片的布局和结构，同时也要考虑到所有管脚各种不同的放电组合。整个集成电路的ESD失效电压(ESD FAILURE THRESHOLD)的定义是：整个芯片的所有管脚，在各种不同的放电模式下，最低的ESD耐压值。
传统的芯片ESD保护电路原理图如图1所示。
传统芯片ESD保护电路在某些静电放电组合模式下，往往是将静电保护器件反相击穿，使得静电泄放通路上电阻较大，ESD静电放电的电压阈值也高，对芯片无法进行有效的保护，会导致芯片异常损坏。
本发明提出的集成电路ESD保护电路能够保证在各种放电模式组合下，将静电保护器件始终至于正向偏置的状态，对ESD电流提供一个低阻的放电通路。
图6为集成电路ESD保护电路框图，其具体的连接关系如下：
I/O电源端VCCIO1连接于节点J20；内核电源端VCCINT1连接于节点J21；公共接地端GROUND1连接于节点J22。
输入ESD保护单元1的电源端和接地端分别连接于节点J20和J22，将输入信号由输入端口INPAD3传送到内核逻辑单元6中。
输出ESD保护单元2的电源端和接地端分别接于节点J20和J22，将内核逻辑单元6发出的输出信号传送到输出端口OUTPAD3上。
输入/输出双向ESD保护单元3的电源端和接地端分别接于节点J20和J22，连接双向端口BIPAD2，将双向端口BIPAD2上的双向输入信号传送到内核逻辑单元6中，或将内核逻辑单元6的双向输出信号传送到双向端口BIPAD2上。
I/O电源ESD保护单元4的电源端和接地端分别接于节点J20和J22；内核电源ESD保护单元5电源端和接地端分别接于节点J21和J22；内核逻辑单元6的电源端与VCCINT1连接与节点J21，内核逻辑单元6的接地端与公共接地端GROUND1连接于节点J22。
在集成电路ESD防护设计中，各个单独的ESD保护单元互相辅助，为整个芯片的ESD放电电流在各种放电模式下提供低阻的放电通路，保持端口电压在一个安全的范围内，同时将整个芯片的电源端口分为I/O电源端VCCIO1和内核电源端VCCINT1两部分，避免ESD静电放电发生在I/O端口的过程中，电流流入芯片内部。
本发明的具体实施例如图7所示，由输入ESD保护单元ESD1、输出ESD保护单元ESD2、输入/输出双向ESD保护单元ESD3，I/O电源ESD保护单元ESD4、内核电源ESD保护单元ESD5等基本ESD保护单元和内核逻辑单元6组成。其连接关系如下：
a.输入ESD保护单元ESD1包括：PMOS管P9、NMOS管N9、电阻R5；
PMOS管P9的栅极和源极与I/O电源端VCCIO2连接于节点J23；PMOS管P9的漏极与电阻R5的一端、NMOS管N9的漏极和输入端口INPAD4连接于节点J25；NMOS管N9的栅极和漏极与公共接地端GROUND2连接于节点J30；电阻R5的另一端与连接于节点26。
b.输出ESD保护单元ESD2包括：PMOS管P10、NMOS管N10；
PMOS管P10的栅极和源极与I/O电源端VCCIO2连接于节点J23；PMOS管P10的漏极、NMOS管N10的漏极、输出端口OUTPAD4连接于节点J27；NMOS管N10的栅极和漏极与公共接地端GROUND2连接于节点J30。
c.输入/输出双向ESD保护单元ESD3包括：PMOS管P11、PMOS管P12、NMOS管N11、NMOS管N12、电阻R6；
PMOS管P11的栅极和源极与PMOS管P12的栅极和源极、I/O电源端VCCIO2连接于节点J23；PMOS管P12的漏极与NMOS管N12的漏极、双向端口BIPAD3、电阻R3的一端连接于节点J29；NMOS管N11的栅极和源极与NMOS管N12的栅极和源极、公共接地端GROUND2连接于节点J30；PMOS管P11的漏极与NMOS管N11的漏极、电阻R3的另一端连接于节点J28。
d.I/O电源ESD保护单元ESD4包括：PMOS管P14、NMOS管N14、NMOS管N16、电阻R8、电容C3；
PMOS管P14的栅极与NMOS管N14的栅极、电阻R8的一端、电容C3的一端连接于节点J33；PMOS管P14的源极与电阻R8的另一端、NMOS管N16的漏极、I/O电源端VCCIO2连接于节点J23；PMOS管P14的漏极与NMOS管N14的漏极、NMOS管N16的栅极连接于节点J34；NMOS管N14的源极与电容C3的另一端、NMOS管N16的源极、公共接地端GROUND2连接于节点J30。
e.内核电源ESD保护单元ESD5包括：P MOS管P13、NMOS管N13、NMOS管N15、电阻R7、电容C2；
PMOS管P13的栅极与NMOS管N13的栅极、电阻R7的一端、电容C2的一端连接于节点J31；PMOS管P13的源极与R7的另一端、NMOS管N15的漏极、内核电源端VCCINT2连接于节点J24；PMOS管P13的漏极与NMOS管N13的漏极、NMOS管N15的栅极连接于节点J32；N13的源极与电容C2的另一端、NMOS管N15的源极、公共接地端GROUND2连接于节点J30。
f.内核逻辑单元CORE2：内核逻辑单元CORE2的电源端与内核电源端VCCINT2连接于节点J24，内核逻辑单元CORE2的接地端与公共接地端GROUND2连接于节点J30。内核逻辑单元CORE2通过节点J26与输入ESD保护单元ESD1相连，接收输入端口INPAD4传入的输入信号；内核逻辑单元CORE2通过节点J27与输出ESD保护单元ESD2相连，将输出信号传送到输出端口OUTPAD4上；内核逻辑单元CORE2通过节点J28、节点29与输入/输出双向ESD保护单元ESD3相连，接收双向端口BIPAD3上的双向输入信号，或将双向输出信号传送到双向端口BIPAD3上。
在实际情况中，静电的积累电荷可能是正电荷，也可能是负电荷，当ESD发生时，要考虑到芯片每个引脚ESD可能发生的各种放电模式。针对芯片不同的引脚，以及静电放电具有的8种基本组合方式，对传统的ESD保护电路和本发明提出的集成电路ESD保护电路的ESD电流泄放功能进行分析和比较。
①PS-mode(正电荷对VSS管脚放电)：
图7集成电路ESD保护电路中，公共接地端GROUND2接地，输入端口INPAD4引脚施加正的ESD静电放电电压，对公共接地端GROUND2放电，图7中其余引脚悬空。
此时，图7中PMOS管P9正向导通，将静电电流泄放到I/O电源端VCCIO2的电源轨线上，随即I/O电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到公共接地端GROUND2。
电路图1与图7相比较：
图1由于将NMOS管N7反相击穿来导通静电放电电流，往往会由于NMOS管N7还没有被反相击穿时，PMOS管P7已经正向导通，静电放电电流就已经流入了电源端VCC5的电源轨线而无法泄放，对芯片造成损坏；
图7利用了PMOS管P9的正向导通，故ESD电压阈值更低，泄放电流速度更快，能够在PS-mode中对芯片进行更有效的保护。
同理，PS-mode下，图7中公共接地端GROUND2接地，双向端口BIPAD3引脚施加正的ESD电压对公共接地端GROUND2放电，图7中其余引脚悬空。
此时，PMOS管P11、PMOS管P12正向导通，将静电电流泄放到公共接地端GROUND2。
②NS-mode(负电荷对VSS管脚放电)：
图7集成电路ESD保护电路中，公共接地端GROUND2接地，输入端口INPAD4引脚施加负的ESD静电放电电压，对公共接地端GROUND2放电，图7中其余引脚悬空。
此时，静电放电电压将NMOS管N9正向导通，静电电流被泄放到公共接地端GROUND2。
电路图1与图7相比较：二者在NS-mode中放电机理相同，都是利用了静电防护器件的正向导通，放电机理和电流泄放路径完全一致，故静电泄放能力理论上应该相同。
同理，NS-mode下，图7中公共接地端GROUND2接地，双向端口BIPAD3引脚施加负的ESD电压对公共接地端GROUND2放电，图7中其余引脚悬空。
此时，NMOS管N12、NMOS管N13正向导通，将静电电流泄放到公共接地端GROUND2。
③PD-mode(正电荷对VCC管脚放电)：
图7集成电路ESD保护电路中，I/O电源端VCCIO2接地，输入端口INPAD4引脚施加正的ESD静电放电电压，对I/O电源端VCCIO2放电，图7中其余引脚悬空。
此时，静电放电电压将PMOS管P9正向导通，静电电流被泄放到I/O电源端VCCIO2。
电路图1与图7相比较：
同理，PD-mode下，图7集成电路ESD保护电路中，I/O电源端VCCIO2接地，双向端口BIPAD3引脚施加正的ESD电压对I/O电源端VCCIO2放电，图7中其余引脚悬空。
此时，PMOS管P11，PMOS管P12正向导通，将静电电流泄放到I/O电源端VCCIO2。
④ND-mode(负电荷对VCC管脚放电)：
图7集成电路ESD保护电路中，I/O电源端VCCIO2接地，输入端口INPAD4引脚施加负的ESD静电放电电压，对I/O电源端VCCIO2放电，图7中其余引脚悬空。
此时，静电放电电压将NMOS管N9正向导通，静电电流被泄放到公共接地端GROUND2的电源轨线上，随即I/O电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到I/O电源端VCCIO2。
电路图1与图7相比较：图1由于将PMOS管P7反相击穿来导通ESD电流，往往会由于PMOS管P7还没有被反相击穿时，NMOS管N7已经正向导通，ESD电流流入了接地端VSS5的电源轨线而无法泄放，对芯片造成损坏；图7利用了NMOS管N9的正向导通，故ESD电压阈值更低，泄放电流速度更快，能够在ND-mode中对芯片进行更有效的保护。
同理，ND-mode下，图7集成电路ESD保护电路中I/O电源端VCCIO2接地，双向端口BIPAD3引脚施加负的ESD电压对I/O电源端VCCIO2放电，图7中其余引脚悬空。
此时，静电放电电压将NMOS管N11，NMOS管N12正向导通，将静电电流泄放到公共接地端GROUND2的电源轨线上，随即I/O电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放至I/O电源端VCCIO2。
⑤Pin-to-Pin positive-mode(正电荷在管脚与管脚之间放电)：
图7集成电路ESD保护电路中，输入端口INPAD4引脚施加正的ESD电压，I/O电源端VCCIO2、内核电源端VCCINT2、公共接地端GROUND2引脚都悬空，输出端口OUTPAD4和双向端口BIPAD3接地。
此时，静电放电电压将PMOS管P9正向导通，将静电电流泄放至I/O电源端VCCIO2的电源轨线上，随即电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放至公共接地端GROUND2，在公共接地端GROUND2电源轨线上的ESD电流将NMOS管N10、NMOS管N11、NMOS管N12正向导通，通过NMOS管N10将ESD静电电流泄放至输出端口OUTPAD4上，通过NMOS管N11、NMOS管N12将ESD静电电流泄放至双向端口BIPAD3上。
电路图1与图7相比较：图1由于将PMOS管P8反相击穿来导通ESD电流，往往会由于PMOS管P8还没有被反相击穿时，电源端VCC5电源轨线上的ESD电流就已经流入了芯片内部而无法泄放，对芯片造成损坏；图7利用了PMOS管P9和NMOS管N10、NMOS管N11、NMOS管N12器件的正向导通，故ESD电压阈值更低，泄放电流速度更快，能够在Pin-to-Pin positive-mode中对芯片进行更有效的保护。
同理，Pin-to-Pin positive-mode下，图7集成电路静电防护电路中，双向端口BIPAD3引脚施加正的ESD电压，I/O电源端VCCIO2、内核电源端VCCINT2、公共接地端GROUND2引脚都悬空，输出端口OUTPAD4和输入端口INPAD4接地。
此时，静电放电电压将PMOS管P11、PMOSP12正向导通，将静电电流泄放至I/O电源端VCCIO2的电源轨线上，随即电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放至公共接地端GROUND2，在公共接地端GROUND2电源轨线上的ESD电流将NMOS管N9、NMOSN10正向导通，通过NMOS管N9将ESD静电电流泄放到输入端口INPAD4上，通过NMOS管N10将ESD静电电流泄放到输出端口OUTPAD4上。
图7集成电路ESD保护电路中，输入端口INPAD4引脚施加负的ESD电压，I/O电源端VCCIO2、内核电源端VCCINT2、公共接地端GROUND2引脚都悬空，输出端口OUTPAD4和双向端口BIPAD3接地。
此时，静电放电电压将NMOS管N9正向导通，将静电电流泄放到公共接地端GROUND2的电源轨线上，随即电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到I/O电源端VCCIO2，在I/O电源端VCCIO2电源轨线上的ESD电流将PMOS管P10、PMOS管P11、PMOS管P12正向导通，通过PMOS管P10将ESD静电电流泄放到输出端口OUTPAD4上，通过PMOS管P11、PMOS管P12将ESD静电电流泄放到双向端口BIPAD3上。
电路图1与图7相比较：图1由于将NMOS管N8反相击穿来导通ESD电流，往往会由于NMOS管N8还没有被反相击穿时，接地端VSS5电源轨线上的ESD电流就已经流入了芯片内部而无法泄放，对芯片造成损坏；图7利用了NMOS管N9和PMOS管P10、PMOS管P11、PMOS管P12器件的正向导通，故ESD电压阈值更低，泄放电流速度更快，能够在Pin-to-Pin positive-mode中对芯片进行更有效的保护。
同理，Pin-to-Pin positive-mode下，图7集成电路静电防护电路中，双向端口BIPAD3引脚施加负的ESD电压，I/O电源端VCCIO2、内核电源端VCCINT2、公共接地端GROUND2引脚都悬空，输出端口OUTPAD4和输入端口INPAD4接地。
此时，静电放电电压将NMOS管N11、NMOS管N12正向导通，将静电电流泄放到公共接地端GROUND2的电源轨线上，随即电源ESD保护单元ESD4启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到I/O电源端VCCIO2，在I/O电源端VCCIO2电源轨线上的ESD电流将PMOS管P9、PMOS管P10正向导通，通过PMOS管P9将ESD静电电流泄放到输入端口INPAD4上，通过PMOS管P10将ESD静电电流泄放到输出端口OUTPAD4上。
⑦VCC-VSS positive mode(正电荷对在VCC至VSS之间放电)：
图7集成电路ESD保护电路中，I/O电源端VCCIO2引脚施加正的ESD电压，公共接地端GROUND2引脚接地，其余所有I/O管脚悬空。
此时，I/O电源ESD保护单元ESD4立刻启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到公共接地端GROUND2。
电路图1与图7相比较：图1由于利用PMOS管P7、PMOS管P8、NMOS管N7、NMOS管N8的反向击穿进行ESD电流泄放，往往它们还没有被击穿时，VCC5电源轨线上的ESD电流就已经流入了芯片内部而无法泄放，对芯片造成损坏；图7中的I/O电源ESD保护单元ESD4能在VCC-VSS positive mode中ESD静电放电现象发生的第一时间立刻启动，将静电电流泄放到公共接地端GROUND2，对芯片进行保护。
同理，VCC-VSS positive mode下，内核电源端VCCINT2引脚施加正的ESD电压，公共接地端GROUND2引脚接地，其余所有I/O引脚悬空。
此时内核电源ESD保护单元ESD5立刻启动，将内核电源端VCCINT2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到公共接地端GROUND2。
⑧VCC-VSS negative mode(负电荷对在VCC至VSS之间放电)：
图7集成电路ESD保护电路中，I/O电源端VCCIO2引脚施加负的ESD电压，公共接地端GROUND2引脚接地，其余所有I/O管脚悬空。
此时，I/O电源ESD保护单元ESD4立刻启动，将I/O电源端VCCIO2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到公共接地端GROUND2。
电路图1与图7相比较：图1由于利用了PMOS管P7、PMOS管P8和NMOS管N7、NMOS管N8的正向导通进行ESD电流泄放，ESD电流泄放是相当快的，能够对芯片进行保护；图7中的I/O电源ESD保护单元ESD4能在VCC-VSS negative mode中ESD静电放电现象发生的第一时间立刻启动，将静电电流泄放到公共接地端GROUND2，对芯片进行保护。
同理，VCC-VSS positive mode下，内核电源端VCCINT2引脚施加负的ESD电压，公共接地端GROUND2引脚接地，其余所有I/O引脚悬空。
此时内核电源ESD保护单元ESD5立刻启动，将内核电源端VCCINT2与公共接地端GROUND2之间形成一个暂时的低阻通路，将静电电流泄放到公共接地端GROUND2。
ESD放电保护不仅仅是单独某个管脚的问题，即使每个焊盘PAD附近的ESD保护电路都具有良好的防护能力，对于整个芯片来说却不一定具有很高的防护能力。ESD的防护问题，是整个芯片的问题。本发明所提出的集成电路ESD防护构架设计，能有效的减小焊盘PAD附近ESD保护元件的尺寸和面积，提高整个芯片的ESD防护能力。
上面描述是用于实现本发明的实施例，本领域的技术人员应该理解，在不脱离本发明的范围的任何修改或局部替换，均属于本发明权利要求来限定的范围。
Claims (9)
1. 一种具有静电防护结构的集成电路，其特征在于，包括：
输入端口静电放电保护单元(1)，用于将输入端口引入的静电放电电流泄放到I/O电源轨线上；
输出端口静电放电保护单元(2)，用于将输出端口引入的静电放电电流泄放到I/O电源轨线上；
输入/输出双向端口静电放电保护单元(3)，用于将输出/输出双向端口带来的静电放电电流泄放到I/O电源轨线上；
I/O电源静电放电保护单元(4)，用于将I/O电源端口引入的静电放电电流以及被输入端口静电放电保护单元(1)、输出端口静电放电保护单元(2)、输入/输出双向端口静电放电保护单元(5)泄放到I/O电源轨线上的静电放电电流泄放到静电放电的接地端；
内核电源静电放电保护单元(5)，用于将内核电源端口引入的静电放电电流泄放到静电放电的接地端；
内核逻辑单元(6)，由输入端口静电放电保护单元(1)、输出端口静电放电保护单元(2)、输入/输出双向端口静电放电保护单元(3)、I/O电源静电放电保护单元(4)和内核电源静电放电保护单元(5)提供静电放电保护。
2. 根据权利要求1所述的集成电路，其特征在于，输入端口静电放电保护单元(1)，包括：
第一PMOS管(P1)的栅极和源极与电源端(VCC1)连接于节点(J1)；
第一PMOS管(P1)的漏极与第一限流电阻(R1)的一端、第一NMOS管(N1)的漏极和输入端口(INPAD1)连接于节点(J2)；
第一NMOS管(N1)的栅极和漏极与接地端(VSS1)连接于节点(J3)；
第一限流电阻(R1)的另一端连接于输入信号端(DATA_IN1)。
3. 根据权利要求1所述的集成电路，其特征在于，输出端口静电放电保护单元(2)，包括：
第二PMOS管(P2)的栅极和源极与电源端(VCC2)连接于节点(J4)；
第二PMOS管(P2)的漏极、第二NMOS管(N2)的漏极、输出端口(OUTPAD1)和输出信号端(DATA_OUT1)连接于节点(J5)；
第二NMOS管(N2)的栅极和漏极与接地端(VSS2)连接于节点(J6)。
4. 根据权利要求1所述的集成电路，其特征在于，输入/输出双向端口静电放电保护单元(3)，包括：
第三PMOS管(P3)的栅极和源极与第四PMOS管(P4)的栅极和源极、电源端(VCC3)连接于节点(J7)；
第三PMOS管(P3)的漏极与第三NMOS管(N3)的漏极、双向端口(BIPAD1)、输出信号端(DATA_OUT2)、第二限流电阻(R2)的一端连接于节点(J8)；
第三NMOS管(N3)的栅极和源极与第四NMOS管(N4)的栅极和源极、接地端(VSS3)连接于节点(J10)；
第四PMOS管(P4)的漏极与第四NMOS管(N4)的漏极、第二限流电阻(R2)的另一端、输入信号端(DATA_IN2)连接于节点(J9)。
5. 根据权利要求1所述的集成电路，其特征在于，I/O电源静电放电保护单元(4)和内核电源静电放电保护单元(5)两者结构相同，其任一具体形式包括：
第五PMOS管(P5)的栅极与第五NMOS管(N5)的栅极、第三电阻(R3)的一端、电容(C1)的一端连接于节点J12；
第五PMOS管(P5)的源极与第三电阻(R3)的另一端、第六NMOS管(N6)的漏极、电源端(VCC4)连接于节点(J11)；
第五PMOS管(P5)的漏极与第五NMOS管(N5)的漏极、第六NMOS管(N6)的栅极连接于节点(J13)；
第五NMOS管(N5)的源极与电容(C1)的另一端、第五NMOS管(N5)的源极和接地端(VSS4)连接于节点(J14)。
6. 根据权利要求2、3、4或5所述的集成电路，其特征在于，第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)和第五PMOS管(P5)为静电放电电流泄放元件，可采用二极管或双极型晶体管或衬底触发厚氧化层器件。
7. 根据权利要求2、3、4或5所述的集成电路，其特征在于，第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)和第六NMOS管(N6)为电流泄放元件，可采用二极管或双极型晶体管或衬底触发厚氧化层器件。
8. 根据权利要求2、4或5所述的集成电路，其特征在于，第一限流电阻(R1)、第二限流电阻(R2)和第三电阻(R3)可采用多晶电阻或N阱电阻或金属电阻。
9. 根据权利要求所述的集成电路，其特征在于，电容(C1)可采用MOS器件、金属电容或多晶电容。
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