CN101286509B - 静电保护电路 - Google Patents

静电保护电路 Download PDF

Info

Publication number
CN101286509B
CN101286509B CN200810091766XA CN200810091766A CN101286509B CN 101286509 B CN101286509 B CN 101286509B CN 200810091766X A CN200810091766X A CN 200810091766XA CN 200810091766 A CN200810091766 A CN 200810091766A CN 101286509 B CN101286509 B CN 101286509B
Authority
CN
China
Prior art keywords
mentioned
terminal
mos transistor
grid
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810091766XA
Other languages
English (en)
Other versions
CN101286509A (zh
Inventor
奥岛基嗣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN101286509A publication Critical patent/CN101286509A/zh
Application granted granted Critical
Publication of CN101286509B publication Critical patent/CN101286509B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

提供一种静电保护电路，不会影响通常的输出信号的传递，进行静电保护。具有输出端子(Out)、接地端子(GND)、漏极和源极连接于输出端子(Out)和接地端子(GND)之间的Nch晶体管(N1)、连接于输出端子(Out)和接地端子(GND)之间的静电保护元件(10a)、以及连接于Nch晶体管(N1)的漏极和栅极间的静电保护元件(20)。其中，Nch晶体管(N1)的栅极与Nch晶体管(N2)连接，通过由在输出端子Out上施加静电而流过静电保护元件(20)的电流以及由Nch晶体管(N1)的栅极将导通状态的Nch晶体管N2估计在内的阻抗，使Nch晶体管(N1)的栅极的电位上升，将Nch晶体管(N1)的栅极和漏极间电压限制在希望值以下。

Description

静电保护电路
技术领域
本发明涉及到一种静电保护电路，特别是针对从外部端子流入的静电放电(ESD：electrostatic discharge)的保护电路。 
背景技术
由MOS晶体管等构成的半导体集成电路装置(IC)要求具有针对由静电放电而施加于半导体集成电路装置的外部端子(输入输出垫片)上的浪涌电压以及浪涌电流的ESD抗性。因此，一般在外部端子上连接静电保护电路。作为这种静电保护电路的一种，使用将栅极接地的NMOS晶体管构成的保护元件。 
然而，近几年，半导体集成电路装置的精细化在进步，内部晶体管的静电放电抗性变得重要。图13为表示随着晶体管的精细化，栅极氧化膜的破坏电压(VBD)和保护元件的钳位电压(Vclamp)的变化的图。在图13中，随着晶体管的精细化，栅极氧化膜变得薄膜化，VBD 与栅极氧化膜厚度大致成比例地急剧减少。与此相对，将栅极接地的NMOS晶体管类型的保护元件的Vclamp几乎不降低，表示ESD抗性的设计窗口(VBD-Vclamp)变小。 
为了扩张该设计窗口(design window)，已知有进一步在被保护元件上设置辅助性的保护电路(第二保护元件)的技术。通过第二保护元件，使得主要保护元件(第一保护元件)的静电放电时产生的电压被缓和，不会直接施加到被保护元件上。亦即，能够扩张设计窗口。其中，第一保护元件具有流尽由静电放电产生的大电流的能力。并且，第二保护元件针对第一保护元件使大电流放电时产生的电压，缓和在被保护元件的最为关键的位置产生的电压。 
该种静电保护电路的一个例子被记载在非专利文献1中，其他例子记载在专利文件1中(参照图14)。 
在图14中，输入端子In与接地端子GND之间具有静电保护元件100a，在输入端子In与电源端子VDD之间具有静电保护元件100b。并且，电阻元件R101位于输入端子In与Nch晶体管N101及Pch晶体管P101的栅极之间。进而，在该两个栅极与接地端子GND之间，保护元件101具有例如两个栅极与漏极相连接，接地端子GND与栅极及源极相连接的Nch晶体管N102。Nch晶体管N101与Pch晶体管P101构成输入级驱动(倒相电路)，向内部电路传递提供给输入端子In的信号。 
在如上构成的静电保护电路中，静电保护元件100a、100b作为第一保护元件(主保护元件)起作用，电阻元件R101以及保护元件101作为第二保护元件起作用。并且，输入级驱动相当于被保护元件。亦即，在输入端子In上施加由静电放电引起的电压VESD的情况下，通过静电保护元件100a不能吸收的放电电流Id经由电阻元件R101以及保护元件101(击穿后的Nch晶体管N102)流到接地端子GND。此时，Nch晶体管N101的源极、栅极之间的电压Vstress被Nch晶体管N102的击穿电压限制，防止Nch晶体管N101受到由静电放电引起的损伤。 
并且，专利文献1中记载了其他静电保护电路的例子(参照图15)。在图15中，输入端子IN和接地端子VSS之间具有静电保护元件206，输入端子IN和电源端子VDD之间具有静电保护元件208。并且，静电保护元件226在输入端子IN即Nch晶体管204及Pch晶体管202的栅极和Nch晶体管204的源极之间，静电保护元件228在输入端子IN与Pch晶体管202的源极之间。进而，Nch晶体管204的源极与接地端子VSS之间具有电阻元件等阻抗电路224，Pch晶体管202的源极与电源端子VDD之间具有电阻元件等阻抗电路222。Nch晶体管204和Pch 晶体管202构成输入级驱动(倒相电路)，将输入端子IN提供的信号传递给输出OUTPUT。 
在如上构成的静电保护电路中，静电保护元件206、208作为第一保护元件(主保护元件)起作用，静电保护元件226与阻抗电路224、以及静电保护元件228与阻抗电路222作为第二保护元件起作用。并且，输入级驱动相对于被保护元件。亦即，由静电放电向输入端子IN施加电压Vesd的情况下，不能被静电保护元件206吸收的放电电流经由静电保护元件226和阻抗电路224流到接地端子VSS。此时，Nch晶体管204的源极、栅极间的电压被静电保护元件226的击穿电压Vasp限制，防止Nch晶体管204受到由静电放电引起的损伤。另外，对于Pch晶体管202，也同样地起到静电保护功能，因而省略其说明。 
并且，在下述非专利文献2中报告了将静电保护元件应用于输出电路的例子。 
非专利文献1：AJITH AMERASEKERA，“ESD in SiliconIntegrated Circuits”，Second Edition，WILEY，2002、p.117-118 
非专利文献2：IEEE Reliability Physics Symposium 1987，Page 169to 173 
专利文献1：美国专利申请公开第2005/0231866号说明书 
根据现有的静电保护电路，由静电放电向输入端子施加电压的情况下，不能被第一保护元件吸收的放电电路经由第二保护元件和电阻电路(例如在非专利文献1中相当于电阻元件R101，在专利文献1中相当于电阻电路224)流到接地(或者电源)。因而，输入级驱动的Nch晶体管(Pch晶体管)的源极、栅极间的电压被限制，能够防止Nch晶体管(Pch晶体管)的破坏。在这样的静电保护电路中，对于从输入端子输入的通常信号，第二保护元件自身保持高阻抗，因而不会对输入信号产生影响。 
然而，上述阻抗电路有对从输入端子输入的通常信号产生不好的影响的危险。例如，在图14中，通过电阻元件R101和Nch晶体管N101及Pch晶体管P101的栅极的寄生电容来形成低通滤波器，信号的高通成分被隔离。并且，在图15中，通过阻抗电路224(222)使输出信号的动态范围变窄。进而，通过电阻电路224(222)与Nch晶体管204(Pch晶体管202)的漏极的寄生电容来形成低通滤波器，也有输出信号的高通成分被隔离的可能。 
另外，以上说明的现有的静电保护电路是针对输入电路。输出电路与输入电路同样地需要静电(防止放电引起的损伤)保护电路，以下对此进行说明。 
图16为表示在输出电路中施加静电的情况的例子。在图16中，相当于第一保护元件的静电保护元件100a插入在输出端子Out和接地端子GND之间，相当于第一保护元件的静电保护元件100b插入在输出端子Out和电源端子VDD之间。并且，Nch晶体管N120与Pch晶体管P120构成的CMOS电路的预驱动的输出(B点)与Nch晶体管N110的栅极连接。Nch晶体管N110的源极与接地端子GND连接。并且，Nch晶体管N110的漏极以及Pch晶体管P110的漏极共同与输出端子Out连接。另外，Pch晶体管P110的源极与电源端子VDD相连接，栅极与未图示的内部电路连接。Nch晶体管N110以及Pch晶体管P110构成最终级驱动。 
在如上构成的电路中，在输出端子Out上施加静电的情况下，静电保护元件100a的两端产生电压VESD。图13所示的设计窗口较小的话，电压VESD变得比作为被保护电路的Nch晶体管N110的破坏电压还要大，Nch晶体管N110会受到损伤。亦即，在如图16所示的被保护电路为输出电路的情况下，构成预驱动的Nch晶体管N120在施加静电时被固定在导通状态。此时，Nch晶体管N120导通，Nch晶体管 N110的栅极电位变为接地端子GND的电位，Nch晶体管N110的漏极、栅极间被施加电压VESD，Nch晶体管N110有被破坏的可能。 
另外，Nch晶体管N120为截止状态的情况下，Nch晶体管N110的栅极电位为中间电位，电压VESD不会原样施加在A-B之间，Nch晶体管N110不容易被破坏。然而，难以预料在施加静电时Nch晶体管N120固定在何种状态，希望无论是何种状态都不会破坏Nch晶体管N110。 
发明内容
本发明的一个实施方式相关的静电保护电路，包括：第一端子；第二端子；第一MOS晶体管，其漏极及源极连接在上述第一及第二端子间；第一静电保护元件，连接在第一及第二端子间；以及第二静电保护元件，连接在上述第一MOS晶体管的漏极和栅极间。 
本发明的其他实施方式相关的静电保护电路，包括：第一端子；第二端子；第一MOS晶体管，其漏极及源极连接在上述第一及第二端子间；第一静电保护元件，连接在上述第一及第二端子间；以及第二静电保护元件，将上述第一MOS晶体管的栅极与第一及第二端子中与第一MOS晶体管的漏极直接或间接连接的一个端子连接。 
本发明的又一实施方式相关的静电保护电路，包括：第一端子；第二端子；第一MOS晶体管，其漏极及源极连接在上述第一及第二端子间；第一元件，连接在上述第一及第二端子间；以及第二元件，将上述第一MOS晶体管的栅极与第一及第二端子中与第一MOS晶体管的漏极直接或间接连接的一个端子连接，上述第一及第二元件在超过预定电压时，阻抗降低。 
根据本发明，能够将伴随静电的施加而产生的第一MOS晶体管的栅极、漏极间的电压限制在预期值以下，防止第一MOS晶体管因静电 放电受到损伤。该情况下，由于静电保护元件对于通常的输出信号保持高阻抗，因此能够不影响通常输出信号的传递并进行静电保护。 
附图说明
图1为表示本发明的第一实施例相关的静电保护电路的构成的框图。 
图2为表示静电保护元件的构成例的图。 
图3为表示本发明的第二实施例相关的静电保护电路的构成的框图。 
图4为表示本发明的第二实施例相关的静电保护电路的详细内容的框图。 
图5为表示本发明的第三实施例相关的静电保护电路的构成的框图。 
图6为表示本发明的第四实施例相关的静电保护电路的构成的框图。 
图7为表示本发明的第五实施例相关的静电保护电路的构成的框图。 
图8为表示本发明的第六实施例相关的静电保护电路的构成的框图。 
图9为表示本发明的第七实施例相关的静电保护电路的构成的框图。 
图10为表示本发明的第八实施例相关的静电保护电路的构成的框图。 
图11为表示本发明的第九实施例相关的静电保护电路的构成的框图。 
图12为表示本发明的第十实施例相关的静电保护电路的构成的框图。 
图13为表示随着晶体管的精细化，栅极氧化膜的破坏电压(VBD)以及保护元件的钳位电压(Vclamp)的变化的图。 
图14为表示现有的静电保护电路的第一例的电路图。 
图15为表示现有的静电保护电路的第二例的电路图。 
图16为表示施加有静电的输出电路的例子的电路图。 
具体实施方式
本发明的实施方式相关的静电保护电路包括：第一端子(图1中Out)；第二端子(图1中GND)；第一MOS晶体管(图1中N1)，其漏极及源极连接在第一端子及第二端子间；第一静电保护元件(图1中10a)，连接在输出端子及接地端子间；以及第二静电保护元件(图1中20)，连接在第一MOS晶体管的漏极和栅极间。 
另外，包括其漏极及源极连接在第一端子及第二端子间的第一MOS晶体管，也允许对于随着通常的输出信号的传递及静电的施加的放电电流的流出也能表现为低阻抗的电路，例如电容元件或者导通状态的MOS晶体管等插入连接路径中。并且，将第二静电保护元件连接在第一MOS晶体管的漏极和栅极间，也允许对于随着通常的输出信号的传递及静电的施加的放电电流的流出也能表现为低阻抗的电路，例如经由电容元件或者打开状态的MOS晶体管等进行连接。 
其中，优选第一MOS晶体管的栅极连接有内部电路，通过向输出端子施加静电而在第二静电保护元件中流过的电流、以及由第一MOS晶体管的栅极将上述内部电路估计在内的阻抗(图1中Rn)，将第一MOS晶体管的栅极和漏极间电压限制在希望值以下。 
优选内部电路包括第二MOS晶体管(图1中N2)，第二MOS晶体管的漏极与第一MOS晶体管的栅极连接，并且源极与接地端子连接，与第一MOS晶体管为相同导电型，将内部电路估计在内的阻抗包括第二MOS晶体管中的漏极和源极间的阻抗成分。 
将输出端子作为输出的输出驱动电路，第一MOS晶体管也可以包含于输出驱动电路中。 
输出驱动电路包括输出用差动放大电路，第一MOS晶体管也可以是差动放大电路的差动对(图11中N1，N11)中的一个晶体管(图11的N1)。 
并且，输出驱动电路包括输出用差动放大电路，第一MOS晶体管也可以是与差动放大电路的差动对的源极连接的电流源用的晶体管(图12的N3a)。 
根据如此构成的静电保护电路，通过在第一端子上施加静电而在第二静电保护元件上流过的电流流过包括由第一MOS晶体管的栅极将内部电路估计在内的电阻。因而，随着静电的施加第一MOS晶体管的栅极和漏极间电压被限制在希望值以下，能够防止静电放电引起第一MOS晶体管的损伤。并且，静电保护元件对于通常的输出信号保持高阻抗，不会对输出信号的输出产生影响。以下参照附图对实施例进行详细说明。 
实施例1 
图1为表示本发明的第一实施例相关的静电保护电路的构成的框图。在图1中，静电保护电路包括电源端子VDD、输出端子Out、接地端子GND、静电保护元件10a、10b、20、Neb晶体管N1、N2、Pch晶体管P1、P2。静电保护元件10a插入在输出端子Out和接地端子GND之间，静电保护元件10b插入在输出端子Out和电源端子VDD之间。并且，由Nch晶体管N2和Pch晶体管P2构成的CMOS电路的预驱动的输出(B点)与Nch晶体管N1的栅极连接。Nch晶体管N1的源极与接地端子GND连接。并且，Nch晶体管N1的漏极以及Pcb晶体管P1的漏极共同与输出端子Out连接。另外，Pch晶体管P1的源极与电源端子VDD连接，栅极与未图示的内部电路相连接。Nch晶体管N1以及Pch晶体管P1构成最终级的输出驱动。进而，静电保护元件20插入在Nch晶体管N1的漏极、栅极之间。 
其中，静电保护元件20的构成例在图2中表示。静电保护元件20为两端子(T1-T2)间施加的电压(端子T1的电位＞端子T2的电位)在预定电压以下时保持高阻抗，超过预定电压时表现为低阻抗的电路。例如，也可以为如图2(A)所示，多个(图为3个的例子)二极管顺向串联连接的电路。并且，也可以为如图2(B)所示，逆向连接二极管，利用pn接合的击穿。进而，也可以为如图2(C)所示，由将栅极和源极共同连接，利用漏极、源极间的击穿的Nch晶体管构成。并且，也可以为如图2(D)所示，由组合PNP晶体管和NPN晶体管的可控硅构成。 
在如上构成的静电保护电路中，静电保护元件10a、10b作为第一保护元件(主保护元件)起作用，静电保护元件20作为第二保护元件起作用。并且，预驱动以及最终级输出驱动相当于被静电保护元件10a、10b、20所保护的被保护元件。亦即，在输出端子Out上施加静电放电引起的电压VESD的情况下，不能被静电保护元件10a吸收的放电电流Id通过静电保护元件20以及变为导通状态的Nch晶体管N2的漏极、源极间的电阻Rn流向接地端子GND。此时，由于电阻Rn上流过放电电路Id，预驱动的输出(B点)的电位上升。其中，电阻Rn相当于Nch晶体管N2的漏极、栅极间的沟道电阻、漏极与源极间的扩散层电阻、以及漏极和源极的侧壁下的扩展区域的电阻的总和。根据该电阻Rn，Nch晶体管N1的漏极、栅极间的电压Vstress比电压VESD小，能够防止静电放电引起Nch晶体管N1的损伤。另外，在Nch晶体管N2截止的情况下，预驱动的输出(B点)的电位为电源端子VDD的电位和接地端子GND的电位的中间电位，电压VESD不会直接施加在Nch晶体管N1的漏极、栅极之间。 
并且，对于通常等级的输出信号，静电保护元件10a、10b、20表现出高阻抗，因而不会对输出端子Out的输出信号的输出造成不好的影响。 
半导体装置通过具有上述的静电保护电路，能够在不对通常的输出信号产生影响的情况下工作，并且对静电放电具有充分的抗性。 
实施例2 
图3为表示本发明的第二实施例相关的静电保护电路的构成的框图。在图3中与图1相同的符号表示同一部件，省略其说明。图3的静电保护电路中，取代图1的静电保护元件20而具有作为第二保护元件起作用的静电保护元件30以及检测电路35a。检测电路35a插入在输出端子Out和接地端子GND之间，检测输出端子Out的信号等级，信号等级在预定以上的情况下，控制静电保护元件30，使其变为低阻抗。另外，检测电路35a也可以如虚线所示插入在输出端子Out与接地端子VDD之间，检测输出端子Out的信号等级。 
图4为表示静电保护元件30以及检测电路35a的具体例子的电路。检测电路35a由一端与输出端子Out连接、另一端通过电阻元件Rd与接地端子GND连接的电容元件Cd，以及电阻元件Rd构成。并且，静电保护元件30由Nch晶体管N30构成，其栅极与电容元件Cd的另一端连接，漏极与输出端子Out连接，源极与预驱动的输出(B点)连接。其中，设定电容元件Cd的电容值和电阻元件Rd的电阻值使其对通常等级的输出信号不产生影响。 
在如上构成的静电保护电路中，在输出端子Out上施加静电放电引起的电压VESD的情况下，通过电容元件Cd，Nch晶体管N30的栅极的电位上升。因而，Nch晶体管N30变为导通，不能被静电保护元件10a吸收的放电电流Id经由Nch晶体管N30以及变为导通的Nch晶体管N2的漏极、源极间的电阻Rn流向接地端子GND。 
通过电阻Rn，Nch晶体管N1的栅极电压上升，电压VESD不会直接施加在Nch晶体管N1的漏极、栅极之间。因此，能够防止Nch晶 体管N1因静电放电受到损伤。 
另外，与实施例1相同地，在Nch晶体管N2变为截止的情况下，预驱动的输出(B点)的电位为电源端子VDD的电位和接地端子GND的电位的中间电位，电压VESD不会直接施加在Nch晶体管N1的漏极、栅极之间。并且，对于通常等级的输出信号，静电保护元件10a、10b、30表现出高阻抗，不会在从输出端子Out输出输出信号时产生不好的影响。 
实施例3 
图5为表示本发明的第三实施例相关的静电保护电路的构成的框图。在图5中与图1相同的符号表示同一部件，省略其说明。图5的静电保护电路中，由Nch晶体管N2和Pch晶体管P2构成的CMOS电路的预驱动的输出(B点)与Pch晶体管P1的栅极连接。Nch晶体管P1的源极与电源端子VDD连接。并且，Nch晶体管N1的漏极以及Pch晶体管P1的漏极共同与输出端子Out连接。另外，Nch晶体管N1的源极与接地端子GND连接，栅极与未图示的内部电路连接。Nch晶体管N1以及Pch晶体管P1构成最终级的输出驱动。进而，静电保护元件20a连接在Pch晶体管P1的漏极、栅极之间。另外，静电保护元件20a与图1的静电保护元件20具有相同构成。 
在如上构成的静电保护电路中，静电保护元件10a、10b作为第一保护元件(主保护元件)起作用，静电保护元件20a作为第二保护元件起作用。并且，预驱动以及最终级的输出驱动相当于被静电保护元件10a、10b、20a所保护的被保护元件。亦即，在输出端子Out上施加静电放电引起的电压VESD的情况下，不能被静电保护元件10a吸收的放电电流Id经由静电保护元件20a以及变为导通的Pch晶体管P2的漏极、源极间的电阻Rp从电源端子VDD流向输出端子Out。此时，由于电阻Rp上流过放电电流Id，预驱动的输出(B点)的电位下降。其中，电阻Rp相当于Pch晶体管P2的漏极、栅极间的沟道电阻、漏极与源 极间的扩散层电阻、以及漏极和源极的侧壁下的扩展区域的电阻的总和。根据该电阻Rp，Pch晶体管P1的栅极电压降低，电压VESD不会直接施加在Pch晶体管P1的漏极、栅极间。因此，能够防止静电放电引起Pch晶体管P1的损伤。另外，在Pch晶体管P2变为截止的情况下，预驱动的输出(B点)的电位为电源端子VDD的电位和接地端子GND的电位的中间电位，电压VESD不会直接施加在Pch晶体管P1的漏极、栅极之间。 
并且，对于通常等级的输出信号，静电保护元件10a、10b、20a表现出高阻抗，不会在从输出端子Out输出输出信号时产生不好的影响。 
实施例4 
图6为表示本发明的第四实施例相关的静电保护电路的构成的框图。在图6中与图3相同的符号表示同一部件，省略其说明。图6的静电保护电路为将图3中的电源端子VDD与接地端子GND交换，Nch晶体管N1与Pch晶体管P1交换，Nch晶体管N2与Pch晶体管P2交换，在检测电路35a的插入位置上以检测电路35b替换而构成的互补性的电路。因而，图6的静电保护电路通过与实施例2中所说明的内容互补性地工作，防止Pch晶体管P1因静电放电受到损伤。 
实施例5 
图7为表示本发明的第五实施例相关的静电保护电路的构成的框图。在图7中与图6相同的符号表示同一部件，省略其说明。图7的静电保护电路为取代图6中的检测电路35b，在在与图3相同的位置插入图3所示的检测电路35a。并且，通过检测电路35a检测输出端子Out的信号等级，在输出端子Out上施加预定电压以上的静电的情况下，控制静电保护元件30使静电保护元件30变为低阻抗。因而，图7的静电保护电路通过与实施例2中所说明的内容互补性地工作，防止Pch晶体管P1因静电放电受到损伤。 
实施例6 
图8为表示本发明的第六实施例相关的静电保护电路的构成的框图。在图8中与图1相同的符号表示同一部件，省略其说明。图8的静电保护电路为图1中Nch晶体管N1和Pch晶体管P1的漏极以及静电保护元件20的一端(T1)的连接点与输出端子Out之间具有电容元件C1。电容元件C1对于输出端子Out上静电放电引起的电压VESD的施加，以及输出信号的交流信号，能够看做是低阻抗元件。因此，图8的静电保护电路通过与实施例1中所说明的内容相同地工作，防止Nch晶体管N1因静电放电受到损伤。 
实施例7 
图9为表示本发明的第七实施例相关的静电保护电路的构成的框图。在图9中与图1相同的符号表示同一部件，省略其说明。图9的静电保护电路为图1中Nch晶体管N1与Pch晶体管P1的漏极、静电保护元件20的一端(T1)、以及输出端子Out之间具有电容元件C2。静电保护元件20经由电容元件C2连接于Nch晶体管N1的漏极和栅极之间。其中，电容元件C2对于输出端子Out的静电放电引起的电压VESD的施加，以及输出信号的交流信号，能够看做是低阻抗元件。因此，图9的静电保护电路通过与实施例1中所说明的内容相同地工作，防止Nch晶体管N1因静电放电受到损伤。 
实施例8 
图10为表示本发明的第八实施例相关的静电保护电路的构成的框图。在图10中与图1相同的符号表示同一部件，省略其说明。图10的静电保护电路为图1中在静电保护元件20的另一端及Nch晶体管N1的栅极、与Nch晶体管N2和Pch晶体管P2的漏极之间具有电阻元件R1。电阻元件R1在电阻值较小的情况下，对输出电路中通常的输出信号的传递的影响很小。因此，通过与实施例1中所说明的内容相同地工作，防止Nch晶体管N1因静电放电受到损伤。该情况下，输出 端子Out上被施加由静电放电产生的电压VESD，放电电流Id流过电阻元件R1。因此，由于Nch晶体管N1的栅极的电位进一步上升，Nch晶体管N1的漏极、栅极间的电位更低，所以电阻元件R1产生更为优选的静电抗性效果。 
实施例9 
图11为表示本发明的第九实施例相关的静电保护电路的构成的框图。在图11中与图1相同的符号表示同一部件，省略其说明。图11的静电保护电路的最终级输出驱动构成差动放大电路。亦即，Nch晶体管N1与Nch晶体管N11构成差动对，Nch晶体管N1与Nch晶体管N11的源极共同与作为电流源的Nch晶体管N3的漏极连接。Nch晶体管N3的源极与接地端子GND连接，栅极与未图示的内部电路连接。并且，Nch晶体管N1的漏极经由电阻元件R2与电源端子VDD连接。另外，Nch晶体管N11的栅极、漏极分别与未图示的内部电路连接。 
以上构成的静电保护电路在输出端子Out上施加静电放电引起的电压VESD的情况下，通过与实施例1中所说明的内容相同地工作，防止Nch晶体管N1因静电放电受到损伤。 
实施例10 
图12为表示本发明的第十实施例相关的静电保护电路的构成的框图。在图12中与图11相同的符号表示同一部件，省略其说明。图12的静电保护电路的最终级的输出驱动构成差动放大电路。亦即，Nch晶体管N1a与Nch晶体管N11构成差动对，Nch晶体管N1a与Nch晶体管N11的源极共同与Nch晶体管N3a的漏极连接。Nch晶体管N3a的源极与接地端子GND连接。并且，电源端子VDD与接地端子GND之间串联连接的电阻元件R3以及二极管连接的Nch晶体管N4的连接点上连接有Nch晶体管N3a的栅极连接。Nch晶体管N3a的漏极和源极经由Nch晶体管N1a连接在输出端子Out和接地端子GND之间。这样的Nch晶体管N3a相对于Nch晶体管N1a以及Nch晶体管N11构 成的差动对作为电流源起作用。静电保护元件20连接于Nch晶体管N3a的漏极、栅极之间。 
在以上构成的静电保护电路中，Nch晶体管N1a为导通状态。在该状态下，在输出端子Out上施加静电放电引起的电压VESD的情况下，通过与实施例1中所说明的对Nch晶体管N1的静电保护相同地工作，防止Nch晶体管N3a因静电放电受到损伤。 
以上根据上述实施例对本发明进行了说明，本发明并不仅限于上述实施例，当然也包括本领域技术人员在本申请要求保护的范围的各权利要求的发明范围内进行的各种变形、修改。 

Claims (8)

1.一种静电保护电路，其特征在于，包括：
第一端子；
第二端子，
第一MOS晶体管，其漏极及源极连接在上述第一及第二端子间；
第一静电保护元件，连接在上述第一及第二端子间；以及
第二静电保护元件，连接在上述第一MOS晶体管的漏极和栅极间，
上述第一MOS晶体管的栅极上连接有内部电路，通过由向上述第一端子施加静电而在上述第二静电保护元件中流过的电流以及由上述第一MOS晶体管的栅极将上述内部电路估计在内的阻抗，将上述第一MOS晶体管的栅极和漏极间电压限制在希望值以下，
上述内部电路包括第二MOS晶体管，上述第二MOS晶体管的漏极与上述第一MOS晶体管的栅极连接，并且源极与上述第二端子连接，
将上述内部电路估计在内的阻抗包括上述第二MOS晶体管中的漏极和源极间的阻抗成分。
2.根据权利要求1所述的静电保护电路，其特征在于，
上述第二MOS晶体管与上述第一MOS晶体管为相同导电型。
3.根据权利要求1或2所述的静电保护电路，其特征在于，
上述第一端子为输出端子，
上述第二端子为电源端子或接地端子，
具有将上述输出端子作为输出的输出驱动电路，
上述第一MOS晶体管包含在上述输出驱动电路中。
4.根据权利要求3所述的静电保护电路，其特征在于，
上述输出驱动电路包括输出用差动放大电路，
上述第一MOS晶体管是上述差动放大电路的差动对中的一个晶体管。
5.根据权利要求3所述的静电保护电路，其特征在于，
上述输出驱动电路包括输出用差动放大电路，
上述第一MOS晶体管是与上述差动放大电路的差动对的源极连接的电流源用的晶体管。
6.一种半导体装置，其特征在于，
具有权利要求1至5中任一项所述的静电保护电路。
7.一种静电保护电路，其特征在于，包括：
第一端子；
第二端子；
第一MOS晶体管，其漏极及源极连接在上述第一及第二端子间；
第一静电保护元件，连接在上述第一及第二端子间；以及
第二静电保护元件，将上述第一MOS晶体管的栅极与第一及第二端子中与第一MOS晶体管的漏极直接或间接连接的一个端子连接，
上述第一MOS晶体管的栅极上连接有内部电路，通过由向上述第一端子施加静电而在上述第二静电保护元件中流过的电流以及由上述第一MOS晶体管的栅极将上述内部电路估计在内的阻抗，将上述第一MOS晶体管的栅极和漏极间电压限制在希望值以下，
上述内部电路包括第二MOS晶体管，上述第二MOS晶体管的漏极与上述第一MOS晶体管的栅极连接，并且源极与上述第二端子连接，
将上述内部电路估计在内的阻抗包括上述第二MOS晶体管中的漏极和源极间的阻抗成分。
8.一种静电保护电路，其特征在于，包括：
第一端子；
第二端子；
第一MOS晶体管，其漏极及源极连接在上述第一及第二端子间；
第一元件，连接在上述第一及第二端子间；以及
第二元件，将上述第一MOS晶体管的栅极与第一及第二端子中与第一MOS晶体管的漏极直接或间接连接的一个端子连接，
上述第一及第二元件在超过预定电压时，阻抗降低，
上述第一MOS晶体管的栅极上连接有内部电路，通过由向上述第一端子施加静电而在上述第二静电保护元件中流过的电流以及由上述第一MOS晶体管的栅极将上述内部电路估计在内的阻抗，将上述第一MOS晶体管的栅极和漏极间电压限制在希望值以下，
上述内部电路包括第二MOS晶体管，上述第二MOS晶体管的漏极与上述第一MOS晶体管的栅极连接，并且源极与上述第二端子连接，
将上述内部电路估计在内的阻抗包括上述第二MOS晶体管中的漏极和源极间的阻抗成分。
CN200810091766XA 2007-04-12 2008-04-14 静电保护电路 Expired - Fee Related CN101286509B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-104829 2007-04-12
JP2007104829A JP2008263068A (ja) 2007-04-12 2007-04-12 静電気保護回路

Publications (2)

Publication Number Publication Date
CN101286509A CN101286509A (zh) 2008-10-15
CN101286509B true CN101286509B (zh) 2011-11-30

Family

ID=39853487

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810091766XA Expired - Fee Related CN101286509B (zh) 2007-04-12 2008-04-14 静电保护电路

Country Status (3)

Country Link
US (2) US8072720B2 (zh)
JP (1) JP2008263068A (zh)
CN (1) CN101286509B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749930B2 (en) * 2009-02-09 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Protection circuit, semiconductor device, photoelectric conversion device, and electronic device
US8766275B2 (en) 2010-01-25 2014-07-01 Sharp Kabushiki Kaisha Composite semiconductor device
JP5546265B2 (ja) * 2010-01-26 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2012023556A1 (ja) * 2010-08-20 2012-02-23 シャープ株式会社 インバータ
CN102662426B (zh) * 2012-05-07 2013-11-27 中国航天科技集团公司第九研究院第七七一研究所 一种具有自我esd保护功能的输出驱动电路
CN104347613B (zh) * 2013-08-09 2017-07-14 联华电子股份有限公司 具静电放电保护功能的芯片
US9153958B2 (en) * 2013-08-15 2015-10-06 Nxp B.V. Bias-insensitive trigger circuit for bigFET ESD supply protection
US10332871B2 (en) * 2016-03-18 2019-06-25 Intel IP Corporation Area-efficient and robust electrostatic discharge circuit
JP6914641B2 (ja) * 2016-11-30 2021-08-04 キヤノン株式会社 半導体装置、半導体システム、及び電子機器
JP2018120955A (ja) * 2017-01-25 2018-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US20200059092A1 (en) * 2018-08-20 2020-02-20 Superc-Touch Corporation Esd protection circuit with reduced parasite capacitance and method for reducing esd parasite capacitance
KR102681356B1 (ko) * 2018-12-21 2024-07-05 주식회사 엘엑스세미콘 정전기 방전 보호 회로
US11575259B2 (en) * 2021-07-08 2023-02-07 Qualcomm Incorporated Interface circuit with robust electrostatic discharge

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438706A (zh) * 2002-02-14 2003-08-27 株式会社日立制作所 静电泄放保护电路
JP2005197980A (ja) * 2004-01-06 2005-07-21 Asahi Kasei Microsystems Kk Ｅｓｄ保護機能付き信号出力回路
CN1862807A (zh) * 2005-05-11 2006-11-15 通嘉科技股份有限公司 功率芯片的静电放电保护电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2753191B2 (ja) * 1992-10-05 1998-05-18 松下電器産業株式会社 半導体装置
JPH08213478A (ja) * 1994-12-07 1996-08-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5610425A (en) * 1995-02-06 1997-03-11 Motorola, Inc. Input/output electrostatic discharge protection circuit for an integrated circuit
US5901022A (en) * 1997-02-24 1999-05-04 Industrial Technology Research Inst. Charged device mode ESD protection circuit
JPH1154711A (ja) * 1997-08-04 1999-02-26 Nippon Precision Circuits Kk 半導体装置の静電保護回路
US6617649B2 (en) * 2000-12-28 2003-09-09 Industrial Technology Research Institute Low substrate-noise electrostatic discharge protection circuits with bi-directional silicon diodes
JP2004222119A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体集積回路
WO2005094522A2 (en) 2004-03-23 2005-10-13 Sarnoff Corporation Method and apparatus for protecting a gate oxide using source/bulk pumping
US20080218920A1 (en) * 2007-03-08 2008-09-11 Sarnoff Corporation Method and aparatus for improved electrostatic discharge protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438706A (zh) * 2002-02-14 2003-08-27 株式会社日立制作所 静电泄放保护电路
JP2005197980A (ja) * 2004-01-06 2005-07-21 Asahi Kasei Microsystems Kk Ｅｓｄ保護機能付き信号出力回路
CN1862807A (zh) * 2005-05-11 2006-11-15 通嘉科技股份有限公司 功率芯片的静电放电保护电路

Also Published As

Publication number Publication date
US8072720B2 (en) 2011-12-06
JP2008263068A (ja) 2008-10-30
US20080253044A1 (en) 2008-10-16
US20120050927A1 (en) 2012-03-01
CN101286509A (zh) 2008-10-15

Similar Documents

Publication Publication Date Title
CN101286509B (zh) 静电保护电路
CN101039027B (zh) 改进的静电放电保护电路
US20070247772A1 (en) Esd clamp control by detection of power state
TWI668834B (zh) 靜電放電保護電路
KR101034614B1 (ko) 정전기 보호 회로
US6442008B1 (en) Low leakage clamp for E.S.D. protection
CN101272050B (zh) 一种具有静电防护结构的集成电路
US7889469B2 (en) Electrostatic discharge protection circuit for protecting semiconductor device
JP2007531284A (ja) ソース／バルク・ポンピングを使用してゲート酸化膜を保護するための方法および装置
CN101707363B (zh) 一种具有实时检测功能的静电破坏保护电路及其控制方法
US20150043113A1 (en) Esd clamp circuit
JP2006080160A (ja) 静電保護回路
JP2007511901A (ja) アクティブ保護回路装置
US20080198520A1 (en) Electrostatic discharge protection circuit with lowered driving voltage
CN101707368A (zh) 一种具有噪声免疫功能的静电破坏防护装置及控制方法
JP2008205772A (ja) Ｉ／ｏ回路
CN101753127A (zh) 能耐受跳回的集成电路
US7154721B2 (en) Electrostatic discharge input protection circuit
JP2011155062A (ja) 半導体装置
US7907374B2 (en) Electrostatic discharge prevention circuits
CN210404734U (zh) 静电保护电路及芯片
Stockinger et al. RC-triggered ESD clamp with low turn-on voltage
US20170338221A1 (en) Integrated circuit and electrostatic discharge protection circuit thereof
US20100039743A1 (en) Electrostatic discharge protection circuit
KR20120068212A (ko) 전기적 오버스트레스 보호 회로 및 그를 포함하는 반도체 집적회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111130

Termination date: 20190414

CF01 Termination of patent right due to non-payment of annual fee