CN101562187A - 一种绝缘体上硅电路esd全局保护结构 - Google Patents
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Abstract
本发明涉及半导体技术领域，公开了一种SOI电路ESD全局保护结构，包括：一种初级ESD保护结构和一种次级ESD保护结构保护输入端；一种智能电阻ESD保护结构和一种RC电路控制的输出泻流管结构加一种输出ESD保护结构保护输出端/双向端；一种RC电路控制的环线泻流管保护结构与串联的智能电阻结构放置在电源线环线与地线环线之间，与并联的二极管结构一起用于保护电源端与地端，并协助输入端、输出端/双向端泻放ESD电流。利用本发明，解决了SOI芯片输出端/双向端泻放ESD电流能力差的问题和单个环线泻流管泻放ESD电流能力有限的问题，使SOI集成电路ESD防护能力获得了全面的提升。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种绝缘体上硅(SOI)电路静电放电防护(ESD)全局保护结构。
背景技术
随着半导体行业的发展，特别是进入深亚微米尺度以后，一方面氧化层的击穿电压将大幅度降低；另一方面由于SOI技术硅膜薄、散热能力差等特点，使得输出管的漏端静电放电(ESD)防护能力也变得非常差。由此导致SOI电路的ESD防护问题变得非常严重。
为了克服这一问题，业界采用了对与PAD相连接的结构进行SAB技术保护处理。但实验证明虽然此做法对SOI电路进行处理后，电路能在国际ESD标准的测试框架下有效提高电路的抗ESD能力，但却难于提高MOS管在不漏电的情况下承受的ESD电压。即虽然电路经过SAB处理后，按照微安级漏电的ESD标准测试其性能可以大大提升，但实际上电路已经有漏电问题了。
另外虽然在体硅工艺中，台湾交通大学的柯明道教授采用了环线泻流管结构(CLAMP)从旁路来泻放ESD电流。但在SOI电路中由于输出管抗ESD能力非常差，按其所述方法加入泻流管结构犹如杯水车薪，难于使电路达到2000V ESD免疫能力。
另外同样由于SOI MOS管抗ESD能力非常差，当输入端按体硅技术采用栅宽较小的MOS管作次级保护结构时，次级保护结构自身也比体硅技术中的次级保护结构更容易损坏。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于针对上述问题，提供一种SOI电路ESD全局保护结构，以提高SOI集成电路静电放电防护性能。
(二)技术方案
为达到上述目的，本发明提供了一种SOI电路ESD全局保护结构，该结构包括：
一组位于输入端的初级ESD保护结构102/102′；
一组位于输入端的次级ESD保护结构104/104′；
一位于输入端初级ESD保护结构102/102′与次级ESD保护结构104/104′之间的电阻保护结构103；
一组位于输出端/双向端的输出ESD保护结构107/107′；
一位于输出端或双向端输出金属氧化物半导体MOS管203/203′的漏电极与输出ESD保护结构107/107′之间的智能电阻保护结构106；
一组位于输出端/双向端输出MOS管203/203′的漏电极与智能电阻保护结构106之间的RC结构控制的输出泻流管结构105/105′；
一个或多个位于电源环线VDD与地线环线GND之间的二极管保护结构109；
多个位于电源环线VDD与地线环线GND之间的环线泻流管保护结构111；以及
在电源环线VDD与环线泻流管保护结构111之间的智能电阻结构110。
优选地，所述初级ESD保护结构102/102′是一组二极管结构，其中，二极管102的N极与电源环线VDD相连接，P极与输入端101相连接；二极管102′的N极与输入端101相连接，P极与地线环线GND相连接。
优选地，所述二极管包括栅控二极管。
优选地，所述次级ESD保护结构是一组栅极接死的MOS管结构，包括一个P型金属氧化物半导体管PMOS104和一个N型金属氧化物半导体管NMOS104′。
优选地，所述PMOS104管的源、栅、体三个电极与电源环线VDD相连接，漏电极与由PMOS管201和NMOS管201′组成的输入CMOS管的栅极相连接；
所述NMOS管104′源、栅、体三个电极与地线环线GND相连接，漏电极与由PMOS管201和NMOS管201′组成的输入CMOS管的栅极相连接；
所述PMOS管104和NMOS管104′栅宽的比值在1∶3与3∶1之间。
优选地，所述输入端电阻保护结构103是一种部分或全部硅化物处理的多晶硅电阻，位于初级ESD保护结构102/102′与输入端101的共同连接点和次级ESD保护结构104/104′的漏电极连接点之间，该多晶硅电阻的阻值为5至500欧姆。
优选地，所述输出ESD保护结构107/107′是一组二极管结构，其中，二极管107的N极与电源环线VDD相连接，P极与输出端/双向端108相连接；二极管107′的N极与输出端/双向端108相连接，P极与地线环线GND相连接。
优选地，所述二极管包括栅控二极管。
优选地，所述输出端或双向端使用的RC控制输出泻流管结构是一组RC电路控制的MOS管结构105/105′，控制PMOS管结构105的RC电路由电阻301和电容302构成，控制NMOS管结构105′的RC电路由电阻301′和电容302′构成。
优选地，所述电阻301一端与电源环线相连接，另一端与电容302相连接；电容302的另一端与地线环线GND相连接；
所述PMOS管结构105的源、体电极与电源环线VDD相连接，漏电极与由PMOS管203和NMOS管203′形成的输出CMOS管的漏电极相连接，栅极与电阻301和电容302的共同端相连接；
所述电阻301′一端与地线环线GND相连接，另一端与电容302′相连接；电容302′的另一端与电源环线VDD相连接；
所述NMOS管105′的源、体电极与地线环线GND相连接，漏电极与由PMOS管203和NMOS管203′形成的输出CMOS管的漏电极相连接，栅极与电阻301′和电容302′的共同端相连接。
优选地，所述智能电阻保护结构106位于输出泻流管结构105/105′的共同漏端与输出ESD保护结构107/107′的共同端之间，阻值为1至100欧姆。
优选地，所述环线泻流管保护结构111是一组由电阻303、电容304组成的RC电路控制的环线泻流管NMOS保护结构，其中，电阻303一端与地线环线GND相连接，另一端与电容304相连接，电容304的另一端与电源线环线VDD相连接；环线泻流管保护结构111的源、体电极与地线环线GND相连接，漏电极与智能电阻结构110的一端连接，栅极与电阻303和电容304的共同端相连接。
优选地，所述智能电阻结构110一端与电源环线VDD相连接，另一端与环线泻流管保护结构111的漏电极相连接，阻值为0.5至50欧姆。
(三)有益效果
从上述方案中可以看出，本发明具有以下效果：
1、本发明提供的这种SOI电路ESD全局保护结构，通过在输出端/双向端108加入一电阻结构106和RC(分别由电阻301、302和301′、302′)控制的泻流管结构105、105′及输出ESD保护结构107、107′保护输出端/双向端，当输出端/双向端PAD 108对地端PAD(GND)打正电压的情况时，(另一输出ESD保护结构107的二极管承受反偏ESD电压时与此类似)，输出端/双向端输出NMOS管203′和输出泻流管结构105′承受一定的ESD电流并在串联电阻106上产生一电压降，大幅提升了输出端/双向端PAD 108上的电压。此电压经过输出ESD保护结构107(二极管)，推动电源环线(VDD)与地线环线(GND)之间的环线泻流管结构111泻放ESD电流到地端PAD(GND)上，克服了SOI电路中环线泻流管结构难于成为主要ESD电流泻放通道的问题。
2、本发明提供的这种SOI电路ESD全局保护结构，通过在环线泻流管结构111与电源环线(VDD)之间加入电阻110结构，平衡了电源环线(VDD)/地线环线(GND)寄生电阻的影响，促进了多个环线泻流管之间能够协同工作，克服了单个环线泻流管结构泻放ESD电流能力有限的问题。
3、本发明提供的这种SOI电路ESD全局保护结构，采用加大输入端次级保护结构PMOS 104与NMOS 104′栅宽及限制PMOS 104与NMOS 104′栅宽比例的方法，并适当加大输入端保护电阻103的阻值，提高了次级保护结构自身的抗ESD能力并有效地达到了保护由PMOS管201和NMOS管201′组成的输入CMOS(互补型金属氧化物半导体)管栅极的目的。
4、本发明提供的这种SOI电路ESD全局保护结构，由于前述所加电阻103、106、110有可能会影响到电路的电学特性，还发明了一种智能电阻结构，此结构克服了SAB盖住的POLY电阻或其它搀杂多晶/SOI硅膜电阻，在承受ESD电流时发热，导致电阻由于杂质激活，出现ESD电流后阻值发生变化的问题，并防止了电阻在大的ESD电流下阻值突然大幅度降低的问题(智能电阻在承受允许的ESD电流的过程中阻值会变大)，达到了采用较小阻值电阻获得更安全、有效的ESD防护能力的目的。
5、本发明提供的这种SOI电路ESD全局保护结构，即使输出MOS管203、203′自身防护能力非常差，也能让它获得良好的防护能力，达到了在输出端串联较小阻值电阻106就可以获得更加安全、稳定的ESD防护能力的目的。
6、本发明提供的这种SOI电路ESD全局保护结构，提高了输入端101、输出端/双向端108及电源(VDD)/地(GND)端PAD的抗ESD能力，全面提升了SOI电路的抗ESD性能。
附图说明
图1为本发明提供的SOI电路的ESD全局保护结构示意图；
图2为本发明提供的SOI NMOS管的ESD特性曲线；
图3为本发明提供的NMOS管栅氧击穿特性曲线；
图4为本发明提供的SOI NMOS管在不同漏端SAB宽度时的ESDIV特性曲线；
图5为本发明提供的输出端串联电阻对电路瞬态电学性能的影响曲线；
图6为本发明提供的环线泻流管串联电阻对电路抗ESD性能的影响曲线；
图7为本发明提供的智能电阻结构的ESD IV(电流电压)特性曲线；
图8为本发明提供的杂质导电电阻的ESD IV特性曲线；
图9(a)为将本发明涉及的，控制输出泻流管105′的RC结构放在输出端/双向端PAD108与GND之间时(即电容302′与电源环线连接的一端改为与输出端/双向端PAD 108连接在一起)，输出端/双向端PAD在5V，500ns脉冲电压作用下输出泻流管105′栅极电压变化情况图；
图9(b)为将本发明涉及的，控制输出泻流管105′的RC结构按本发明方法放在VDD与GND之间时，VDD接5V直流电源，输出端/双向端PAD在5V，500ns脉冲电压作用下输出泻流管105′栅极电压变化情况图；
图10本发明提供的SOI电路的ESD全局保护结构的一种输入端简化结构示意图；
图11本发明提供的SOI电路的ESD全局保护结构的一种输出端/双向端简化结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1为本发明提供的SOI电路ESD全局保护结构示意图。该ESD全局保护结构包含一组放置在输入端的初级ESD保护结构102/102′、一组放置在输入端的次级ESD保护结构104/104′、一个放置在输入端初级ESD保护结构与次级ESD保护结构之间的电阻保护结构103、一组放置在输出端/双向端的输出ESD保护结构107/107′、一个放置在输出端或双向端输出MOS管203/203′的漏电极与输出ESD保护结构之间的智能电阻保护结构106、一组放置在输出端/双向端输出MOS(金属氧化物半导体)管203/203′的漏电极与智能电阻保护结构106之间的RC结构(分别由301、302和301′、302′)控制的输出泻流管结构105/105′、一个或多个放置在电源环线(VDD)与地线环线(GND)之间的二极管保护结构109、多个放置在在电源环线(VDD)与地线环线(GND)之间的环线泻流管保护结构111以及在电源环线(VDD)与各环线泻流管保护结构之间放置的智能电阻结构110。
其中，初级ESD保护结构102/102′是一组二极管结构(包括栅控二极管结构)。
其中二极管102的N极与电源环线(VDD)相连接，P极与输入端101相连接；二极管102′的N极与输入端101相连接，P极与地线环线(GND)相连接。
次级ESD保护结构是一组栅极接死的MOS管结构，包括一个PMOS管(P型金属氧化物半导体)104和一个NMOS管(N型金属氧化物半导体)104′。PMOS管104源、栅、体三个电极与电源环线(VDD)相连接，漏电极与由PMOS管201和NMOS管201′组成的输入CMOS管的栅极相连接；NMOS管104′源、栅、体三个电极与地线环线(GND)相连接，漏电极与由PMOS管201和NMOS管201′组成的输入CMOS管的栅极相连接。
输入端电阻保护结构103是一种部分或全部硅化物处理了的多晶硅电阻，放置在初级ESD保护结构102、102′与输入端的共同连接点和次级保护结构104、104′的漏电极连接点之间。
输出ESD保护结构107/107′是一组二极管结构(包括栅控二极管结构)。其中二极管107的N极与电源环线(VDD)相连接，P极与输出端/双向端108相连接；二极管107′的N极与输出端/双向端108相连接，P极与地线环线(GND)相连接。
输出端或双向端使用的RC控制输出泻流管结构是指一组分别由电阻301、电容302组成的RC电路控制的PMOS管结构105和电阻301′、电容302′组成的RC电路控制的NMOS管结构105′。
其中：电阻301一端与电源环线相连接，另一端与电容302相连接；电容302的另一端与地线环线(GND)相连接；PMOS管105的源、体电极与电源环线(VDD)相连接，漏电极与由PMOS管203和NMOS管203′形成的输出CMOS管的漏电极相连接，栅极与电阻301和电容302的共同端相连接。电阻301′一端与地线环线(GND)相连接，另一端与电容302′相连接；电容302′的另一端与电源环线(VDD)相连接；NMOS管105′的源、体电极与地线环线(GND)相连接，漏电极与由PMOS管203和NMOS管203′形成的输出CMOS管的漏电极相连接，栅极与电阻301′和电容302′的共同端相连接。
输出端使用的电阻结构106是一种智能电阻结构。放置在输出泻流管结构105和105′的共同漏端与输出ESD保护结构107和107′的共同端之间。
RC结构控制的环线泻流管保护结构，是指一组由电阻303、电容304组成的RC电路控制的NMOS管(环线泻流管)111结构，其中：电阻303一端与地线环线(GND)相连接，另一端与电容304相连接，电容304的另一端与电源线环线(VDD)相连接；NMOS管111的源、体电极与地线环线(GND)相连接，漏电极与智能电阻结构110的一端连接，栅极与电阻303和电容304的共同端相连接。
电源环线(VDD)与各环线泻流管保护结构之间采用的智能电阻结构110，其一端与电源环线相连接，另一端与泻流管保护结构111的漏电极相连接。
当施加ESD电压使得输入端初级ESD保护结构102/102′、输出端/双向端的输出ESD保护结构107/107′、VDD与GND之间二极管保护结构109中的某一二极管对ESD测试系统的地线处于正偏状态时，即输入PAD 101或输出端/双向端PAD 108对电源线VDD施加正的ESD电压或对地线施加负的ESD电压以及GND线对VDD线施加正的ESD电压或VDD线对GND线施加负的ESD电压等情况下，相应的二极管利用其正偏状态低的电阻特性起主要泻放ESD电流的作用。
此外，当输入端PAD 101对地线GND施加正的ESD电压时，输入PAD 101与VDD之间的初级ESD保护结构二极管102导通，通过泻流管保护结构111将ESD电流泻放到ESD测试系统的地线上，此时次级ESD保护结构NMOS管104′击穿，并被电阻103限流，使得输入管201/201′栅极电压比输入PAD 101低，保证了输入管栅极不会发生栅氧击穿问题。
当输出端/双向端PAD108对地线施加正的ESD电压时，输出端/双向端PAD 108与VDD之间的输出ESD保护结构二极管107导通，通过泻流管保护结构111将ESD电流泻放到ESD测试系统的地线上，此时放置在输出端或双向端输出MOS管的漏电极与智能电阻保护结构之间的RC(阻容)控制的输出泻流管结构105′在侦测到ESD电压后击穿，并被智能电阻106限流，使得输出管203′的漏极电压比输出端/双向端PAD108低得多，保护了输出管203′不被ESD电流烧毁；
当VDD PAD对GND PAD施加正的ESD电压时，泻流管保护结构111直接将ESD电流泻放到ESD测试系统的地线上，起到了主要ESD电流泻放通道作用。初级ESD保护结构二极管102/102′承受反偏ESD电压的各种情况，与前述输入端PAD 101对地线GND施加正的ESD电压(二极管102′承受反偏ESD电压)的情况类似；输出ESD保护结构107/107′承受反偏ESD电压的各种情况，与前述输出端/双向端PAD 108对地线GND施加正的ESD电压(二极管107′承受反偏ESD电压)的情况类似。
相对于以往的全局保护结构，由于SOI电路中单管抗ESD能力要比体硅器件相差数倍，本发明使用了智能电阻结构106来提高输出端/双向端PAD 108与输出管203/203′漏电极之间的电压差以及使用智能电阻结构110平衡各泻流管111的协同开启特性，以更大程度地发挥VDD与GND之间泻流管111的作用；并且使用了带RC控制的输出泻流管105/105′以解决输出管难于承受足够大的ESD电流以在智能电阻106上产生足够大的电压降问题；本发明同时加大了输入端次级保护结构宽长比，以解决SOI MOS管承受ESD能力比相应体硅器件差得多而发生次级保护结构自身烧毁的问题。其中，所采用的带RC控制的输出泻流管105/105′克服了泻流管在输出端/双向端发生0至1或1至0变化时出现的百纳秒级漏电问题，所采用的智能电阻结构具有正的温度特性，克服了杂质导电电阻在大的ESD电流下由于本征电离出现的负的温度特性问题。
以下将通过具体的实验数据进行进一步论述：
随着集成电路关键尺寸的等比例缩小，一方面栅氧击穿电压降低，另一方面，漏端在电学击穿后，能承受的电压也大幅度下降，如图2和图3所示。虽然铜互连工艺和多层布线工艺能降低电源/地线电阻，减小了ESD电流在电源/地线上的压降；增加二极管面积也能降低二极管上的电压降。但由于MOS管的电压承受能力大幅度降低，单颗芯片的面积规模增大，特别是很多情况下还使用混合电源，使得在有限面积下要全方位地降低ESD电流路径上的电阻值很困难，以至于在2007年的ESD国际会议上广泛提出了降低芯片抗ESD能力的需求。
本发明通过在多个地方加入智能电阻结构，改善敏感区域电位的方法来获得良好的全局ESD防护性能，达到了良好的效果。以下我们将从改善SOI电路的抗ESD性能入手，全面论述本发明是如何提升SOI电路的抗ESD性能的。
SAB技术对体硅电路的ESD防护性能起到了良好的提升效果，但是在SOI工艺中，由于薄的导电通道，难于获得体硅中所述的改变电流通道的效果，实验结果如图4所示。图中左边曲线是打完ESD后的漏电曲线，右边是100ns TLP(传输线脉冲发生器)系统施加ESD电流过程中的IV曲线。DSB是漏端的SAB宽度。从图中可以看出，SAB对NMOS管开始漏电的ESD电压点没有任何缓解作用，但对于击穿的电压点起到了很好的推迟作用，这是因为虽然SAB结构在SOI电路中没有起到改变电流通道的作用，但由于其电阻特性，以DSB5.5为例，虽然正常工作时整个NMOS管在snapback后动态电阻约为10欧姆，而DSB电阻约为1.1欧姆，DSB电阻比沟道区MOS管电阻(约为8.9欧姆)要小，但在器件进入第一个负阻区后，器件电阻激烈降低，局部出现了热致负阻现象，此时SAB电阻可以起到限流作用。我们不妨假设局部有W＝5.5μm的区域先出现热致负阻现象，正常时MOS管区域电阻为485欧姆，SAB电阻为60欧姆，进入热负阻区后如果没有SAB电阻，器件直接会在局部出现烧毁现象，如图4的silicide IV曲线；在5.5μm DSB结构中，由于60欧姆的电阻存在，其最大电流受到了限制，电流能够很好地分散到更大面积的负阻区域，防止了局部负阻现象过严重出现栅氧击穿问题，如图4DSB5.5IV曲线。从上面的分析可以看出，采用SAB技术能很好地提高器件抗ESD安全性，但其无法改善电路的ESD免疫性能。
从上面的分析及图4、图2可以看出，SOI器件的抗ESD性能非常差，并且用常规的方法无法改善其ESD免疫性能。
为了改善SOI电路输出端、双向端的ESD性能，需要在输出MOS管203/203′的漏端与输出ESD保护电路(二极管)107/107′之间加入一个电阻106以提高输出MOS管损坏时输出PAD 108与VDD或GND之间的电压降，用于推动输出ESD保护电路(二极管)107′/107、环线泻流管结构111泻放ESD电流。在不加电阻结构时，我们从图4可以看出，输出NMOS管203′提供给ESD旁路电路的保护窗口只有3至3.5V(能有效泻放ESD电流并且不会导致漏电的区域，约为6V至9V之间)，而二极管开始具有ESD泻放能力的电压约为1.35V，W＝150μm的二极管内阻大于3欧姆。则通过0.5A电流时在二极管上的电压降就将达到2.85V，实际情况是如果二极管不采用良好的结构性能将更加恶劣。另外还有铝线电阻等问题，实际上要想不在输出端进一步提升PAD 108电压的情况下，大幅度改善SOI电路自身的ESD性能可能性很小。当在输出端采用10欧姆电阻106时，同样在0.5A的情况下，PAD 108电压可以达到14V，假设环线泻流管结构需要9.5V来推动，则会有4.5V的富余来推动二极管107及铝线电阻，而采用20欧姆时，推动二极管107及铝线电阻的电压则可以达到9.5V，适当改善二极管的性能，则可以达到良好的ESD防护性能。同时我们也很容易想象得到在输出端插入电阻106会影响到电路的电学特性，为了确保其在可以接受的范围，模拟了不同负载条件下插入电阻对电路瞬态电学特性的影响情况，如图5所示，图中Tr2是脉冲上升时间(输入脉冲上升、下降时间都是6ns)，Tf2是下降时间，Pr2是上升沿传输延时，Pf2是下降沿传输延时；50p/15p是负载电容(单位为pF)。从图中可以看出，电阻阻值在一定范围内，对电路电学特性的影响是有限的。
将输出端/双向端PAD108电压抬升只完成了ESD架构的一部分，还要有足够的电流泻放通道才算完成了输出端/双向端的ESD防护架构。为了解决这一问题，在电源环线(VDD)与地线环线(GND)之间加入了多个环线泻流管结构111，由于电源环线(VDD)与地线环线(GND)存在寄生电阻，环线泻流管111要尽量均匀放置；另外当要求泻放大的ESD电流时，各环线泻流管111难于完全协同工作，为了改善此性能，需要在环线泻流管结构与电源环线(VDD)之间加入一电阻结构110，不同阻值对电路ESD性能的影响见图6，图中ESD电流为电路承受该ESD电流后电路开始出现nA级漏电问题的电流点。当电阻为0欧姆时，ESD薄弱点是环线泻流管结构111，电阻为10欧姆时为输出MOS管结构203/203′。
我们从图3可以看出，当栅氧厚度较厚时，输入端可以不采用次级保护结构104/104′及电阻结构103，但当栅氧厚度很薄时，则不得不采用次级保护结构104/104′来解决栅氧击穿问题，与体硅技术不同，从图2可以看出，要想在SOI电路中获得良好的次级保护效果，次级保护MOS管104/104′栅宽要很宽才行。
作为本发明的重点，本发明所用智能电阻106、110与利用杂质导电的电阻不同，这主要是因为他们之间的导电机理不一样所致：硅化物导电是导体导电机制，温度越高，电阻越高；而杂质导电是半导体导电机制，虽然开始时温度越高，电阻会上升，但由于更高温度下半导体存在杂质电离及本征电离现象，会使得其电阻率大幅度降低。实验结果如图7和图8所示，其中图7为硅化物电阻，图8为SAB保护下的杂质导电电阻；25ns，50ns，75ns为100ns TLP系统施加的100nsESD方波过程中的时间点。从图7可以看出硅化物电阻正的温度特性，在电流为1A时电阻阻值最大甚至可以提高3倍，此电阻除了正的温度特性以外，还具有ESD后电阻非常稳定的特性。相对于本发明电阻，杂质导电电阻在0.5A时就开始出现热致负阻特性，在1.5A时降幅甚至可以达到4倍，除此之外，此电阻在小电流的ESD电压后会出现回火特性，电阻降低，之后电阻又变大，性能不稳定。故在输出端/双向端的电阻106和环线泻流管111与VDD之间的电阻110等大电流小电阻结构都必须采用此智能电阻结构。虽然杂质导电电阻有比较多的问题，但由于用智能电阻结构制作大电阻很困难并且杂质电阻在承受小的ESD电流时性能也算稳定，故本发明在采用大电阻、小电流的输入端电阻结构103时则根据需求部分或全部采用了杂质导电电阻结构。
除此之外，由图4可以看出SOI输出管的抗ESD能力很差，当有需求使输出管制作成栅宽很小的器件时，器件所能提供的ESD防护能力非常有限，为了克服这一问题，如图1所示，在输出端MOS管203/203′的漏极与智能电阻106之间加入了一组RC控制的输出泻流管结构105/105′。当输出PAD 108与地线GND之间的二极管107′承受反偏ESD电压时，电压波经过PAD 108与VDD之间的二极管107到达VDD线，并使电容302′耦合到一个电压，促进与输出NMOS管203′并联的输出泻流管105′比输出管203′先行开启，泻放ESD电流，并在串联的智能电阻106上产生电压降用于推动VDD与GND之间的环线泻流管电路泻放ESD电流。当输出PAD 108与地线VDD之间的二极管107承受反偏ESD电压时，电压波经过PAD 108与GND之间的二极管107′到达GND线，并使电容302耦合到一个电压，促进与输出PMOS管203并联的输出泻流管105比输出管PMOS管203先行开启，泻放ESD电流，并在串联的智能电阻上产生电压降用于推动VDD与GND之间的环线泻流管电路泻放ESD电流。在本发明中，将控制输出泻流管105/105′的RC电路放在VDD与GND之间，如图9(a)和图9(b)所示，可以解决将控制输出泻流管105/105′的RC电路放在输出PAD108与VDD或GND之间，在PAD108承受0-＞1或1-＞0变化时，由于RC时间的影响会在输出泻流管105/105′栅极产生一个电压降，导致输出泻流管105/105′MOS管开启而出现百纳秒级的漏电问题。
本发明提供了一套全面的SOI ESD全局保护结构。除此之外，作为SOI电路的具体实施例，在一些自身抗ESD能力就比较强壮的PAD上，还可以使用简化结构以节约生产成本。如图3所示，随着栅氧化层厚度的增加，栅极击穿电压大幅度增加，由此，在栅极击穿电压很大的情况下(如栅氧厚度达到18nm的情况)，次级ESD保护结构104/104′和电阻结构103可以不使用。简化结构如图10所示，此时输出端/双向端108以及电源端/地端的ESD防护模式不变，与完整结构一致。
对于输入端，当初级ESD保护结构二极管102/102′承受正偏ESD电压时，二极管102/102′起主要ESD保护作用，与完整结构一致；当初级ESD保护结构二极管102/102′承受反偏ESD电压时，以输入端PAD 101对地线GND施加正的ESD电压为例，输入PAD 101与VDD之间的初级ESD保护结构二极管102导通，通过泻流管保护结构111将ESD电流泻放到ESD测试系统的地线上，此时虽然输入管201′栅极电压与输入PAD 101上的电压几乎一致，但由于输入管201′栅极击穿电压很高，输入管栅极不会发生栅氧击穿问题。
作为SOI电路的具体实施例，在输出端/双向端的输出PMOS管203、NMOS管203′自身能导通较大ESD电流时，以3.0um SOI技术为例，在NMOS管栅宽为600um，PMOS管栅宽为1200um时，在MOS管漏体寄生二极管承受反偏ESD电压的情况下，各自分别能导通0.5A和1.7A ESD电流，本身就可以满足智能电阻106抬升输出端/双向端PAD108电压的需求，所以可以不放置由电阻301、电容302、PMOS管105以及电阻301′、电容302′、NMOS管105′组成的两组泻流管结构；即当PMOS管203可以承受电阻106抬升输出端/双向端PAD 108电位需求的ESD电流时，由电阻301、电容302、PMOS管105组成的泻流管结构可以不放置，当NMOS管203′可以承受电阻106抬升输出端/双向端PAD 108电位需求的ESD电流时，由电阻301′、电容302′、NMOS管105′组成的泻流管结构可以不放置。
以PMOS管203能承受电阻106抬升输出端/双向端PAD 108电位需求的ESD电流为例，如图11所示，由电阻301、电容302、输出泻流管105组成的RC控制输出泻流管结构在此电路上不使用。此时输入端101以及电源端/地端的ESD防护模式不变，与完整结构一致；对于输出端/双向端，当输出ESD保护结构二极管107/107′承受正偏ESD电压时，二极管107/107′起主要ESD保护作用，与完整结构一致；当输出ESD保护结构二极管107′承受反偏ESD电压时，输出泻流管105′在栅极获得RC结构(由电阻301′和电容302′组成)提供的电压后率先被击穿，提供了电阻106抬升输出端/双向端PAD 108所需的电流，保护了输出管203′，即此ESD模式仍然与完整结构一致；当输出ESD保护结构二极管107承受反偏ESD电压时，以VDD对输出端/双向端PAD108施加正的ESD电压为例，泻流管保护结构111在侦测到ESD电压后击穿，将ESD电流泻放到地线上，并通过正偏的二极管107′将ESD电流泻放到输出端/双向端PAD 108上，即ESD测试系统的地上，与此同时，PMOS管203被击穿，并被智能电阻106限流。由于PMOS管在不被损坏的情况下可以提供足够大的电流，以PMOS管能承受0.8A、烧毁电压为12V(比NMOS管要高一些)、智能电阻106为20欧姆为例，则VDD与输出端/双向端PAD 108之间可以承受28V电压，足够用于推动泻流管保护结构111、正偏二极管107′和电源线/地线通道成为主要的ESD电流泻放通道。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1、一种绝缘体上硅SOI电路ESD全局保护结构，其特征在于，该结构包括：
一组位于输入端的初级ESD保护结构(102/102′)；
一组位于输入端的次级ESD保护结构(104/104′)；
一位于输入端初级ESD保护结构(102/102′)与次级ESD保护结构(104/104′)之间的电阻保护结构(103)；
一组位于输出端/双向端的输出ESD保护结构(107/107′)；
一位于输出端或双向端输出金属氧化物半导体MOS管(203/203′)的漏电极与输出ESD保护结构(107/107′)之间的智能电阻保护结构(106)；
一组位于输出端/双向端输出MOS管(203/203′)的漏电极与智能电阻保护结构(106)之间的RC结构控制的输出泻流管结构(105/105′)；
一个或多个位于电源环线VDD与地线环线GND之间的二极管保护结构(109)；
多个位于电源环线VDD与地线环线GND之间的环线泻流管保护结构(111)；以及
在电源环线VDD与环线泻流管保护结构(111)之间的智能电阻结构(110)。
2、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述初级ESD保护结构(102/102′)是一组二极管结构，其中，二极管(102)的N极与电源环线VDD相连接，P极与输入端(101)相连接；二极管(102′)的N极与输入端(101)相连接，P极与地线环线GND相连接。
3、根据权利要求2所述的SOI电路ESD全局保护结构，其特征在于，所述二极管包括栅控二极管。
4、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述次级ESD保护结构是一组栅极接死的MOS管结构，包括一个P型金属氧化物半导体管PMOS(104)和一个N型金属氧化物半导体管NMOS(104′)。
5、根据权利要求4所述的SOI电路ESD全局保护结构，其特征在于，
所述PMOS管(104)的源、栅、体三个电极与电源环线VDD相连接，漏电极与由PMOS管(201)和NMOS管(201′)组成的输入CMOS管的栅极相连接；
所述NMOS管(104′)源、栅、体三个电极与地线环线GND相连接，漏电极与由PMOS管(201)和NMOS管(201′)组成的输入CMOS管的栅极相连接；
所述PMOS管(104)和NMOS管(104′)栅宽的比值在1∶3与3∶1之间。
6、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述输入端电阻保护结构(103)是一种部分或全部硅化物处理的多晶硅电阻，位于初级ESD保护结构(102/102′)与输入端(101)的共同连接点和次级ESD保护结构(104/104′)的漏电极连接点之间，该多晶硅电阻的阻值为5至500欧姆。
7、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述输出ESD保护结构(107/107′)是一组二极管结构，其中，二极管(107)的N极与电源环线VDD相连接，P极与输出端/双向端(108)相连接；二极管(107′)的N极与输出端/双向端(108)相连接，P极与地线环线GND相连接。
8、根据权利要求7所述的SOI电路ESD全局保护结构，其特征在于，所述二极管包括栅控二极管。
9、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述输出端或双向端使用的RC控制输出泻流管结构是一组RC电路控制的MOS管结构(105/105′)，控制PMOS管结构(105)的RC电路由电阻(301)和电容(302)构成，控制NMOS管结构(105′)的RC电路由电阻(301′)和电容(302′)构成。
10、根据权利要求9所述的SOI电路ESD全局保护结构，其特征在于，
所述电阻(301)一端与电源环线相连接，另一端与电容(302)相连接；电容(302)的另一端与地线环线GND相连接；
所述PMOS管结构(105)的源、体电极与电源环线VDD相连接，漏电极与由PMOS管(203)和NMOS管(203′)形成的输出CMOS管的漏电极相连接，栅极与电阻(301)和电容(302)的共同端相连接；
所述电阻(301′)一端与地线环线GND相连接，另一端与电容(302′)相连接；电容(302′)的另一端与电源环线VDD相连接；
所述NMOS管(105′)的源、体电极与地线环线GND相连接，漏电极与由PMOS管(203)和NMOS管(203′)形成的输出CMOS管的漏电极相连接，栅极与电阻(301′)和电容(302′)的共同端相连接。
11、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述智能电阻保护结构(106)位于输出泻流管结构(105/105′)的共同漏端与输出ESD保护结构(107/107′)的共同端之间，阻值为1至100欧姆。
12、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述环线泻流管保护结构(111)是一组由电阻(303)、电容(304)组成的RC电路控制的环线泻流管NMOS保护结构，其中，电阻(303)一端与地线环线GND相连接，另一端与电容(304)相连接，电容(304)的另一端与电源线环线VDD相连接；环线泻流管保护结构(111)的源、体电极与地线环线GND相连接，漏电极与智能电阻结构(110)的一端连接，栅极与电阻(303)和电容(304)的共同端相连接。
13、根据权利要求1所述的SOI电路ESD全局保护结构，其特征在于，所述智能电阻结构(110)一端与电源环线VDD相连接，另一端与环线泻流管保护结构(111)的漏电极相连接，阻值为0.5至50欧姆。
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