CN104835816A - 一种绝缘体上硅soi的esd保护电路 - Google Patents

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Abstract

一种静电放电(ESD)保护电路，其使用有氧化埋层但没有寄生衬底二极管的绝缘体上硅(SOI)晶体管，用于ESD保护。一个滤波电压由一个电阻和一个电容产生。当有一个VDD到VSS的ESD正脉冲时，滤波电压通过n-沟道传输晶体管并被反转，驱动大SOI晶体管的栅极，泄放ESD电流。还有第二条路径是用于VSS到VDD的ESD正脉冲。当正ESD脉冲施加到VSS上时，滤波电压通过p-沟道传输晶体管到达所述栅极。大SOI晶体管可连接在VDD和VSS之间，用于电源钳位，n-沟道和p-沟道传输晶体管的栅极连接到VDD。在VDD和VSS之间可以添加一个小的二极管，产生一个小的触发电流以触发I/O焊盘附近的栅极接地ESD保护晶体管，用于基于焊盘全芯片的ESD保护。

Description

一种绝缘体上硅SOI的ESD保护电路
【技术领域】
本发明涉及静电放电(ESD)保护电路，特别涉及使用绝缘体上硅(SOI)器件用于保护箝位。
【背景技术】
通过减少寄生电容可以实现更高速的半导体器件。典型的金属氧化物半导体场效应晶体管(MOSFET)就在硅衬底上制造或在衬底上的阱内制造，对该衬底或阱具有很大的寄生电容。
绝缘体上硅(SOI)技术可以去除衬底或阱，以一个绝缘体层例如氧化埋层(buried oxide)来替代它。晶体管的源极、漏极和沟道通常都形成在氧化埋层上的薄膜，使得衬底有很少或没有寄生电容。因此SOI器件可以比传统的硅技术达到更高的运行速度。
但是，极微小的晶体管具有薄栅氧化层，一个相当小的电流甚至一个中等驱动力(电压)就能损坏它。当人们处理这些半导体器件时要特别小心。
通常积聚在人身上的静电可以通过半导体集成电路(IC或芯片)上的任何一对引脚而放电。通常使用自动化测试仪器对IC芯片的静电放电(ESD)防护进行常规测试，其将一个人体模型(HBM)电流脉冲施加在芯片的不同对的引脚上。可以选择任一对引脚用于ESD测试。
在电源箝位ESD保护电路中，1000～5000μm栅宽的大晶体管被用于保护电路。这种大晶体管通常是场效应晶体管(FET)，称为BigFET。
图1显示一个现有技术的具有有源R-C触发BigFET箝位的电源和地之间ESD保护电路。
电容器22和电阻器20形成一个R-C触发电路。反相器10、12、14接收和传递电容器22和电阻器20之间的感应电压，并驱动n-沟道电源箝位ESD保护BigFET 18的栅极。
在正常电路工作条件下，电阻器20驱动反相器10的输入至高，产生一个低电平驱动n-沟道BigFET 18的栅极，使得其关断。当ESD脉冲施加在电源到地之间，电容器22保持反相器10的输入为低，同时维持一段时间，该时间由R-C时间常数确定。反相器10的低输入驱动n-沟道BigFET 18的栅极至高，从而开启n-沟道BigFET 18，将ESD电流从电源泄放到地，泄放施加到电源线的ESD脉冲。在R-C时间过去之后，电阻器20将反相器10的输入上拉至高，一个低电压被驱动至n-沟道BigFET 18的栅极上，从而将它关闭。
有时ESD脉冲极性是相反的。一个正脉冲可施加至地，而VDD接地。一个负脉冲也许开启不了n沟道BigFET 18。但是，当N沟道BigFET18是用常规硅工艺来制作的，那么就存在寄生衬底二极管19，因为源极/漏极-衬底p-n结在n沟道BigFET 18之下。由于n沟道BigFET 18在物理上是一个大器件，那么寄生衬底二极管19也是一个大器件，其可以承载大ESD电流。施加到地的正ESD脉冲穿过寄生衬底二极管19泄放到VDD，而不是穿过n沟道BigFET 18。
图2是使用常规硅工艺制作的一个BigFET ESD保护器件的截面图。P-阱50形成在n-衬底56上，源极/漏极/体接触(tap)区域形成在场氧化层54的开口内，N+区42、44、48和P+区46形成在P-阱50内。
寄生衬底二极管19由P-阱50和N+区42形成。栅极52和栅氧化层60形成n-沟道BigFET 18，当一个正ESD脉冲施加在端子A上、而端子B接地时，n-沟道BigFET 18就在N+区42和N+区44之间传导电流。但是，当正ESD脉冲施加到端子B上而端子A接地时，n-沟道BigFET18就保持关闭状态。相反，寄生衬底二极管19被正向偏压，并从端子B传导ESD脉冲经过P+区46、P-阱50，穿过pn结到N+区42，然后输出到接地端子A。
虽然电路设计者可能认为n-沟道BigFET 18正在提供保护，但是寄生衬底二极管19实际上可能正在传导负ESD脉冲。寄生衬底二极管19可能并不在电路图中，但是采用常规硅工艺时它仍然是存在的。
当工艺转移到绝缘体上硅(SOI)工艺时，对于常规硅工艺有用的ESD保护电路可能无法正常工作。SOI工艺没有寄生衬底二极管19。电流无法再通过寄生衬底二极管19被泄放，因为对于SOI工艺，不存在寄生衬底二极管19。
图3是SOI工艺上的BigFET ESD保护器件的截面图。在衬底56上形成有一层氧化埋层62。衬底56顶部可以是一个硅衬底或者可以是蓝宝石或其它衬底。在n-沟道BigFET 18(图1)中，氧化埋层62隔离了衬底56和N+区42、44以及形成在栅极52和栅氧化层60之下的沟道区64。ESD电流不可能从端子B穿过N+区44、再穿过衬底56到N+区42，再到端子A，因为氧化埋层62阻止了所有电流流到衬底56。因此寄生衬底二极管19不存在。
在一个标准SOI工艺里，N+区42、44是形成在氧化埋层62上的。场氧化层54将每个SOI晶体管与其邻居相隔离开来。沟道区64是一个硅区，其与源/漏区有一个相反的掺杂区，例如对于NMOS晶体管有p型掺杂区。在一个浮体SOI工艺下，当栅极52处于高电压时，有一薄导电沟道区形成在栅氧化层60之下。这个导电沟道有一与该沟道区本身极性相反的载流子，所以该导电沟道被称为反转层(inversion layer)。非导电的耗尽区(depletion region)可形成在沟道区64的沟道之下，而沟道区64的其余部分未耗尽。在一个SOI全耗尽型器件中，所有的沟道区64都被耗尽，而不仅仅是沟道区域64的上方。栅氧化层60可以是一层薄的栅氧化层，或者可以是n-沟道BigFET18的一层较厚的氧化层。
图4显示一个SOI FIN-FET器件。SOI工艺的另一种变化就是生产出FIN-FET器件。N+区42、44仍然形成在氧化埋层62的上方，但N+区域42、44是非常薄的，外形类似于散热片。N+区42和N+区域44之间的连接区是轻微p掺杂硅，作为晶体管的沟道。
栅极52围绕沟道连接区而形成。栅极52不是平的，是一个倒U形，围绕着N+区42、44之间的沟道连接区。作为栅氧化层60形成在沟道区的三侧面上，而不仅仅是在沟道区的上表面上。
对于相同的芯片面积，FIN-FET晶体管比等效的扁平晶体管可能要有更好的电流驱动，因为三维的栅极和沟道结构。当使用SOI或FIN-FET工艺时，ESD保护器件不能依靠寄生衬底二极管19。
一些SOI ESD保护器件添加一个分流二极管横跨在n-沟道BigFET 18上。但是，这个增加的分流二极管必定能够泄放比较大的ESD电流，因而需要大的面积和成本。
其他SOI ESD保护电路可能没有基于电源轨线保护(full railprotection)方案，其中ESD脉冲可施加于任一对引脚上，内部电路很容易损坏。
期望有一种使用SOI晶体管而没有寄生衬底二极管的ESD保护电路。期望能够主动地导通或者关断ESD保护电路。期望有一种SOI的ESD保护电路，对于任何ESD测试(zapping)组合的引脚，能提供全面的ESD保护。期望有一种不具有大的泄放二极管的SOI ESD保护电路。期望有一种基于电源轨线(rail-based)和基于焊盘(pad-based)的全芯片保护的没有大泄放二极管的SOI ESD保护电路。
【附图说明】
图1显示一个现有技术的具有R-C触发的BigFET电源箝位的电源-到-地ESD保护电路。
图2显示一个使用典型硅工艺的BigFET ESD保护器件的截面图。
图3显示一个使用SOI工艺的BigFET ESD保护器件的截面图。
图4显示一个SOI FIN-FET。
图5是一个双向双通路绝缘体上硅(SOI)静电放电(ESD)保护电路的示意图。
图6显示双通路SOI ESD保护电路的正常上电状态。
图7显示双通路SOI ESD保护电路从VDD泄放正ESD脉冲到VSS。
图8显示双通路SOI ESD保护电路从VDD泄放负ESD脉冲到VSS。
图9显示双通路SOI ESD保护电路从VSS泄放正ESD脉冲到VDD。
图10A是一个从VDD到VSS的正HBM 2000V ESD输入脉冲的电流波形。
图10B显示当图10A的正HBM电流脉冲施加在VDD上而VSS保持接地时图5电路节点上的电压波形。
图11A是一个从VSS到VDD的正HBM 2000V ESD输入脉冲的电流波形。
图11B显示当图11A的正HBM电流脉冲施加在VSS上而VDD保持接地时图5电路节点上的电压波形。
图12A-C模拟当VDD缓慢上电时可能会导致漏电的栅极电压。
图13显示一个有多个ESD保护结构的SOI芯片。
图14显示使用具有一触发电流的SOI器件的基于焊盘的全芯片ESD保护。
【具体实施方式】
本发明涉及使用绝缘体上硅(SOI)器件的静电放电(ESD)保护电源箝位电路的改进。以下描述使本领域技术人员能够制作和使用在特别应用及其要求的上下文里提供的本发明。对本领域的技术人员而言，对优选实施例的各种改进是显而易见的，在此定义的一般原理可以应用到其它实施例。因此，本发明不是意在受限于所述和所示的特别实施例，而是属于与在此披露的原理和新颖性特征一致的范围内。
图5是一个双向双通路绝缘体上硅(SOI)静电放电(ESD)保护电路的示意图。电阻器24和电容器26在电源VDD和地VSS之间形成一个RC滤波器，并产生一个滤波电压VF。大SOI晶体管40是一个连接在VDD和VSS之间的大晶体管，其由栅极电压VG控制。大SOI晶体管40是由SOI工艺形成的，因此它没有寄生衬底二极管。大SOI晶体管40是对称的，并允许电流在两个方向上流动，从而使负ESD脉冲和正ESD脉冲一样能泄放。
从滤波电压VF到栅极电压VG有两条路径。一条路径是在VDD到VSS的正ESD脉冲下,导通大SOI晶体管40，另一条路径是在VDD到VSS的负ESD脉冲下,导通大SOI晶体管40。
正ESD脉冲路径是滤波电压VF穿过n-沟道传输晶体管30到节点V1，然后被反相器28反转，驱动栅极VG至高，将正ESD脉冲从电源VDD泄放到地VSS。
负ESD脉冲路径是滤波电压VF穿过p-沟道传输晶体管32，驱动栅极VG至高，将负ESD脉冲从电源VDD泄放到地VSS。正电流从VSS经过大SOI晶体管40到VDD。
传输晶体管30、32和反相器28上的晶体管都可以是SOI晶体管。
图6显示了在正常供电状态下的双通路SOI ESD保护电路。当具有SOI ESD保护电路的集成电路(IC)正常供电时，通过ESD保护电路的漏电非常小。在上电后的RC时间延迟之后，电阻器24对电容器26充电高至VDD，因此滤波电压VF是高的。施加在p-沟道传输晶体管32栅极上的高电压VDD将其关断。但是，施加在n-沟道传输晶体管30栅极上的高电压VDD导通n-沟道传输晶体管30，将VF传递到节点V1。高VF和V1被反相器28反转，驱动栅极VG至低，关断大SOI晶体管40。因此大SOI晶体管40在正常供电期间并不导通。
图7显示双通路SOI ESD保护电路将正ESD脉冲从VDD泄放到VSS。当一个正ESD脉冲施加到VDD、而VSS保持地电压时，电容器26最初保持滤波电压VF为低，因为RC时间常数，电阻器24缓慢对电容器26进行充电。
接收到ESD脉冲的高VDD提升n-沟道传输晶体管30和p-沟道传输晶体管32的栅极电压。高VDD关闭p-沟道传输晶体管32，但导通n-沟道传输晶体管30。
低VF通过n-沟道传输晶体管30而传递到节点V1，然后低V1被反相器28反转以驱动栅极电压VG至高。高VG开启大SOI晶体管40，其将ESD电流从VDD泄放到VSS。大SOI晶体管40的尺寸足够大，用以在RC时间常数结束之前将大部分ESD脉冲泄放到地。在RC时间常数结束之后，电阻24对电容器26充电至高，提高VF，然后反相器28驱动VG至低，关闭大SOI晶体管40。
图8显示双通路SOI ESD保护电路将负ESD脉冲从VDD泄放到VSS。当一个负ESD脉冲施加到VDD、而VSS保持在地电压上时，电容器26最初保持滤波电压VF为高(相对于VDD电压)，因为RC时间常数，电阻24缓慢对电容器26放电。
接收到负ESD脉冲的VDD总线将负电压施加在n-沟道传输晶体管30和p-沟道传输晶体管32的栅极。此电压关闭n-沟道传输晶体管30，但导通p-沟道传输晶体管32。
高VF通过p-沟道传输晶体管32而传递到节点栅极VG。高VG开启大SOI晶体管40，其将ESD电流从VSS泄放到VDD。
图9显示双通路SOI ESD保护电路将正ESD脉冲从VSS泄放到VDD。当一个正ESD脉冲施加到VSS、而VDD保持在地电压上时，会出现类似于图8的机制。电容器26需要一定的放电时间(RC时间常数)，从而导致VF走高，因为正ESD脉冲施加在VSS上。高VF通过p-沟道传输晶体管32，驱动VG至高，开启大SOI晶体管40。正ESD电流从VSS流到VDD，直到ESD脉冲消散。
图10A是一个从VDD到VSS的正HBM 2000V ESD输入脉冲的电流波形。在大约只有10纳秒时间里施加的电流突然上升到1.3安培。然后在接下来600纳秒时间里，电流下降。
图10B显示当图10A的正HBM电流脉冲施加到VDD上而VSS保持在地电压时图5电路节点的电压波形。在ESD脉冲期间，滤波电压VF最初是被滤波电容器26保持至低的。由于滤波器的RC时间常数，VF在超过600纳秒的时间里逐渐上升。
VDD线上的高电压接通n-沟道传输晶体管30，使VF传递到V1，然后被反转以驱动VG。大SOI晶体管40导通，从VDD泄放电流。
图11A是一个从VSS到VDD的正HBM 2000V ESD输入脉冲的电流波形。在大约只有10纳秒时间里施加的电流突然上升到1.3安培。然后在接下来600纳秒时间里，电流下降。
图11B显示当图11A的正HBM电流脉冲施加到VSS上而VDD保持在地电压时图5电路节点的电压波形。这可以模拟施加一个负ESD脉冲到VDD上而VSS保持在地电压上的情况。滤波电压VF开始从地电压跳跃到约2伏特高，由于滤波电容器26连接到VSS上的ESD脉冲。因为滤波器的RC时间常数，VF在超过600纳秒的时间里逐渐下降。
比较低的VDD线上电压接通p-沟道传输晶体管32，使VF传递到VG。VG和VF一起上升，ESD脉冲使得VSS也上升，但随后VSS和VG下降，因为大SOI晶体管40导通，从VSS泄放电流到VDD。
图12A-C显示当电路正常供电情况下栅极电压的仿真情况，在此情况下不会导致漏电。在图12A的模拟中，在0.1毫秒(ms)内电源VDD从地电压上升到2.5伏特。在下一个0.1毫秒内该模拟保持VDD在正常的电源电压上，然后在下一个0.1毫秒VDD下降到地电压。
在图12B，由于电源电压缓慢升高，栅极电压VG开始上升到大约0.2毫伏。但是0.2毫伏低于晶体管阈值电压，所以大SOI晶体管40不会开启。随着VDD继续上升，栅极电压被驱动到地电压。栅极电压VG保持在地电压，直到电路被断电。因此大SOI晶体管40保持关闭状态，防止在正常上电和断电期间漏电。
图12C显示图5电路在上电期间最初有约为30纳安(nA)的漏电，但随后当电路完全上电时下降而接近零。断电期间有大约-20nA的负漏电。
图13显示一个包含多个ESD保护结构的SOI芯片。低压核心电路120包含核心晶体管122、124，它们具有小的沟道长度，会被相当低的电压损坏。低压核心电路120接收一个电源电压VDD，如5伏、3伏、1.8伏、1.2伏、或其它值。低压核心电路120里也可能有数以千计的核心晶体管。
电源箝位电路116连接在电源VDD和地VSS之间，在电源和地之间泄放ESD脉冲电流。电源箝位电路116可以是图5的双通路SOI ESD保护电路。ESD保护器件132、134、136、138可以是图5的双通路SOI ESD保护电路，或者可以是更简单的电路，例如一个大SOI晶体管或一个大二极管。
在不同焊盘和低压核心电路120之间可能会有一些交叉耦合，例如通过衬底和电容，但是当使用SOI技术时这些耦合会减小。施加到一个I/O焊盘130上的ESD脉冲可能会耦合到低压核心电路120中，从而损坏低压核心电路120中的晶体管122、124。电源箝位电路116可以泄放足够的ESD脉冲电流，以减少这种交叉耦合，防止损坏。施加到I/O引脚上的ESD脉冲仍然会耦合到低压核心电路120中，例如通过电源线，但随后电源箝位电路116会被触发，以减少潜在的损坏。
电源箝位电路116还可以因为其它ESD脉冲而打开，如那些施加到I/O引脚上的ESD脉冲，当EDS脉冲通过I/O引脚的ESD保护结构里的二极管而泄放到内部VDD轨上时，造成间接的VDD-到-VSS的ESD脉冲。例如，一个施加在I/O焊盘130和VDD之间的ESD脉冲可能会使得ESD保护器件132打开，以传导电流到VDD。
每个I/O焊盘130可以配备多个ESD保护器件132、134、136、138，以防止各种可能性的ESD损伤。ESD保护器件132和电源箝位电路116会因为I/O焊盘130和地之间施加的正ESD脉冲而开启，而ESD保护器件136会因为I/O焊盘130和地之间施加的负ESD脉冲而开启。同样地，ESD保护器件132会因为I/O焊盘130和VDD之间施加正ESD脉冲而开启，而ESD保护器件136和电源箝位电路116会因为I/O焊盘130和VDD之间施加的负ESD脉冲而开启。电源箝位电路116还会在某些情况下而开启。
基于电源轨的保护可以在任何两个引脚之间提供ESD保护。例如，施加在I/O焊盘130(而I/O焊盘131接地)上的ESD脉冲，可以通过ESD保护器件132沿着VDD轨线或总线而泄放ESD电流到电源箝位116，通过电源箝位116中的大SOI晶体管40(图5)泄放到VSS，沿着VSS总线到ESD保护器件138，然后通过ESD保护器件138到I/O焊盘131。
施加在VSS上的ESD脉冲(VDD接地)将流过电源箝位116中的大SOI晶体管40。
图14显示使用SOI器件和一个小二极管以产生一个触发电流的全芯片基于焊盘的ESD保护电路。和对于每个I/O焊盘具有4个ESD保护器件132、134、136、138不同，对每个I/O焊盘只提供一个ESD保护器件，使用的芯片面积可以减少。
如在图5所描述的，VDD和VSS之间的电源箝位电路由电阻24和电容26触发，以驱动大SOI晶体管40的栅极VG。
每个焊盘92、88都被栅极接地的n-沟道晶体管94、98和二极管90、96局部保护，二极管也可以是一个大SOI二极管。但是，焊盘上并没有提供VDD局部保护。
当焊盘92、88比VSS焊盘84具有更高的电压时，例如一个ESD脉冲施加在焊盘92、VSS焊盘84接地时，栅极接地的n-沟道晶体管94、98开启。同样地，当焊盘92、88比VSS焊盘84具有更低的电压时，例如一个正ESD脉冲施加在VSS焊盘84、焊盘92接地时，二极管90、96被正向偏压并导通。当一个正ESD脉冲从VDD焊盘86施加到焊盘92、88时，电源箝位(BigFET40)和二极管90(或96)导通，以泄放ESD电流。
但是，当一个正ESD脉冲从一个焊盘92、88施加到VDD焊盘86时，栅极接地的n-沟道晶体管94、98不开启，因为它们的栅极连接到VSS焊盘84，是浮动的。
一旦一个触发电流流过栅极接地的n-沟道晶体管94、98，它们就能够打开。
SOI二极管90提供了一个小的触发电流。SOI二极管90很小，尺寸可以是寄生衬底二极管19(图1)尺寸的1/20，但是可以泄放100mA的电流。当一个正ESD脉冲施加到输出焊盘88上、VDD焊盘86接地时，漏电流和衬底电流耦合流过栅极接地的n-沟道晶体管98，使VSS总线电压上升。一旦这个VSS电压上升到约0.5伏的pn结阈值电压，SOI二极管90就是正向偏压，电流从VSS流经SOI二极管90到VDD。这个小电流触发栅极接地的n-沟道晶体管98雪崩(snap-back)并开启。
因此从焊盘92，88至VDD焊盘86都提供保护。相反，SOI二极管90产生一个小的触发电流，这会触发开启栅极接地的n-沟道晶体管94、98，更迅速地泄放ESD脉冲。输入、输出、VDD和VSS焊盘的所有组合都得到保护。
【其它实施例】
发明人补充了一些其它实施例。例如，除标准互补金属氧化物半导体(CMOS)或SOI之外，还可以使用各种晶体管技术。还可以有多种变化的SOI技术，例如全耗尽和3-D SOI，如鳍式场效应晶体管FIN-FET。
在一些工艺技术里，BigFET可以是n-沟道晶体管，或者可以是p-沟道晶体管。BigFET可以是金属氧化物半导体场效应晶体管(MOSFET)，但在栅极可能不是真正的金属，可以是其他类似金属材料如硅化物层、多晶硅层等。对于硅衬底，BigFET的栅宽大小为1000～5000μm，但具有更快迁移率的衬底例如GaAs，BigFET的栅宽可以小于1000μm。SOI器件的栅宽可以是1000～5000μm。大SOI晶体管40的尺寸可以在一个在很短的时间如10纳秒内传导大电流而不会损坏，例如100毫安、1A、或更多。
可使用其他工艺步骤如注入(implant)来调整晶体管、电容器、或其它元件的特性。也可以使用保护环(Guard rings)或更大的元件尺寸，以加强元件对高电压的耐受能力。不是使用一个最小栅长，而是使用一个较大的栅长。
n-沟道传输门晶体管30和p-沟道传输门晶体管32的栅极电压可以通过一串额外反相器产生，而不是直接从节点VDD生成。可以在到栅极VG的双通路上，添加额外的反相器或延迟。漏电阻或晶体管可以添加到其他节点上，如从节点V1到电源的漏电阻，或从节点VG到地的漏电阻。
电阻器和电容器可以互换，电容器可以连接在VF和VDD之间，而电阻器连接在VF和VSS之间。然后滤波电压被反转，反相器可以放置在p-沟道传输晶体管32和VG之间。或者，n-沟道传输晶体管30和32的栅极可连接到VSS，而不是VDD。对于局部ESD器件，VSS或VDD可以替换为一个I/O焊盘。
在不同的工艺技术里，电容器和电阻器的其它实施方法也是可能的。可以使用较长串的反相器，或者可以更复杂的门电路，而不是使用反相器。R-C元件可以添加到各个节点，如在双通路内的节点。也可以有寄生电阻和电容。可以使用其它滤波或者更复杂的滤波器。电阻器和电容器能够以各种方式实施，并可以被安置在焊盘金属之下以最小化面积。在此所述的电阻值和电容值仅是范例，可以有其他数值。晶体管尺寸也可以有不同，当大SOI晶体管很大时反相器可以根据尺寸按比例变化。
每个反相器可以被三个反相器替代，或者是一些其它奇数数目的反相器。也可以添加延迟线和缓冲器。源极和漏极是可以互换的，电流可以被看作是正的或负的，取决于流动方向和电荷。二极管可以实施为n-沟道、p-沟道、或双极型晶体管、或这些晶体管内的结，并且可以形成在氧化埋层62之上作为一个SOI二极管或形成在硅衬底上作为一个标准二极管。电源节点可以是一个共用放电线路(CDL)，其通常浮动而不是电源线。可以有几个内部节点连接到不同输入或输出焊盘。输入/输出焊盘可连接到一个输入缓冲器、测试扫描逻辑、及其他电路。可以使用一个以上的电源。
或者，可以使用不同组合的晶体管和电源电压的电源箝位。每个焊盘可以只有一个ESD保护器件、只有两个ESD保护器件、或四个ESD保护器件，如图13所示的。阳极和阴极(A和K)节点可以反转互换保护方向。
由于过程、温度和设计变化，VDD和其它电压值可以有所变化。例如，正向偏压可以是0.5伏+/-0.1伏，触发电压可以是4伏+/-0.5伏，保持电压可为2伏+/-0.5伏。其它值也是可能的。大SOI晶体管40的雪崩(snap-back)击穿电压可以调整。触发电压可以随过程、温度和晶体管的确切几何形状的变化而变化。虽然根据物理过程的理论理解已经给出了运行描述，但是这些理论描述可能是不正确的。也可能存在第二和第三阶的影响。在不同条件下不同机制会形成击穿和传导的原因。
虽然已经描述了输出焊盘，但是也可以有其它连接技术，例如球栅阵列(BGA)、倒装芯片、引脚等，这里术语焊盘适用于所有这些用于外部连接的球(ball)、焊盘(pad)、连接盘(landing)等。
本发明的背景部分可以包括有关本发明问题或环境的背景信息，而不仅仅是描述的现有技术。因此，在背景部分内包含的材料并不是申请者所认同的现有技术。
在此描述的任何方法或过程是机器实施的或计算机实施的，并意在由机器、计算机或其它装置执行，而并不是意在仅依靠人而不需要机器协助来执行。产生的有形结果可以包括报告或其它机器生成的在显示器上显示的展示，如计算机监控器、投影仪装置、音频产生装置和相关媒体装置，并可以包括同样由机器产生的硬拷贝打印输出。其它机器的计算机控制是另一个有形结果。
描述的任何优势和好处可能不适合本发明的所有实施例。通常有一个或多个单词出现在“装置”之前。在“装置”之前的单词是一个参考权利要求元素的简易标记，而不是意在表达一个结构限制。这种“装置加功能”的权利要求意在不仅包括在此所述的用来执行此功能的结构及其结构等同物，而且包括等同的结构。例如，尽管钉子和螺丝钉具有不同的结构，但它们是等同的结构，因为它们都执行固定的功能。信号通常是电子信号，但也可以是光纤上的光信号。
为了叙述本发明，前面已经描述了本发明的实施例。但是，这并不是穷尽性地或限制本发明的范围。根据本发明的上述教义，许多改进和变化是可能的。本发明的范围并不受制于详细描述，而是受限于所附的权利要求。

Claims (20)

1.一种绝缘体上硅SOI静电放电ESD保护结构，包括：
一个泄放SOI晶体管，其第一源极/漏极连接到第一端子，其第二源极/漏极连接到第二端子，其栅极连接到一个栅节点，所述栅极控制所述第一和所述第二源极/漏极之间的一个沟道区中的一个沟道；
一个氧化埋层，其在所述第一和所述第二源极/漏极和所述沟道区之下，所述氧化埋层阻止电流从所述第一和所述第二源极/漏极以及所述沟道区流向衬底，其中不存在用于所述泄放SOI晶体管下的ESD保护的寄生衬底二极管；
一个电阻器，其连接在所述第一端子和一个滤波节点之间；
一个电容器，其连接在所述第二端子和所述滤波节点之间；
一个n-沟道传输晶体管，其栅极连接到所述第一端子，其漏极连接到所述滤波节点，其源极连接到一个反相节点；
一个反相器，其将所述反相节点反转，以驱动所述泄放SOI晶体管的所述栅节点；
一个p-沟道传输晶体管，其栅极连接到所述第一端子，其源极连接到所述滤波节点，其漏极连接到所述泄放SOI晶体管的所述栅节点；
由此，所述泄放SOI晶体管将ESD脉冲泄放，不需要一个寄生衬底二极管的帮助。
2.根据权利要求1所述的SOI ESD保护结构，其中当所述第二端子接地，施加在所述第一端子上的一个正ESD脉冲触发所述n-沟道传输晶体管，以从所述滤波节点传导电流到所述反相节点，使得所述反相器驱动所述栅节点至高，开启所述泄放SOI晶体管，以泄放所述正ESD脉冲；
其中当所述第二端子接地，施加在所述第一端子上的一个负ESD脉冲触发所述p-沟道传输晶体管，从所述滤波节点传导电流以驱动所述栅节点至高，开启所述泄放SOI晶体管，以泄放所述负ESD脉冲。
3.根据权利要求2所述的SOI ESD保护结构，其中当所述第一端子接地，施加在所述第二端子上的一个正ESD脉冲触发所述p-沟道传输晶体管，从所述滤波节点传导电流以驱动所述栅节点至高，开启所述泄放SOI晶体管，以从所述第二端子泄放所述正ESD脉冲到所述第一端子。
4.根据权利要求1所述的SOI ESD保护结构，其中所述n-沟道传输晶体管和所述p-沟道传输晶体管是形成在所述氧化埋层上的SOI晶体管，没有能从所述SOI晶体管传导电流的硅衬底。
5.根据权利要求1所述的SOI ESD保护结构，其中所述所述第一端子是一个VDD电源节点；
其中所述第二端子是一个VSS节点；
其中所述SOI ESD保护结构是一个在所述VDD节点和所述VSS节点之间的电源钳位。
6.根据权利要求5所述的SOI ESD保护结构，还包括:
一个小SOI二极管，其形成在所述氧化埋层之上，所述小SOI二极管有一个P+区和一个N+区；
其中所述小SOI二极管连接在所述VDD电源节点和所述VSS节点之间；
其中所述小SOI二极管产生一个不大于100mA的触发电流。
7.根据权利要求6所述的SOI ESD保护结构，其中当一个ESD脉冲施加在一个I/O焊盘和所述VDD电源节点之间时，所述触发电流触发一个栅极接地的n-沟道晶体管，从所述I/O焊盘传导ESD电流到所述VSS节点。
8.根据权利要求1所述的SOI ESD保护结构，其中所述泄放SOI晶体管是一个有非平面栅极的FIN-FET晶体管。
9.根据权利要求8所述的SOI ESD保护结构，其所述第一源极/漏极、所述沟道区、和所述第二源极/漏极全部形成在一片状半导体材料上，所述片状有最小尺寸的水平厚度，所述水平厚度小于所述片状的垂直高度；
其中一个栅极围绕所述片状的所述沟道区，所述栅极是一个倒U形；
一个栅氧化层形成在所述沟道区和所述栅极之间，其中所述栅氧化层形成在所述倒U形栅极的三个内侧上，其中施加在所述栅极上的一个电压穿过所述三个内侧上的栅氧化层，以在所述沟道区产生一个场效应沟道；
因此，从所述倒U形栅极的三个内侧穿过所述栅氧化层而形成一个场效应沟道。
10.一种静电放电ESD保护电路，包括：
第一总线，用于承载一个电源或一个地电压；
第二总线，用于承载一个电源或一个地电压；
一个滤波器，其连接在所述第一总线和所述第二总线之间，所述滤波器有串联的一个电阻器和一个电容器，在所述电阻器和所述电容器之间有一个中间节点；
一个钳位晶体管，其沟道连接在所述第一总线和所述第二总线之间，所述沟道形成在一个绝缘体之上，其中所述沟道和衬底是电隔离的，所述沟道没有任何能够传导电流到所述衬底的寄生二极管；
所述钳位晶体管的一个钳位栅极，所述钳位栅极形成在所述沟道之上，将一个电场施加在所述沟道上，当一个触发电压施加在所述钳位栅极上时，所述电场控制所述沟道内传导区的形成，允许电流在所述第一总线和所述第二总线之间传导；
第一传输晶体管，其沟道为N型晶体管沟道其栅极连接到所述第一总线，所述第一传输晶体管连接所述中间节点到一个反相节点；
一个反相器，用于反转所述反相节点，驱动所述箝位栅极；
第二传输晶体管，其沟道为P型晶体管沟道，其栅极连接到所述第一总线，所述第二传输晶体管连接所述中间节点到所述箝位栅极。
11.根据权利要求10所述的ESD保护电路，其中所述第一传输晶体管、所述第二传输晶体管、所述箝位晶体管是形成在一个绝缘体上的SOI晶体管，没有电连接到沟道的硅衬底或形成寄生二极管到所述第一传输晶体管、所述第二传输晶体管、所述箝位晶体管的源极或漏极。
12.根据权利要求11所述的ESD保护电路，其中所述箝位晶体管的沟道有N型沟道的传导区；
其中所述箝位晶体管的尺寸能够承载1安培电流至少10纳秒而不会损坏。
13.一根据权利要求11所述的ESD保护电路，其中当所述第一传输晶体管的栅极连接到一个高电压时，所述第一传输晶体管传导电流，当其栅极连接到一个低电压时，所述第一传输晶体管隔离；所述高电压是至少一个晶体管阈值电压，高于所述低电压；
其中当所述第二传输晶体管的栅极连接到一个低电压时，所述第二传输晶体管传导电流，当其栅极连接到一个高电压时，所述第二传输晶体管隔离；所述高电压是至少一个晶体管阈值电压，高于所述低电压。
14.根据权利要求13所述的ESD保护电路，其中所述电阻器连接在所述第一总线和所述中间节点之间；
其中所述电容器连接在所述中间节点和所述第二总线之间。
15.根据权利要求14所述的ESD保护电路，其中在正常运行时，所述第一总线承载一个VDD电源电压，所述第二总线承载一个VSS地电压；
其中所述ESD保护电路一个电源箝位，用于泄放VDD和VSS之间的ESD脉冲，以及用于泄放从SOI芯片I/O焊盘通过附近的局部ESD保护结构泄放到VDD或VSS上的ESD脉冲。
16.根据权利要求10所述的ESD保护电路，包括：
局部ESD保护结构，其连接到所述第二总线，并不连接到所述第一总线；
一个小SOI二极管，其形成在一个绝缘体上，连接在所述第一总线和所述第二总线之间，当一个局部ESD保护结构接收到一个ESD脉冲，同时所述第一总线接地时，所述SOI二极管是正向偏压；
其中所述小SOI二极管传导一个触发电流到所述局部ESD保护结构，触发所述局部ESD保护结构，以传导一个强电流，所述强电流是所述触发电流的至少10倍。
17.根据权利要求16所述的ESD保护电路，其中所述箝位晶体管传导至少10倍的所述触发电流；
其中所述SOI二极管传导的电流比所述箝位晶体管传导的小。
18.一种绝缘体上硅SOI静电放电ESD电源箝位，包括：
一个电源总线；
一个地总线；
一个滤波电阻器，其连接在所述电源总线和一个滤波节点之间；
一个滤波电容器，其连接在所述地总线和所述滤波节点之间；
一个n-沟道晶体管，其栅极连接到所述电源总线，以控制一个传导沟道在所述滤波节点和一个反相节点之间传导电流；
一个反相器，其将所述反相节点反转，以驱动一个大的栅节点；
一个p-沟道晶体管，其栅极连接到所述电源总线，以控制一个传导沟道在所述滤波节点和所述大的栅节点之间传导电流；
一个大晶体管，连接在所述电源总线和所述地总线之间；所述大晶体管是一个SOI场效应晶体管FET，其栅极连接到所述大的栅节点；
其中所述大晶体管形成在一SOI衬底上，而不是形成在一个半导体衬底上，所述大晶体管没有寄生衬底二极管；
其中所述大晶体管双向传导电流，其中施加在所述电源总线上的一个ESD脉冲被传导到所述地总线，其中施加在所述地总线上的一个ESD脉冲在不使用一个寄生衬底二极管的情况下被传导到所述电源总线。
19.根据权利要求18所述的SOI ESD电源箝位，其中所述n-沟道晶体管和所述p-沟道晶体管是SOI晶体管。
20.根据权利要求19所述的SOI ESD电源箝位，其中所述大晶体管、所述n-沟道晶体管、所述p-沟道晶体管每个都是具有非平面栅极的FIN-FET晶体管，所述非平面栅极围绕一个片状半导体材料的沟道区，所述片状半导体材料包括一个源极、一个漏极和所述沟道区。
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