CN112491020A - 一种静电放电防护钳位电路 - Google Patents

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Abstract

本发明属于半导体技术领域，公开了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一、第二、第三、第四、第五静电阻抗器以及伪电源；端口PAD通过第一静电阻抗器连接伪电源；端口PAD通过第二静电阻抗器接地；端口PAD还通过第三静电阻抗器接地；端口PAD还依次通过第五以及第四静电阻抗器接地；第一静电阻抗器与伪电源的连接点通过第三静电阻抗器接地；其中，第五与第四静电阻抗器的连接点设置有防护对象连接端口。本发明提供的静电放电防护钳位电路在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能。

Description

一种静电放电防护钳位电路
技术领域
本发明涉及半导体技术领域，特别涉及一种静电放电防护钳位电路。
背景技术
随着半导体行业的发展，特别是进入深亚微米尺度以后，由于SOI技术硅膜薄、散热能力差等特点，使得输出管的漏端静电放电(ESD)防护能力变得非常差。而在SOI工艺中，业界通常采用ESD全局保护结构解决SOI芯片输出端/双向端泄放ESD电流能力差的问题和单个环线泄流管泄放ESD电流能力有限的问题，使得SOI集成电路ESD防护能力得到全面提升。然而，针对某些有特殊要求的SOI电路，如图4所示的常规总线驱动电路，上述ESD全局保护结构则无法满足应用需求。如果常规总线驱动电路工作在冷备份状态下，此时电源电压VCC＝0V，I/O端口为总线电压(例如5V)，与该I/O相连的输出级会形两条I/O至电源VCC的通路：①ESD保护电路电源一侧二极管；②三态输出级PMOS晶体管漏端和衬底之间二极管。此时电源电压VCC＝VI/O-VD，VD为二极管电压，跟随总线电压变化。当与总线相连接的驱动电路较多时会由于负载过大引起总线电压塌陷，导致静电放电(ESD)防护能力差。
发明内容
本发明提供一种静电放电防护钳位电路，针对要求控制和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路，提升此类特殊需求的电路ESD防护能力。
为解决上述技术问题，本发明提供了一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；包括：端口PAD、第一静电阻抗器、第二静电阻抗器、第三静电阻抗器、第四静电阻抗器、第五静电阻抗器以及伪电源；
所述端口PAD通过所述第一静电阻抗器连接伪电源；
所述端口PAD通过所述第二静电阻抗器接地；
所述端口PAD还通过所述第三静电阻抗器接地；
所述端口PAD还依次通过所述第五静电阻抗器以及所述第四静电阻抗器接地；
所述端口PAD还通过依次串联的所述第一静电阻抗器和所述第三静电阻抗器接地；
其中，所述第五静电阻抗器与所述第四静电阻抗器的连接点设置有防护对象连接端口。
进一步地，所述第一静电阻抗器包括：第一栅控二极管；
所述第一栅控二极管的正极与所述端口PAD相连，所述第一栅控二极管的负极与所述伪电源相连。
进一步地，所述第二静电阻抗器包括：第二栅控二极管；
所述第二栅控二极管的负极与所述端口PAD相连，所述第二栅控二极管的正极接地。
进一步地，所述第三静电阻抗器包括：电容、第一电阻以及第一MOS管；
所述第一MOS管的栅极通过所述第一电阻接地，且所述第一MOS管的栅极通过所述电容与所述第一栅控二极管的负极相连；
所述第一MOS管的源极接地，所述第一MOS管的漏极与所述端口PAD相连。
进一步地，所述第四静电阻抗器包括：第二MOS管；
所述第二MOS管的源极和栅极接地，所述第二MOS管的漏极与所述防护对象连接端口相连。
进一步地，所述第五静电阻抗器包括：第二电阻；
所述第二电阻的两端分别连接所述防护对象连接端口以及所述端口PAD。
进一步地，所述第一MOS管和所述第二MOS管为N型MOS管。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中提供的静电放电防护钳位电路，在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能；具体来说，当有一个正的ESD脉冲作用于端口PAD时，该正的ESD脉冲通过第一静电阻抗器后，提供了第三静电阻抗器的触发电压，使第三静电阻抗器保护结构开启，对GND形成泄放该正的ESD脉冲的电流通路，通过第三静电阻抗器泄放掉大部分正的ESD脉冲，还有小部分正的ESD脉冲会通过第五静电阻抗器，从第四静电阻抗器泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。当有一个负的ESD脉冲作用于端口PAD时，该负的ESD脉冲通过第三静电阻抗器泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。
附图说明
图1为本发明实施例提供的绝缘体上硅电路静电放电防护钳位电路的结构框图；
图2为本发明实施例提供的绝缘体上硅电路静电放电防护钳位电路图；
图3为本发明实施例提供的常规端口冷备份功能下电流通路示意图；
图4为现有技术中的常规总线驱动电路工作在冷备份状态下形成的两条I/O至电源VCC的通路示意图。
具体实施方式
本申请实施例通过提供一种静电放电防护钳位电路，针对要求控制和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路，提升此类特殊需求的电路ESD防护能力。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
参见图1，一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路。
所述绝缘体上硅电路静电放电防护钳位电路包括：端口PAD、第一静电阻抗器ESD1、第二静电阻抗器ESD2、第三静电阻抗器ESD3、第四静电阻抗器ESD4、第五静电阻抗器ESD5以及伪电源VSUB(n)。
所述端口PAD通过所述第一静电阻抗器ESD1连接伪电源VSUB(n)；所述端口PAD通过所述第二静电阻抗器ESD2接地；所述端口PAD还通过所述第三静电阻抗器ESD3接地；所述端口PAD还通过依次串联的所述第五静电阻抗器ESD5和所述第四静电阻抗器ESD4接地；所述第一静电阻抗器ESD1与所述伪电源VSUB(n)的连接点通过所述第三静电阻抗器ESD3接地，即所述端口PAD还通过依次串联的所述第一静电阻抗器ESD1和所述第三静电阻抗器ESD3接地。
其中，所述第五静电阻抗器ESD5与所述第四静电阻抗器ESD4的之间连接有防护对象连接端口，用于连接被保护对象，也就是本实施例中涉及的芯片内核chip core。
值得说明的是，鉴于本申请针对要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路进行静电放电防护；主要针对被防护对象内部配置有伪电源的对象。
本实施例涉及的所述伪电源为从所述防护对象内部借用来为该静电防护钳位电路供电路；也就是说，所述伪电源VSUB(n)实际上是静电放电防护钳位电路上述设置一连接端口或接头用于连接所述被保护对象的端口，获取被保护对象的自身内置的伪电源，从而表现在所述静电防护钳位电路供电路上，为分别与所述第三静电阻抗器ESD3和所述第一静电阻抗器ESD1相连的端口，工作状态下就形成了所述钳位电路的伪电源。即，当所述防护对象连接端口和所述防护对象电源两者其一上电时，所述伪电源都会上电，为该静电防护钳位电路供电。
一般来说，所述伪电源在所述防护对象外部没有引出端口，不是该静电放电防护钳位电路的保护对象之一。
参见图3，对于具有具有冷备份功能的电路，冷备份状态下电源为低电平，端口PAD为高电平，此时常规端口存在漏电通路导致冷备份失效，当端口PAD为高电平、电源为低电平时，存在三种引起漏电的路径：
①ESD二极管D2正向导通引起漏电；
②PMOS M1漏端与衬底二极管D1导通引起漏电；
③PMOS M1导通引起漏电，端口PAD作为源端。
因此为了达到冷隔离效果，需要对电路端口进行特殊处理，为了截断漏电通路，端口只对地做ESD电路防止通路①漏电，而借用了每个端口临近的VSUB(n)作为伪电源实现ESD全局保护结构。
上述钳位电路大的工作过程为：
当有一个正的ESD脉冲作用于端口PAD时，该正的ESD脉冲通过第一静电阻抗器后，提供了第三静电阻抗器的触发电压，使第三静电阻抗器保护结构开启，对GND形成泄放该正的ESD脉冲的电流通路，通过第三静电阻抗器泄放掉大部分正的ESD脉冲，还有小部分正的ESD脉冲会通过第五静电阻抗器，从第四静电阻抗器泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。
当有一个负的ESD脉冲作用于端口PAD时，该负的ESD脉冲通过第三静电阻抗器泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。
参见图2，本实施例提供一种具体的电路实现方案；所述第一静电阻抗器ESD1包括：第一栅控二极管DIO1；所述第一栅控二极管DIO1的正极与所述端口PAD相连，所述第一栅控二极管DIO1的负极与所述伪电源VSUB(n)相连。
相配合的，所述第二静电阻抗器ESD2包括：第二栅控二极管DIO2；所述第二栅控二极管DIO2的负极与所述端口PAD相连，所述第二栅控二极管DIO2的正极接地。
相配合的，所述第三静电阻抗器ESD3包括：电容C、第一电阻R1以及第一MOS管NMOS1；组成RC触发的钳位电路结构。
所述第一MOS管NMOS1的栅极通过所述第一电阻接地，且所述第一MOS管NMOS1的栅极通过所述电容C与所述第一栅控二极管DIO1的负极相连；所述第一MOS管NMOS1的源极接地，所述第一MOS管NMOS1的漏极与所述端口PAD相连。
相配合的，所述第四静电阻抗器ESD4包括：第二MOS管NMOS2；所述第二MOS管NMOS2的源极和栅极接地，所述第二MOS管NMOS2的漏极与所述防护对象连接端口相连。
进一步地，所述第五静电阻抗器ESD5包括：第二电阻R2；所述第二电阻R2的两端分别连接所述防护对象连接端口以及所述端口PAD。
本实施中，所述第一MOS管和所述第二MOS管为N型MOS管。
该电路的具体工作过程为：
当有一个正的ESD脉冲作用于端口PAD时，该正的ESD脉冲通过第一栅控二极管DIO1保护结构向电容C充电，向第一MOS管NMOS1保护结构提供了栅极触发电压，使第一MOS管NMOS1保护结构寄生BJT开启，对GND形成泄放该正的ESD脉冲的电流通路，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。
当有一个负的ESD脉冲作用于端口PAD时，该负的ESD脉冲通过第二栅控二极管DIO2保护结构泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中提供的静电放电防护钳位电路，在满足电路冷备份特性需求的前提下，提高电路静电放电防护性能；具体来说，当有一个正的ESD脉冲作用于端口PAD时，该正的ESD脉冲通过第一静电阻抗器后，提供了第三静电阻抗器的触发电压，使第三静电阻抗器保护结构开启，对GND形成泄放该正的ESD脉冲的电流通路，通过第三静电阻抗器泄放掉大部分正的ESD脉冲，还有小部分正的ESD脉冲会通过第五静电阻抗器，从第四静电阻抗器泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。当有一个负的ESD脉冲作用于端口PAD时，该负的ESD脉冲通过第三静电阻抗器泄放到GND，从而避免了该正的ESD脉冲流入芯片内核，起到了对芯片内部核心结构的保护效果。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种绝缘体上硅电路静电放电防护钳位电路，用于要求控制端口和数据端口均不能与电源之间存在放电通路以及电源和OUT端口仅允许串联两个及更多MOS管的电路；其特征在于，包括：端口PAD、第一静电阻抗器、第二静电阻抗器、第三静电阻抗器、第四静电阻抗器、第五静电阻抗器以及伪电源；
所述端口PAD通过所述第一静电阻抗器连接伪电源；
所述端口PAD通过所述第二静电阻抗器接地；
所述端口PAD还通过所述第三静电阻抗器接地；
所述端口PAD还通过依次串联的所述第五静电阻抗器以及所述第四静电阻抗器接地；
所述端口PAD还通过依次串联的所述第一静电阻抗器和所述第三静电阻抗器接地；
其中，所述第五静电阻抗器与所述第四静电阻抗器之间连接有防护对象连接端口。
2.如权利要求1所述的绝缘体上硅电路静电放电防护钳位电路，其特征在于，所述第一静电阻抗器包括：第一栅控二极管；
所述第一栅控二极管的正极与所述端口PAD相连，所述第一栅控二极管的负极与所述伪电源相连。
3.如权利要求2所述的绝缘体上硅电路静电放电防护钳位电路，其特征在于，所述第二静电阻抗器包括：第二栅控二极管；
所述第二栅控二极管的负极与所述端口PAD相连，所述第二栅控二极管的正极接地。
4.如权利要求3所述的绝缘体上硅电路静电放电防护钳位电路，其特征在于，所述第三静电阻抗器包括：电容、第一电阻以及第一MOS管；
所述第一MOS管的栅极通过所述第一电阻接地，且所述第一MOS管的栅极通过所述电容与所述第一栅控二极管的负极相连；
所述第一MOS管的源极接地，所述第一MOS管的漏极与所述端口PAD相连。
5.如权利要求4所述的绝缘体上硅电路静电放电防护钳位电路，其特征在于，所述第四静电阻抗器包括：第二MOS管；
所述第二MOS管的源极和栅极接地，所述第二MOS管的漏极与所述防护对象连接端口相连。
6.如权利要求5所述的绝缘体上硅电路静电放电防护钳位电路，其特征在于，所述第五静电阻抗器包括：第二电阻；
所述第二电阻的两端分别连接所述防护对象连接端口以及所述端口PAD。
7.如权利要求6所述的绝缘体上硅电路静电放电防护钳位电路，其特征在于，所述第一MOS管和所述第二MOS管为N型MOS管。
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