CN108695313A - 使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路 - Google Patents

使用遂穿场效应晶体管和碰撞电离mosfet器件的静电放电保护电路 Download PDF

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Abstract

在使用遂穿场效应晶体管(TFET)或碰撞电离MOSFET(IMOS)的电路中提供静电放电(ESD)保护。这些电路被支持在绝缘体上硅(SOI)和体基底配置中，以用作保护二极管、电源钳位、故障保护电路和切分单元。具有寄生双极型器件的实现方式提供了附加的并行放电路径。

Description

使用遂穿场效应晶体管和碰撞电离MOSFET器件的静电放电保 护电路
技术领域
本发明涉及一种用于保护集成电路以防止过电压并且特别是防止静电放电的器件。
背景技术
图1示出了传统的静电放电(ESD)保护器件10的电路图。器件10由耦合在输入/输出焊盘14与集成电路的第一电源线16之间的第一保护二极管12、和耦合在输入/输出焊盘14与集成电路的第二电源线20之间的第二保护二极管18形成。第一保护二极管12具有耦合到输入/输出焊盘14的阳极端子和耦合到第一电源线16的阴极端子。第二保护二极管18具有耦合到输入/输出焊盘14的阴极端子和耦合到第二电源线20的阳极端子。在该实现方式中，第一电源线16可以耦合到用于集成电路的正电源焊盘22，并且第二电源线20可以耦合到用于集成电路的负的或接地电源焊盘24。输入/输出焊盘14耦合到从第一电源线和第二电源线被供电的集成电路的功能电路26。
图2示出了传统的电源钳位器件30的电路图。该器件30由分别耦合在第一电源线16与第二电源线20之间的二极管32和分别耦合在第一电源线16与第二电源线20之间的开关电路34形成。二极管32具有耦合到第一电源线16的阴极端子和耦合到第二电源线20的阳极端子。开关电路34具有耦合到第一电源线16的第一导电端子36和耦合到第二电源线20的第二导电端子38。开关电路34的控制端子40接收由触发电路44生成的触发信号，触发电路44分别感测第一电源线16或第二电源线20中的瞬态电压差，并且响应于感测到的差而确定触发信号。在实施例中，开关电路34可以例如包括MOSFET器件或双向晶闸管(triac)。
图3示出了传统的静电放电(ESD)保护和钳位器件50的电路图。器件50由耦合在输入/输出焊盘14与集成电路的第一电源线16之间的第一保护二极管12、和耦合在输入/输出焊盘14与集成电路的第二电源线20之间的第二保护二极管18形成。第一保护二极管12的阳极端子耦合到输入/输出焊盘14，并且第一保护二极管12的阴极端子耦合到第一电源线16。第二保护二极管18的阴极端子耦合到输入/输出焊盘14，并且第二保护二极管18的阳极端子耦合到第二电源线20。输入/输出焊盘14耦合到从第一电源线和第二电源线被供电的集成电路的功能电路26。二极管32具有耦合到第一电源线16的阴极端子和耦合到第二电源线20的阳极端子。器件50还包括分别耦合在第一电源线16与第二电源线20之间的开关电路34。开关电路34的第一导电端子36耦合到第一电源线16，并且开关电路34的第二导电端子38耦合到第二电源线20。开关电路34的控制端子40接收由触发电路44生成的触发信号。
图4示出了ESD保护网络80的电路图。网络80由组合使用器件10、30和50而形成。通过参考示例，可以更好地理解网络80执行ESD保护的操作。考虑在输入/输出焊盘14a处的正的ESD事件。ESD事件瞬变将对二极管12a进行正向偏置并且被传递到第一电源线16。触发电路44分别感测第一电源线16或第二电源线20中的瞬态电压差，并且响应于感测到的差来确定触发信号。触发信号致动开关电路34以将ESD事件瞬变传递到第二电源线20。然后，二极管18b被正向偏置，以通过焊盘14b将ESD事件瞬变传递到接地。
发明内容
在实施例中，一种电路包括：第一电源线；第二电源线；输入/输出节点；具有电耦合到第一电源线的第一导电端子和电耦合到输入/输出节点的第二导电端子的第一遂穿场效应晶体管(TFET)器件；具有电耦合到输入/输出节点的第一导电端子和电耦合到第二电源线的第二导电端子的第二TFET器件；以及被配置为生成用于应用于第一TFET器件的控制端子和第二TFET器件的控制端子的一个或多个触发信号的触发电路。
在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护二极管；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点；以及具有电耦合到内部节点的第一导电端子、电耦合到第一电源线的第二导电端子和耦合到第一内部节点的控制端子的TFET器件。
在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护二极管；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点和第二内部节点；以及具有电耦合到第一内部节点的第一导电端子、电耦合到第二内部节点的第二导电端子和耦合到第一内部节点的控制端子的TFET器件。
在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的漏极端子和电耦合到第一电源线的源极端子的栅极接地碰撞电离MOSFET(GGIMOS)器件；其中GGIMOS器件的栅极端子电耦合到第一电源线；并且其中GGIMOS器件包括第一导电类型的源极区域、与第一导电类型相反的第二导电类型的漏极区域和沟道区域，被绝缘的栅极位于沟道区域上方，被绝缘的栅极邻近源极区域并且与漏极区域偏移。
在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护电路；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点；以及具有电耦合到内部节点的漏极端子、电耦合到第一电源线的源极端子和电耦合到第一电源线的栅极端子的第一栅极接地碰撞电离MOSFET(GGIMOS)器件。
在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护器件；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点和第二内部节点；以及具有电耦合到第一内部节点的漏极端子、电耦合到第二内部节点的源极端子以及电耦合到第一内部节点和第二内部节点中的一个内部节点的栅极端子的第一栅极接地碰撞电离MOSFET(GGIMOS)器件。
在实施例中，一种电路包括：第一电源线；第二电源线；具有电耦合到第一电源线的第一导电端子和电耦合到第二电源线的第二导电端子的遂穿场效应晶体管(TFET)器件；以及电耦合到第一电源线和第二电源线并且被配置为生成用于应用于TFET器件的控制端子的触发信号的触发电路。
在实施例中，一种电路包括：第一电源线；第二电源线；具有电耦合到第一电源线的漏极导电端子和电耦合到第二电源线的源极导电端子的碰撞电离MOSFET(IMOS)器件；以及电耦合到第一电源线和第二电源线并且被配置为生成用于应用于IMOS器件的控制端子的触发信号的触发电路。
在实施例中，一种电路包括：第一电源线；第二电源线；输入/输出节点；具有电耦合到第一电源线的漏极端子和电耦合到输入/输出节点的源极端子的第一碰撞电离MOSFET(IMOS)器件；具有电耦合到输入/输出节点的漏极端子和电耦合到第二电源线的源极端子的第二IMOS器件；以及被配置为生成用于应用于第一IMOS器件的控制端子和第二IMOS器件的控制端子的一个或多个触发信号的触发电路。
在实施例中，一种电路包括：包括第一电源线和第二电源线的第一电源域；包括第一电源线和第二电源线的第二电源域；电耦合在第一电源域的第二电源线与第二电源域的第二电源线之间的切分电路，其中切分电路包括：具有电耦合到第一电源域的第二电源线的第一导电端子、电耦合到第二电源域的第二电源线的第二导电端子和耦合到第一电源域的第二电源线的栅极端子的第一遂穿场效应晶体管(TFET)器件；以及具有电耦合到第二电源域的第二电源线的第一导电端子、电耦合到第一电源域的第二电源线的第二导电端子和耦合到第二电源域的第二电源线的栅极端子的第二TFET器件。
在实施例中，一种电路包括：第一电源线；第二电源线；第三线；具有电耦合到第一电源线的第一导电端子、电耦合到第三线的第二导电端子和电耦合到第二电源线的控制端子的第一遂穿场效应晶体管(TFET)器件；以及具有电耦合到第三线的第一导电端子、电耦合到第二电源线的第二导电端子和电耦合到第二电源线的控制端子的第二TFET器件。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本说明书且构成本说明书的一部分，示出了本发明的实施例，并且与描述一起用于解释本发明的原理。
在附图中：
图1示出了传统的静电放电(ESD)保护器件的电路图；
图2示出了传统的电源钳位器件的电路图；
图3示出了传统的ESD保护和钳位器件的电路图；
图4示出了ESD网络的电路图；
图5示出了使用遂穿场效应晶体管(TFET)器件的ESD保护器件的电路图；
图6示出了在全耗尽绝缘体上硅(FDSOI)基底上实现的集成TFET器件的横截面图；
图7示出了在体基底上实现的集成TFET器件的横截面图；
图8示出了TFET器件的漏极电流电压工作特性；
图9示出了用于ESD保护器件的触发电路的实施例的电路图；
图10示出了使用具有并联的寄生双极型晶体管的TFET器件的ESD保护器件的电路图；
图11A-11B示出了用于在图10的器件中使用的集成TFET器件的横截面图；
图12示出了使用级联TFET器件的ESD保护器件的电路图；
图13A-13B示出了使用耦合到可控硅整流器(SCR)器件的TFET器件的ESD保护器件的电路图；
图13C示出了用于SCR触发电路的TFET器件的级联；
图14是SCR器件的集成电路实现的横截面图；
图15A-15B绘制了相对于图13的电路的阳极电流与过冲电位之间的关系；
图16A-16B示出了使用栅接地碰撞电离MOSFET(GGIMOS)的输入/输出焊盘钳位器件；
图17A-17B是在FDSOI基底上实现的IMOS器件的横截面图；
图18A-18C示出了使用耦合到SCR器件的GGIMOS器件的ESD保护器件的电路图；
图19绘制了相对于图18的电路的阳极电流与过冲电位之间的关系；
图20A-20B示出了使用TFET器件的ESD电源钳位器件的电路图；
图21示出了使用碰撞电离MOSFET(IMOS)器件的ESD电源钳位器件的电路图；
图22示出了使用具有并联的寄生双极型晶体管的IMOS器件的ESD保护器件的电路图；
图23A-23B示出了供在图22的器件中使用的集成TFET器件的横截面图；
图24A-24B示出了具有多个电源域的ESD保护的配置；以及
图25示出了使用TFET器件的ESD保护器件的电路图。
具体实施方式
现在参考图5，图5示出了使用遂穿场效应晶体管(TFET)器件的ESD保护器件100的电路图。器件100由耦合在输入/输出焊盘104与集成电路的第一电源线106之间的第一TFET器件102和耦合在输入/输出焊盘104与集成电路的第二电源线110之间的第二TFET器件108形成。第一TFET器件102具有耦合到输入/输出焊盘104的漏极端子和耦合到第一电源线106的源极端子。第二TFET器件108具有耦合到输入/输出焊盘104的源极端子和耦合到第二电源线110的漏极端子。在该实现方式中，第一电源线106可以耦合到用于集成电路的正电源焊盘112，并且第二电源线110可以耦合到用于集成电路的负的或接地电源焊盘114。输入/输出焊盘104耦合到从第一电源线和第二电源线被供电的集成电路的功能电路116。第一TFET器件102的栅极端子120接收触发信号136，并且第二TFET器件108的栅极端子122接收触发信号136。触发信号136由触发电路130生成，触发电路130感测第一电源线106或第二电源线110上的瞬态电压差并且确定触发信号136以分别响应于感测到的差来接通第一TFET器件102和第二TFET器件108中的一个或多个。
器件100还包括分别耦合在第一电源线106与第二电源线110之间的二极管132和也分别耦合在第一电源线106与第二电源线110之间的晶体管开关电路134。晶体管开关电路134可以被实现为MOSFET器件(如图所示)，或者可以是双向晶闸管器件。晶体管开关电路134的栅极(或控制)端子被耦合以接收由触发电路130生成的触发信号136。
图6示出了在全耗尽绝缘体上硅(FDSOI)基底上实现的集成TFET器件的横截面图。图7示出了在体基底上实现的集成TFET器件的横截面图。
TFET器件是以反向偏置模式偏置的栅控二极管器件。TFET器件的源极160对应于栅控二极管的阴极，并且TFET器件的漏极162对应于栅控二极管的阳极。TFET器件的源极160区域具有第一导电类型(例如，p型)并且是重掺杂的。TFET器件的漏极162区域具有第二(相反)导电类型(例如，n型)，并且也是重掺杂的。TFET器件的沟道164区域通常是本征半导体材料(或非常轻掺杂的材料)。在实施例中，沟道164区域可以用与源极相同的导电类型(例如，p型)轻掺杂。或者，沟道164区域可以用与漏极相同的导电类型(例如，n型)轻掺杂。栅极168通过栅极电介质层166与沟道区域绝缘。
在图6的实现方式中，源极区域、沟道区域和漏极区域形成在掩埋氧化物层(BOX)152上方的本征半导体层150中。如果需要，支撑掩埋氧化物层的基底154可以被偏置。
在图7的实现方式中，体基底可以是本征的或轻掺杂的(例如，p型)半导体材料。TFET器件的p型本体170通过掺杂有与基底的导电类型(例如，p型)相反的导电类型(例如，n型)的深阱172来隔离。TFET器件的漏极162区域具有与深阱172相同的第二导电类型，但是可以具有不同的掺杂水平(例如，更轻)。浅沟槽隔离174界定本体170。
TFET器件可以以任何合适的基底技术来实现。根据需要，TFET可以使用任何合适的晶体管配置(平面、finFET等)来实现。finFET实现方式例如具有类似于图6和7所示的横截面，除了栅极氧化物和栅极延伸以在三个侧面上跨越沟道区域之外。
图8示出了TFET的漏极电流电压工作特性。响应于如参考90所示的正的漏极源极电压(即，在反向偏置条件期间)，TFET以类似于MOSFET的方式操作，其中漏极电流随着漏极电压的增加和栅极电压的增加而增加。响应于如附图标记92所示的负的漏极源极电压(即，在正向偏置条件期间)，TFET以类似于二极管的方式操作，其中漏极电流响应于负电压增加超过二极管正向偏置门限(约0.8V)而增加，而无论栅极电压如何。此外，响应于如附图标记94所示的轻度负的漏极源极电压，响应于小于具有正的栅极电压的二极管正向偏置门限的负电压，存在一些电流传导。
现在参考图9，图9示出了用于ESD保护器件100的触发电路130的实施例的电路图。触发电路130包括耦合在第一电源线106与第一TFET器件102的栅极端子120之间的第一电阻器180、耦合在第二电源线110与第二TFET器件108的栅极端子122之间的第二电阻器182、耦合在第一TFET器件102的栅极端子120与节点186之间的第一电容器184以及耦合在第二TFET器件108的栅极端子122与节点186之间的第二电容器188。节点186耦合到输入/输出焊盘104。在该实施例中，响应于输入/输出焊盘104处的电位与第一电源线106和第二电源线110相比的变化，生成触发信号。
参考示例可以更好地理解具有图9的触发电路130的器件100的操作。考虑在输入/输出焊盘104处的正的ESD事件。ESD事件瞬变由电容器188传送，并且电压在电阻器182两端被形成，以生成接通第二TFET器件108的正的触发信号(附图标记90，图8)以将ESD事件消散到第二电源线110。反之，在输入/输出焊盘104处的负的ESD事件的情况下，第二TFET器件108的二极管变为正向偏置(附图标记92，图8)。器件以针对正的ESD事件的相反方式操作。
现在参考图10，图10示出了使用遂穿场效应晶体管(TFET)器件的ESD保护器件200的电路图。相同的附图标记指代为简洁起见而未重复其描述的相似或类似的部件(例如，参见图5的讨论)。第一TFET器件102的栅极端子和第二TFET器件108的栅极端子中的每个在触发线202和204上分别接收由触发电路130(图8中未示出，例如参见图5和图9)生成的触发信号。第一TFET器件102和第二TFET器件108分别以如下方式实现：该方式使得每个TFET器件包括并联连接的寄生双极型晶体管。例如，第一TFET器件102包括具有耦合到第一电源线106的发射极和耦合到输入/输出焊盘104的集电极的寄生NPN双极型晶体管210。寄生NPN双极型晶体管210的基极耦合到第二电源线110。第二TFET器件108包括具有耦合到输入/输出焊盘104的发射极和耦合到第二电源线110的集电极的寄生PNP双极型晶体管212。寄生PNP双极型晶体管212的基极耦合到第一电源线106。
现在参考图11A，图11A示出了具有寄生垂直NPN双极型晶体管的集成TFET器件的横截面图。该集成TFET器件可以用于提供具有如图10所示的寄生NPN双极型晶体管210的第一TFET器件102。这里，本体170提供寄生NPN双极型晶体管210的基极，其中深N阱172提供寄生NPN双极型晶体管210的发射极。漏极164区域提供晶体管210的集电极。
现在参考图11B，图11B示出了具有寄生垂直PNP双极型晶体管的集成TFET器件的横截面图。该集成TFET器件可以用于提供具有如图10所示的寄生PNP双极型晶体管212的第二TFET器件108。这里，第二TFET器件108的本体和寄生PNP双极型晶体管212的基极由形成在p型基底内的N阱176提供。源极160区域提供发射极，并且基底提供集电极。
参考示例可以更好地理解器件200的操作。如果在输入/输出焊盘104处发生负的ESD事件，则第二TFET器件108的二极管变为正向偏置(附图标记92，图8)，并且第一TFET器件102响应于触发线202上的触发信号而被致动以TFET模式操作(附图标记90，图8)，以提供用于通过第一电源线106的ESD放电的附加路径。此外，寄生NPN双极型晶体管210被接通，以向第一电源线106提供附加的放电路径。器件对于正的ESD事件以相反的方式操作。
对于更高的额定电压，可以级联连接多个TFET器件，如图12所示。因此，两个串联连接的TFET器件102a和102b耦合在第一电源线106与输入/输出焊盘104之间，并且两个串联连接的TFET器件108a和108b耦合在第二电源线108与输入/输出焊盘104之间。所包括的TFET器件的栅极耦合到触发电路130的输出。在优选实施方式中，触发信号121a由触发电路生成并且被应用于TFET器件102a和108a二者，并且触发信号121b由触发电路生成并且被应用于TFET器件102b和108b二者。在实施例中，信号121a和121b是分离的信号。
现在参考图13A，图13A示出了使用耦合到可控硅整流器(SCR)器件的遂穿场效应晶体管(TFET)器件的ESD保护器件300的电路图。器件300由耦合在输入/输出焊盘304与集成电路的电源线306之间的保护二极管302形成。保护二极管302具有耦合到输入/输出焊盘304的阴极和耦合到电源线306的阳极。在该实施例中，电源线306可以耦合到用于集成电路的接地电源焊盘308。输入/输出焊盘304耦合到功能电路116，功能电路116也耦合到电源线306。
器件300还包括具有耦合到输入/输出焊盘304的阳极端子(A)和耦合到电源线306的阴极端子(C)的SCR 320。SCR 320是由双极型PNP晶体管322、双极型NPN晶体管324、第一基底电阻326和第二基底电阻328形成的集成器件。双极型PNP晶体管322的发射极耦合到输入/输出焊盘304，并且双极型PNP晶体管322的集电极耦合到第一节点330。第一基底电阻326耦合在第一节点330与电源线306之间。双极型NPN晶体管324的发射极耦合到电源线306，并且双极型NPN晶体管324的集电极耦合到第二节点332。第二基底电阻328耦合在第二节点332与输入/输出焊盘304之间。
图14中示出了SCR 320的集成电路实现方式的横截面图。半导体基底340被轻掺杂有p型掺杂剂。阱342形成在基底340中并且掺杂有n型掺杂剂。绝缘沟槽344设置在基底340的上表面中。重掺杂的n型区域346提供节点322，并且另一重掺杂的n型区域348提供双极型NPN晶体管324的发射极。重掺杂的p型区域350提供节点320，并且另一重掺杂的p型区域350提供双极型PNP晶体管322的发射极。半导体基底340提供第一基底电阻326和双极型PNP晶体管322的基极。阱342提供第二基底电阻328和双极型NPN晶体管324的基极。
再次参考图13A。器件300还包括耦合在节点332与电源线306之间以用作SCR 320器件的触发电路的TFET器件360。TFET器件360具有耦合到节点332的源极端子和耦合到电源线306的漏极端子。第二TFET器件360的栅极端子362耦合到节点332。
在替代实现方式中，可以以传统方式来触发SCR 320器件而不使用第二TFET器件360。用于ESD保护的SCR触发电路在本领域中是众所周知的。然而，如图15A-15B所示，如果SCR由TFET 360而不是BIMOS触发，则性能得到改进(其中图15A绘制了在非常快速的传输线脉冲VFTLP期间的阳极电流与过冲电位之间的关系，图15B绘制了在传输线脉冲TLP期间的阳极电流与过冲电位之间的关系)。
也可以在输入/输出焊盘304与耦合到电源焊盘372的电源线370之间实现图13A所示的TFET和SCR电路。
现在参考示出了替代配置的图13B。相似的附图标记指代图13A的相似或类似的部件，并且将不再进一步讨论。图13B的电路在SCR器件320的触发方面不同于图13A的电路。触发TFET 360'耦合在节点332与节点330之间。TFET器件360'的栅极端子362耦合到节点332。
在图13A和13B中，在用于高电压应用的实现方式中，单个TFET器件360或360'可以替代地被配置为两个或更多个TFET器件的级联，如图13C所示。
现在参考示出了输入/输出焊盘钳位器件400的图16A。器件400由耦合在输入/输出焊盘404与集成电路的电源线406之间的栅极接地碰撞电离MOSFET(GGIMOS)402形成。GGIMOS器件402具有耦合到输入/输出焊盘404的漏极端子和耦合到电源线406的源极端子。在该实施例中，电源线406可以耦合到用于集成电路的接地电源焊盘408。输入/输出焊盘404耦合到功能电路116，功能电路116也耦合到电源线406。
图17A示出了在全耗尽绝缘体上硅(FDSOI)基底上实现的集成的碰撞电离MOSFET(IMOS)的横截面图。IMOS是以反向偏置模式偏置的部分覆盖的栅控二极管器件。IMOS器件的源极460对应于栅控二极管的阴极，并且漏极462对应于栅控二极管的阳极。IMOS器件的源极460区域具有第一导电类型(例如，p型)并且是重掺杂的。IMOS器件的漏极462区域具有第二(相反)导电类型(例如，n型)并且也是重掺杂的。TFET器件的沟道464区域通常是本征半导体材料。在实施例中，沟道464区域可以用与源极相同的导电类型(例如，p型)轻掺杂。栅极468通过栅极电介质层466与沟道区域绝缘。如上所述，IMOS是部分覆盖的栅控二极管器件。在该IMOS配置中，栅极468仅部分地覆盖沟道464区域，并且特别地被定位邻近于源极460区域，并且以距离L偏离漏极462区域，距离L例如小于或等于整个栅极长度的一半并且大于或等于整个栅极长度的四分之一。该定位与传统的IMOS设计(图17B)不同，传统的IMOS设计将部分覆盖的栅极结构定位为邻近漏极区域。源极区域、沟道区域和漏极区域形成在掩埋氧化物层(BOX)452上方的本征半导体层450中。如果需要，支撑掩埋氧化物层的基底454可以被偏置。
使用402的IMOS器件产生了很多优点。与传统的IMOS设计相比，栅极氧化物应力被降低。此外，在栅极接地配置(GGIMOS)中，不需要用于高电压操作的多个保护器件的级联连接。另外，不需要包括用于负的ESD应力的返回二极管。因此，整体ESD保护电路的占用较小的面积。此外，GGIMOS器件402不呈现快速恢复特性，并且因此闭锁不是关切的问题。
图16B示出了输入/输出焊盘钳位器件400'的替代实施例。这里，GGIMOS器件402'的基底454耦合到输入/输出焊盘404。这种配置在SOI基底是超薄体和薄掩埋氧化物(UTBB)类型的情况下是有益的，因为GGIMOS中的漏电流更高。这种漏电流的减小可以通过将输入/输出焊盘404与基底454捆扎以有效地使用基底454作为背栅来获得。在这种配置中，栅极468的边缘处的带对带隧道电流和最大电场峰值都被减小。
现在参考图18A，图18A示出了使用耦合到可控硅整流器(SCR)器件的栅极接地碰撞电离MOSFET(GGIMOS)器件的ESD保护器件500的电路图。器件500由耦合在输入/输出焊盘504与集成电路的电源线506之间的第一GGIMOS器件502形成。第一GGIMOS器件502具有耦合到输入/输出焊盘504的漏极端子和耦合到电源线506的源极端子，其中栅极被接地到电源线506。在该实施例中，电源线506可以耦合到用于集成电路的接地电源焊盘508。输入/输出焊盘504耦合到功能电路116，功能电路116也耦合到电源线506。第一GGIMOS器件502在这里用作返回二极管。
器件500还包括具有耦合到输入/输出焊盘504的阳极端子(A)和耦合到电源线506的阴极端子(C)的SCR 320。SCR 320是由双极型PNP晶体管322、双极型NPN晶体管324、第一基底电阻326和第二基底电阻328形成的集成器件。双极型PNP晶体管322的发射极耦合到输入/输出焊盘504，并且双极型PNP晶体管322的集电极耦合到第一节点330。第一基底电阻326耦合在第一节点330与电源线506之间。双极型NPN晶体管324的发射极耦合到电源线506，并且双极型NPN晶体管324的集电极耦合到第二节点332。第二基底电阻328耦合在第二节点332与输入/输出焊盘504之间。图14中示出了SCR 320的集成电路实现方式的横截面图(如上所描述)。
器件500还包括耦合在节点322与电源线506之间以用作SCR 320器件的触发电路的第二GGIMOS器件510。第二GGIMOS器件510具有耦合到节点332的漏极端子和耦合到电源线506的源极端子，其中栅极被接地到电源线506。如图19所示，如果SCR由GGIMOS而不是由BIMOS触发，则性能得到改进。
也可以在输入/输出焊盘504和耦合到电源焊盘572的电源线570之间实现图18A所示的IMOS和SCR电路。
现在参考示出替代配置的图18B。相似的附图标记指代图18A的相似或类似的部件，并且将不再进一步讨论。图18B的电路在SCR器件320的触发方面不同于图18A的电路。触发GGIMOS器件510'耦合在节点332与节点330之间。GGIMOS器件510'的栅极端子耦合到节点330。
现在参考示出替代配置的图18C。相似的附图标记指代图18A的相似或类似的部件，并且将不再进一步讨论。图18C的电路在SCR器件320的触发方面不同于图18A的电路。触发GGIMOS器件510”耦合在节点332与节点330之间。GGIMOS器件510”的栅极端子耦合到节点332。
在图18A-18C中，在替代实现方式中，第一GGIMOS器件502可以被实现为具有耦合到输入/输出焊盘504的阴极端子和耦合到电源线506的阳极端子的保护二极管502'。
现在参考图20A，图20A示出了使用TFET器件的ESD电源钳位器件600的电路图。器件600由耦合在集成电路的第一电源线606与集成电路的第二电源线608之间的TFET器件602形成。TFET器件602具有耦合到第一电源线606的源极端子和耦合到第二电源线608的漏极端子。在该实现方式中，第一电源线606可以耦合到集成电路的正电源焊盘612，并且第二电源线608可以耦合到集成电路的负的或接地电源焊盘614。TFET器件602的栅极端子604接收触发信号624。触发信号624由触发电路630生成，触发电路630分别感测第一电源线606或第二电源线608上的瞬态电压差，并且确定触发信号624以响应于感测到的差来接通TFET器件602。与图2的现有技术的实现相比，ESD电源钳位器件600有利地代替了返回二极管32和开关34。
TFET器件602可以如图6-7所示来实现(如上所描述)。
在如图20B所示的替代实现方式中，电路600'还包括分别耦合在第一电源线606与第二电源线608之间的晶体管开关电路634。晶体管开关电路634可以被实现为MOSFET器件(如图所示)，或者可以是双向晶闸管器件。晶体管开关电路634的栅极(或控制)端子被耦合以接收由触发电路630生成的触发信号624。
现在参考图21，图21示出了使用GGIMOS器件的ESD电源钳位器件650的电路图。器件650由耦合在集成电路的第一电源线656与集成电路的第二电源线658之间的GGIMOS器件652形成。GGIMOS器件652具有耦合到第一电源线656的漏极端子和耦合到第二电源线658的源极端子。在该实现方式中，第一电源线656可以耦合到集成电路的正电源焊盘662，并且第二电源线658可以耦合到集成电路的负的或接地电源焊盘664。GGIMOS器件602的部分覆盖的栅极端子654接收触发信号674。触发信号674由触发电路680生成，触发电路680分别感测第一电源线656或第二电源线658上的瞬态电压差，并且确定触发信号674以响应于感测到的差来接通GGIMOS器件652。与图2的现有技术的实现相比，ESD电源钳位器件650有利地替代了返回二极管32和开关34。或者，开关(晶体管634)可以由与GGIMOS器件652相同的触发信号包含和驱动(与图20B相比)。
GGIMOS器件652可以如图17A所示来实现(如上所描述)。
现在参考图22，图22示出了使用碰撞电离MOSFET(IMOS)器件的ESD保护器件700的电路图。器件700由耦合在输入/输出焊盘704与集成电路的第一电源线706之间的第一IMOS器件702和耦合在输入/输出焊盘704与集成电路的第二电源线710之间的第二IMOS器件708形成。第一IMOS器件702具有耦合到输入/输出焊盘704的漏极端子和耦合到第一电源线706的源极端子。第二IMOS器件708具有耦合到输入/输出焊盘704的源极端子和耦合到第二电源线710的漏极端子。在该实现方式中，第一电源线706可以耦合到集成电路的正电源焊盘712，并且第二电源线710可以耦合到集成电路的负的或接地电源焊盘714。输入/输出焊盘704耦合到集成电路的从第一电源线和第二电源线被供电的功能电路716。第一IMOS器件702的栅极端子720接收第一触发信号724，并且第二IMOS器件708的栅极端子722接收第二触发信号726。第一触发信号724和第二触发信号726由触发电路(没有明确示出，参见例如本文所描述的电路130和630)生成，触发电路分别感测第一电源线706或第二电源线710上或输入/输出焊盘704上的瞬态电压差，并且确定第一触发信号724和第二触发信号726以分别响应于感测到的差来接通第一IMOS器件702和第二IMOS器件708中的一个或多个。
第一MOS器件702和第二IMOS器件708分别以如下方式实现：该方式使得每个IMOS器件包括并联连接的寄生双极型晶体管。例如，第一IMOS器件702包括具有耦合到第一电源线706的发射极和耦合到输入/输出焊盘704的集电极的寄生NPN双极型晶体管740。寄生NPN双极型晶体管740的基极耦合到第二电源线710。第二IMOS器件708包括具有耦合到输入/输出焊盘704的发射极和耦合到第二电源线710的集电极的寄生PNP双极型晶体管742。寄生PNP双极型晶体管742的基极耦合到第一电源线706。
图22的电路还可以包括连接在第一电源线与第二电源线之间并且具有被耦合以从触发电路接收触发信号的栅极的晶体管134(见图5)。在实施例中，如参考图5所示，可以将相同的触发信号应用于IMOS器件和晶体管134，或者可以由触发电路生成单独的触发信号。
现在参考图23A，图23A示出了具有寄生垂直NPN双极型晶体管的集成IMOS器件的横截面图。相似的附图标记指代图17A中的相似或类似的部件，但是图23A中的实现设置有体基底。如图22所示，该集成IMOS器件可以用于提供具有寄生NPN双极型晶体管740的第一IMOS器件702。这里，器件770提供寄生NPN双极型晶体管740的基极，其中深N阱772提供寄生NPN双极型晶体管740的发射极。漏极462区域提供集电极。
现在参考图23B，图23B示出了具有寄生垂直PNP双极型晶体管的集成IMOS器件的横截面图。相似的附图标记表示图17A中的相似或类似的部件，但是图23B中的实现方式设置有体基底。该集成IMOS器件可以用于提供具有如图22所示的寄生PNP双极型晶体管742的第二TFET器件708。这里，第二IMOS器件708的本体和寄生PNP双极型晶体管742的基极由形成在p型基底内的N阱776提供。源极区域460提供发射极。
在图23A和图23B中，IMOS被实现为以反向偏置模式偏置的部分覆盖的栅控二极管器件。在该IMOS配置中，栅极468仅部分地覆盖沟道464区域，并且特别地被定位为邻近源极460区域并且以距离L偏离漏极462区域，距离L例如小于或等于整个栅极长度的一半并且大于或等于整个栅极长度的四分之一。该定位与传统的IMOS设计(图17B)不同，传统的IMOS设计将部分覆盖的栅极结构定位为邻近漏极区域。
参考示例可以更好地理解器件700的操作。如果在输入/输出焊盘704处发生负的ESD事件，则第二IMOS器件708的二极管变为正向偏置，并且第一IMOS器件102响应于触发信号而被致动以晶体管模式操作，以提供用于通过第一电源线706的ESD放电的附加路径。另外，寄生NPN双极型晶体管710被接通，为向第一电源线706提供附加的放电路径。
集成电路可以包括用于公共基底上所支撑的功能电路的多个电源区域。图24A示出了具有用于包括第一电源线802a和第二电源线804a的第一功能电路800a的第一电源域、以及用于包括第一电源线802b和第二电源线804b的第二功能电路800b的第二电源域的配置。在该实现方式中，第一电源域的第一电源线802a可以耦合到集成电路的正电源焊盘806a，并且第一电源域的第二电源线804a可以耦合到集成电路的负的或接地电源焊盘808a。类似地，第二电源域的第一电源线802b可以耦合到集成电路的正电源焊盘806b，并且第二电源域的第二电源线804b可以耦合到集成电路的负的或接地电源焊盘808b。
为每个电源域提供ESD保护电路。例如，与图5相对应，可以关于第一电源域的输入/输出焊盘810a提供TFET器件812a和818a，并且可以关于第二电源域的输入/输出焊盘810b提供TFET器件812b和818b。关于每个电源域提供触发电路830a和830b以监测相应的电源线和输入/输出焊盘处的电压，以便检测ESD事件并且生成用于致动TFET器件的触发信号832a和832b。
此外，电源钳位器件814a可以设置在用于第一电源域的电源线802a和804a之间，并且电源钳位器件814b可以设置在用于第二电源域的电源线802b和804b之间。尽管示出了用于钳位器件814的保护二极管，但是应当理解，这仅仅是示例性的，并且可以使用任何合适的电源钳位电路。
此外，晶体管开关电路834a和834b分别耦合在第一电源线802a/802b与第二电源线804a/804b之间。每个晶体管开关电路834a/834b的栅极端子被耦合以接收由触发电路830生成的触发信号832。在实施例中，触发信号832可以是用于所有被触发的器件的相同的信号。或者，可以生成不同的触发信号。
集成电路还包括耦合在用于第一电源域的第二电源线804a与用于第二电源域的第二电源线804b之间的切分电路850。切分电路850由背对背(即反向并联)配置耦合的一对TFET器件852a和852b形成。第一TFET器件852a包括耦合到用于第一电源域的第二电源线804a的源极端子和耦合到用于第二电源域的第二电源线804b的漏极端子。第二TFET器件852b包括耦合到用于第二电源域的第二电源线804b的源极端子和耦合到用于第一电源域的第二电源线804a的漏极端子。TFET器件852a的栅极端子854a耦合到用于第一电源域的第二电源线804a，而TFET器件852b的栅极端子854b耦合到用于第二电源域的第二电源线804b。切分电路850配置有利地利用了TFET器件852a和852b的双极传输特性。
图24A所示的电路的实现方式同样适用于电源节点的任何配置。例如，图24A的电路可以与以下各项结合使用：多VDD和多接地的配置、单VDD和多接地的配置、多VDD和单接地的配置以及单VDD和单接地的配置。
在图24B所示的替代实现方式中，二极管812a和812b分别由TFET器件822a和822b代替。TFET器件822a由信号832a触发，并且TFET器件822b由信号832b触发。
现在参考图25，图25示出了具有包括第一电源线902a、第二电源线904a和接地电源线905a的第一功能电路900a的第一电源域、以及包括第一电源线902b、第二电源线904b和接地电源线905b的第二功能电路900b的第二电源域的配置。在该实现方式中，第一电源域的第一电源线902a可以耦合到集成电路的正电源焊盘906a，第一电源域的第二电源线904a可以耦合到集成电路的负电源焊盘908a，并且接地电源线905a可以耦合到接地电源焊盘910a。类似地，第二电源域的第一电源线902b可以耦合到集成电路的正电源焊盘906b，第二电源域的第二电源线904b可以耦合到集成电路的接地电源焊盘908b，并且接地电源线905b可以耦合到接地电源焊盘910b。
为每个电源域提供ESD保护电路。例如，与图5相对应，可以关于用于第一电源域的焊盘910a提供TFET器件912a和918a，并且可以关于用于第二电源域的焊盘910b提供TFET器件912b和918b。TFET器件912a和918a的控制栅极耦合到第二电源线904a，并且TFET器件912b和918b的控制栅极耦合到第二电源线904b。
TFET器件922a耦合在第一电源线902a与第二电源线904a之间。关于每个电源域提供触发电路930a和930b以监测相应的电源线和输入/输出焊盘处的电压，以便检测ESD事件并且生成用于致动TFET器件922a和922b的触发信号932a和932b。
此外，晶体管开关电路934a和934b分别耦合在第一电源线902a/902b与第二电源线904a/904b之间。每个晶体管开关电路934a/934b的栅极端子被耦合以接收由触发电路930生成的触发信号932。在实施例中，触发信号932可以是用于所有被触发的装置的相同的信号。或者，可以生成不同的触发信号。
集成电路还包括耦合在用于第一电源域的第二电源线904a与用于第二电源域的第二电源线904b之间的切分电路950。切分电路950由背对背(即反向并联)配置耦合的一对TFET器件952a和952b形成。第一TFET器件952a包括耦合到用于第一电源域的第二电源线904a的源极端子和耦合到用于第二电源域的第二电源线904b的漏极端子。第二TFET器件952b包括耦合到用于第二电源域的第二电源线904b的源极端子和耦合到用于第一电源域的第二电源线904a的漏极端子。TFET器件952a的栅极端子954a耦合到用于第一电源域的第二电源线904a，而TFET器件952b的栅极端子954b耦合到用于第二电源域的第二电源线904b。切分电路950配置有利地利用了TFET器件952a和952b的双极传输特性。
图25所示的电路的实现同样适用于电源节点的任何配置。例如，图25的电路可以与以下各项结合使用：多VDD和多接地的配置、单VDD和多接地的配置、多VDD和单接地的配置以及单VDD和单接地的配置。
因为TFET 912a、918a、912b和918b使其控制端子耦合到第二电源线904a和904b而不是耦合到触发电路，所以与触发电路致动的TFET相比，隧道效应将发生在较高的电位，如结合其他实施例所讨论的。然而，电路900的优点在于其占用减小的面积并且可以以较低的成本制造。
对于本领域技术人员明显的是，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变化。因此，本发明旨在覆盖本发明的修改和变化，只要它们在所附权利要求及其等同物的范围内。

Claims (104)

1.一种电路，包括：
第一电源线；
第二电源线；
输入/输出节点；
第一遂穿场效应晶体管(TFET)器件，所述第一TFET器件具有电耦合到所述第一电源线的第一导电端子和电耦合到所述输入/输出节点的第二导电端子；
第二TFET器件，所述第二TFET器件具有电耦合到所述输入/输出节点的第一导电端子和电耦合到所述第二电源线的第二导电端子；以及
触发电路，所述触发电路被配置为生成用于应用于所述第一TFET器件的控制端子和所述第二TFET器件的控制端子的一个或多个触发信号。
2.根据权利要求1所述的电路，还包括功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。
3.根据权利要求1所述的电路，其中每个TFET器件均包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
4.根据权利要求3所述的电路，其中所述第一TFET器件和所述第二TFET器件中的每个TFET器件的源极区域形成所述第一导电端子，并且所述第一TFET器件和所述第二TFET器件中的每个TFET器件的漏极区域形成所述第二导电端子。
5.根据权利要求4所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
6.根据权利要求4所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。
7.根据权利要求1所述的电路，其中所述触发电路包括电耦合在所述第一电源线与所述第二电源线之间的电阻器电容器(RC)电路，所述RC电路被配置为生成所述一个或多个触发信号。
8.根据权利要求7所述的电路，其中所述RC电路包括：
电耦合在所述第一电源线与所述输入/输出节点之间的第一RC电路，所述第一RC电路被配置为生成作为跨电阻器的电压的第一触发信号以应用于所述第一TFET器件的所述控制端子；以及
电耦合在所述输入/输出节点与所述第二电源线之间的第二RC电路，所述第二RC电路被配置为生成作为跨电阻器的电压的第二触发信号以应用于所述第二TFET器件的所述控制端子。
9.根据权利要求1所述的电路，还包括：
第一双极型晶体管，所述第一双极型晶体管与所述第一TFET器件并联电耦合并且具有电耦合到所述第一电源线的第一导电端子和电耦合到所述输入/输出节点的第二导电端子；以及
第二双极型晶体管，所述第二双极型晶体管与所述第二TFET器件并联电耦合并且具有电耦合到所述输入/输出节点的第一导电端子和电耦合到所述第二电源线的第二导电端子。
10.根据权利要求9所述的电路，其中所述第一双极型晶体管的控制端子电耦合到所述第二电源线，并且所述第二双极型晶体管的控制端子电耦合到所述第一电源线。
11.根据权利要求10所述的电路，其中所述第一双极型晶体管和所述第二双极型晶体管均是寄生双极型晶体管。
12.根据权利要求11所述的电路，其中每个TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
13.根据权利要求12所述的电路，其中所述第一TFET器件的所述漏极区域提供所述第一寄生双极型晶体管的集电极端子，并且所述第二TFET器件的所述源极区域提供所述第二寄生双极型晶体管的发射极端子。
14.根据权利要求1所述的电路，还包括：
在所述第一电源线与所述输入/输出节点之间与所述第一TFET器件串联电耦合的第三TFET器件；以及
在所述输入/输出节点与所述第二电源线之间与所述第二TFET器件串联电耦合的第四TFET器件，
其中由所述触发电路生成的所述一个或多个触发信号包括用于应用于所述第一TFET器件的控制端子和所述第二TFET器件的控制端子的第一触发信号、以及用于应用于所述第三TFET器件的控制端子和所述第四TFET器件的控制端子的第二触发信号。
15.根据权利要求1所述的电路，还包括具有连接到所述第一电源线的阴极端子和连接到所述第二电源线的阳极端子的保护二极管。
16.根据权利要求1所述的电路，还包括晶体管器件，所述晶体管器件具有连接到所述第一电源线的第一导电端子、连接到所述第二电源线的第二导电端子、和被连接以从所述触发电路接收所述一个或多个触发信号的控制端子。
17.根据权利要求16所述的电路，其中相同的触发信号由所述触发电路应用于所述第一TFET器件的所述控制端子和所述第二TFET器件的所述控制端子以及所述晶体管的所述控制端子。
18.一种电路，包括：
第一电源线；
输入/输出节点；
保护二极管，具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；
可控硅整流器(SCR)器件，具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点；以及
TFET器件，具有电耦合到所述内部节点的第一导电端子、电耦合到所述第一电源线的第二导电端子、和耦合到第一内部节点的控制端子。
19.根据权利要求18所述的电路，还包括：
第二电源线；以及
功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。
20.根据权利要求18所述的电路，其中所述TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
21.根据权利要求20所述的电路，其中所述TFET器件的所述源极区域形成所述第一导电端子，并且所述TFET器件的所述漏极区域形成所述第二导电端子。
22.根据权利要求21所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
23.根据权利要求21所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。
24.根据权利要求18所述的电路，其中所述SCR器件包括：
PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到第二内部节点的集电极；以及
NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。
25.根据权利要求24所述的电路，其中所述SCR器件还包括：
电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及
电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。
26.根据权利要求18所述的电路，还包括与所述TFET器件串联耦合的附加TFET器件，其中每个TFET器件均被配置为成TFET器件的第一导电端子电耦合到TFET器件的控制端子。
27.一种电路，包括：
第一电源线；
输入/输出节点；
保护二极管，所述保护二极管具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；
可控硅整流器(SCR)器件，所述SCR器件具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点和第二内部节点；以及
TFET器件，所述TFET器件具有电耦合到所述第一内部节点的第一导电端子、电耦合到所述第二内部节点的第二导电端子、和耦合到第一内部节点的控制端子。
28.根据权利要求27所述的电路，还包括：
第二电源线；以及
功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。
29.根据权利要求27所述的电路，其中所述TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
30.根据权利要求29所述的电路，其中所述TFET器件的所述源极区域形成所述第一导电端子，并且所述TFET器件的所述漏极区域形成所述第二导电端子。
31.根据权利要求30所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
32.根据权利要求30所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。
33.根据权利要求27所述的电路，还包括与所述TFET器件串联耦合的附加TFET器件，其中每个TFET器件均被配置成TFET器件的第一导电端子电耦合到TFET器件的控制端子。
34.根据权利要求27所述的电路，其中所述SCR器件包括：
PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到所述第二内部节点的集电极；以及
NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。
35.根据权利要求34所述的电路，其中所述SCR器件还包括：
电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及
电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。
36.一种电路，包括：
第一电源线；
输入/输出节点；
栅极接地碰撞电离MOSFET(GGIMOS)器件，所述GGIMOS器件具有电耦合到所述输入/输出节点的漏极端子和电耦合到所述第一电源线的源极端子，
其中所述GGIMOS器件的栅极端子电耦合到所述第一电源线；并且
其中所述GGIMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方，所述被绝缘的栅极被定位成邻近所述源极区域并且与所述漏极区域偏移。
37.根据权利要求36所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极具有小于所述沟道区域的所述长度的长度。
38.根据权利要求37所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。
39.根据权利要求36所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
40.根据权利要求39所述的电路，其中所述上部半导体层通过氧化物层与下部半导体层分离，并且其中所述下部半导体层电耦合到所述输入/输出节点。
41.一种电路，包括：
第一电源线；
输入/输出节点；
保护电路，所述保护电路具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；
可控硅整流器(SCR)器件，所述SCR器件具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点；以及
第一栅极接地碰撞电离MOSFET(GGIMOS)器件，所述第一GGIMOS器件具有电耦合到所述内部节点的漏极端子、电耦合到所述第一电源线的源极端子、和电耦合到所述第一电源线的栅极端子。
42.根据权利要求41所述的电路，其中所述保护电路包括二极管，所述二极管具有电耦合到所述输入/输出节点的阴极和电耦合到所述第一电源线的阳极。
43.根据权利要求41所述的电路，其中所述保护电路包括第二GGIMOS器件，所述第二GGIMOS器件具有电耦合到所述输入/输出节点的漏极端子、电耦合到所述第一电源线的源极端子、和电耦合到所述第一电源线的栅极端子。
44.根据权利要求41所述的电路，还包括：
第二电源线；以及
功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。
45.根据权利要求41所述的电路，其中所述GGIMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方、邻近所述源极区域并且与所述漏极区域偏移。
46.根据权利要求45所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极具有小于所述沟道区域的所述长度的长度。
47.根据权利要求46所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。
48.根据权利要求41所述的电路，其中所述SCR器件包括：
PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到第二内部节点的集电极；以及
NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。
49.根据权利要求48所述的电路，其中所述SCR器件还包括：
电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及
电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。
50.一种电路，包括：
第一电源线；
输入/输出节点；
保护器件，所述保护器件具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；
可控硅整流器(SCR)器件，所述SCR器件具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点和第二内部节点；以及
第一栅极接地碰撞电离MOSFET(GGIMOS)器件，所述第一GGIMOS器件具有电耦合到所述第一内部节点的漏极端子、电耦合到所述第二内部节点的源极端子、以及电耦合到所述第一内部节点和所述第二内部节点中的一个内部节点的栅极端子。
51.根据权利要求50所述的电路，其中所述保护器件为二极管，所述二极管具有电耦合到所述输入/输出节点的阴极和电耦合到所述第一电源线的阳极。
52.根据权利要求50所述的电路，其中所述保护器件包括第二GGIMOS器件，所述第二GGIMOS器件具有电耦合到所述输入/输出节点的漏极端子、电耦合到所述第一电源线的源极端子、和电耦合到所述第一电源线的栅极端子。
53.根据权利要求50所述的电路，还包括：
第二电源线；以及
功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。
54.根据权利要求50所述的电路，其中所述GGIMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方、邻近所述源极区域并且与所述漏极区域偏移。
55.根据权利要求54所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极具有小于所述沟道区域的所述长度的长度。
56.根据权利要求55所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。
57.根据权利要求50所述的电路，其中所述SCR器件包括：
PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到第二内部节点的集电极；以及
NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。
58.根据权利要求57所述的电路，其中所述SCR器件还包括：
电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及
电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。
59.一种电路，包括：
第一电源线；
第二电源线；
遂穿场效应晶体管(TFET)器件，所述TFET器件具有电耦合到所述第一电源线的第一导电端子和电耦合到所述第二电源线的第二导电端子；以及
触发电路，所述触发电路电耦合到所述第一电源线和所述第二电源线并且被配置为生成用于应用于所述TFET器件的控制端子的触发信号。
60.根据权利要求59所述的电路，其中所述TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
61.根据权利要求60所述的电路，其中所述TFET器件的所述源极区域形成所述第一导电端子，并且所述TFET器件的所述漏极区域形成所述第二导电端子。
62.根据权利要求61所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
63.根据权利要求61所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。
64.根据权利要求59所述的电路，其中所述触发电路包括：
电耦合在所述第一电源线与所述第二电源线之间的电阻器电容器(RC)电路，所述RC电路被配置为生成作为跨电阻器的电压的所述触发信号以应用于所述TFET器件的控制端子。
65.根据权利要求59所述的电路，还包括晶体管器件，所述晶体管器件具有连接到所述第一电源线的第一导电端子、连接到所述第二电源线的第二导电端子、和被连接以从所述触发电路接收所述触发信号的控制端子。
66.一种电路，包括：
第一电源线；
第二电源线；
碰撞电离MOSFET(IMOS)器件，所述IMOS器件具有电耦合到所述第一电源线的漏极导电端子和电耦合到所述第二电源线的源极导电端子；以及
触发电路，所述触发电路电耦合到所述第一电源线和所述第二电源线并且被配置为生成用于应用于所述IMOS器件的控制端子的触发信号。
67.根据权利要求66所述的电路，其中所述IMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
68.根据权利要求67所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
69.根据权利要求67所述的电路，其中所述绝缘栅极被定位于所述沟道区域上方、邻近所述源极区域并且与所述漏极区域偏移。
70.根据权利要求67所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极具有小于所述沟道区域的所述长度的长度。
71.根据权利要求70所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。
72.根据权利要求66所述的电路，其中所述触发电路包括：
电耦合在所述第一电源线与所述第二电源线之间的电阻器电容器(RC)电路，所述RC电路被配置为生成作为跨电阻器的电压的所述触发信号以应用于所述TFET器件的控制端子。
73.根据权利要求66所述的电路，还包括晶体管器件，所述晶体管器件具有连接到所述第一电源线的第一导电端子、连接到所述第二电源线的第二导电端子、和被连接以从所述触发电路接收所述触发信号的控制端子。
74.一种电路，包括：
第一电源线；
第二电源线；
输入/输出节点；
第一碰撞电离MOSFET(IMOS)器件，所述第一IMOS器件具有电耦合到所述第一电源线的漏极端子和电耦合到所述输入/输出节点的源极端子；
第二IMOS器件，所述第二IMOS器件具有电耦合到所述输入/输出节点的漏极端子和电耦合到所述第二电源线的源极端子；以及
触发电路，所述触发电路被配置为生成用于应用于所述第一IMOS器件的控制端子和所述第二IMOS器件的控制端子的一个或多个触发信号。
75.根据权利要求74所述的电路，还包括功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。
76.根据权利要求74所述的电路，其中每个TFET器件均包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方、邻近所述源极区域并且与所述漏极区域偏移。
77.根据权利要求76所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极的长度小于所述沟道区域的所述长度。
78.根据权利要求77所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。
79.根据权利要求76所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。
80.根据权利要求74所述的电路，其中所述触发电路包括电耦合在所述第一电源线与所述第二电源线之间的电阻器电容器(RC)电路，所述RC电路被配置为生成所述一个或多个触发信号。
81.根据权利要求80所述的电路，其中所述RC电路包括：
电耦合在所述第一电源线与所述输入/输出节点之间的第一RC电路，所述第一RC电路被配置为生成作为跨电阻器的电压的第一触发信号以应用于所述第一IMOS器件的所述控制端子；以及
电耦合在所述输入/输出节点与所述第二电源线之间的第二RC电路，所述第二RC电路被配置为生成作为跨电阻器的电压的第二触发信号以应用于所述第二IMOS器件的所述控制端子。
82.根据权利要求74所述的电路，还包括：
第一双极型晶体管，所述第一双极型晶体管与所述第一IMOS器件并联电耦合并且具有电耦合到所述第一电源线的发射极端子和电耦合到所述输入/输出节点的集电极端子；以及
第二双极型晶体管，所述第二双极型晶体管与所述第二IMOS器件并联电耦合并且具有电耦合到所述输入/输出节点的发射极端子和电耦合到所述第二电源线的集电极端子。
83.根据权利要求82所述的电路，其中所述第一双极型晶体管的控制端子电耦合到所述第二电源线，并且所述第二双极型晶体管的控制端子电耦合到所述第一电源线。
84.根据权利要求83所述的电路，其中所述第一双极型晶体管和所述第二双极型晶体管均是寄生双极型晶体管。
85.根据权利要求84所述的电路，其中每个IMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
86.根据权利要求85所述的电路，其中所述第一IMOS器件的所述漏极区域提供所述第一寄生双极型晶体管的集电极端子，并且所述第二IMOS器件的所述源极区域提供所述第二寄生双极型晶体管的发射极端子。
87.根据权利要求74所述的电路，还包括晶体管器件，所述晶体管器件具有连接到所述第一电源线的第一导电端子、连接到所述第二电源线的第二导电端子、和被连接以从所述触发电路接收所述一个或多个触发信号的控制端子。
88.根据权利要求87所述的电路，其中相同的触发信号由所述触发电路应用于所述第一IMOS器件的所述控制端子和所述第二IMOS器件的所述控制端子以及所述晶体管的所述控制端子。
89.一种电路，包括：
第一电源域，包括：
第一电源线；以及
第二电源线；
第二电源域，包括：
第一电源线；以及
第二电源线；
切分电路，所述切分电路电耦合在所述第一电源域的所述第二电源线与所述第二电源域的第二电源线之间，其中所述切分电路包括：
第一遂穿场效应晶体管(TFET)器件，所述第一TFET器件具有电耦合到所述第一电源域的所述第二电源线的第一导电端子、电耦合到所述第二电源域的所述第二电源线的第二导电端子、和耦合到所述第一电源域的所述第二电源线的栅极端子；以及
第二TFET器件，所述第二TFET器件具有电耦合到所述第二电源域的所述第二电源线的第一导电端子、电耦合到所述第一电源域的所述第二电源线的第二导电端子、和耦合到所述第二电源域的所述第二电源线的栅极端子。
90.根据权利要求89所述的电路，其中所述第一TFET器件和所述第二TFET器件以反向并联彼此电连接。
91.根据权利要求89所述的电路，其中所述第一电源域还包括：
输入/输出节点；
第三TFET器件，所述第三TFET器件具有电耦合到所述第一电源域的所述第一电源线的第一导电端子和电耦合到所述输入/输出节点的第二导电端子；
第四TFET器件，所述第四TFET器件具有电耦合到所述输入/输出节点的第一导电端子和电耦合到所述第一电源域的所述第二电源线的第二导电端子；以及
触发电路，所述触发电路被配置为生成用于应用于所述第三TFET器件的控制端子和所述第四TFET器件的控制端子的一个或多个触发信号。
92.根据权利要求91所述的电路，其中所述第一电源域还包括电源钳位电路，所述电源钳位电路电耦合在所述第一电源域的所述第一电源线与所述第一电源域的所述第二电源线之间。
93.根据权利要求91所述的电路，其中所述第一电源域还包括功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源域的所述第一电源线和所述第二电源线以用于供电。
94.根据权利要求91所述的电路，其中所述第一电源域还包括晶体管器件，所述晶体管器件具有连接到所述第一电源域的所述第一电源线的第一导电端子、连接到所述第一电源域的所述第二电源线的第二导电端子、和被连接以从所述触发电路接收触发信号的控制端子。
95.根据权利要求91所述的电路，其中所述第一电源域还包括附加TFET器件，所述附加TFET器件具有电耦合到所述第一电源域的所述第一电源线的第一导电端子、电耦合到所述第一电源域的所述第二电源线的第二导电端子、和被连接以从所述触发电路接收触发信号的控制端子。
96.根据权利要求89所述的电路，其中所述第一电源域还包括：
接地节点；
第三TFET器件，所述第三TFET器件具有电耦合到所述第一电源域的所述第一电源线的第一导电端子、电耦合到所述接地节点的第二导电端子、电耦合到所述接地节点的控制端子；
第四TFET器件，所述第四TFET器件具有电耦合到所述接地节点的第一导电端子、电耦合到所述第一电源域的所述第二电源线的第二导电端子、电耦合到所述接地节点的控制端子。
97.一种电路，包括：
第一电源线；
第二电源线；
第三线；
第一遂穿场效应晶体管(TFET)器件，所述第一TFET器件具有电耦合到所述第一电源线的第一导电端子、电耦合到所述第三线的第二导电端子、和电耦合到所述第二电源线的控制端子；以及
第二TFET器件，所述第二TFET器件具有电耦合到所述第三线的第一导电端子、电耦合到所述第二电源线的第二导电端子、和电耦合到所述第二电源线的控制端子。
98.根据权利要求97所述的电路，还包括功能电路，所述功能电路电耦合到所述第三线并且电耦合到所述第一电源线和所述第二电源线以用于供电。
99.根据权利要求97所述的电路，其中每个TFET器件均包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。
100.根据权利要求99所述的电路，其中所述第一TFET器件和所述第二TFET器件中的每个TFET器件的源极区域形成所述第一导电端子，并且所述第一TFET器件和所述第二TFET器件中的每个TFET器件的漏极区域形成所述第二导电端子。
101.根据权利要求100所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。
102.根据权利要求100所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。
103.根据权利要求97所述的电路，还包括晶体管器件，所述晶体管器件具有连接到所述第一电源线的第一导电端子、连接到所述第二电源线的第二导电端子、和被连接以从触发电路接收触发信号的控制端子。
104.根据权利要求97所述的电路，还包括附加TFET器件，所述附加TFET器件具有电耦合到所述第一电源线的第一导电端子、电耦合到所述第二电源线的第二导电端子、和被连接以从触发电路接收触发信号的控制端子。
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