CN110444585B - 一种栅控P-i-N二极管及其制造方法 - Google Patents

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Abstract

本发明提供一种栅控P‑i‑N二极管及其制造方法，提供衬底、位于该衬底上的氧化硅绝缘层和位于氧化硅绝缘层之上的体硅；在体硅中形成N阱；在N阱中形成浅沟道隔离区；在N阱的两侧分别形成N型重掺杂区和P型重掺杂区；在N阱的上方形成栅极。本发明的栅控P‑i‑N二极管由于电子在N阱中为多数载流子，N阱中电子因栅极上施加高电压时的大量累积在N阱上表面可以提升栅控P‑i‑N二极管的反向击穿电流；从而提升该器件充当防静电保护器件时的二次击穿电流。N型多晶硅栅极部分覆盖N阱,N型多晶硅栅极与阴极存在一定的距离，调节N型多晶硅栅极与阴极之间的距离可以调节栅控P‑i‑N二极管的触发电压。

Description

一种栅控P-i-N二极管及其制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种栅控P-i-N二极管及其制造方法。
背景技术
在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以一般FDSOI集成电路的工作电压为1V左右，栅氧化层厚度约为14A为例，该FDSOI工艺的防静电保护设计窗口通常为1.2V～2.8V之间，而FDSOI工艺中的典型GGNMOS的回滞效应的触发电压(Vt1)往往大于2.8V，而典型的正向栅控P-i-N二极管的回滞效应的触发电压(Vt1)则只有0.7～0.8V左右，低于工作电压，如图1所示，这决定了FDSOI工艺中的典型的栅接地NMOS(GGNMOS)和正向栅控P-i-N二极管(Gated Diode)其实是不能直接应用于FDSOI工艺的防静电保护设计的。
所以业界开始寻找其它适用于FDSOI工艺的防静电保护器件，韩国三星公司的研究人员于2018年2月报道了一种FDSOI工艺下的新型防静电保护器件：隧穿场效应管(Tunneling FET),如图2，但是这种隧穿场效应管的仿真TLP曲线如图3所示，我们可以发现该隧穿场效应管实际上存在两个大问题：二次击穿电流(It2)比较小，只有0.1mA/um，仅仅相当于常规FDSOI工艺中GGNMOS二次击穿电流(It2)的1/20～1/10左右，这决定了我们需要设计很大的防静电保护器件来实现设计目标，这不利于节省版图面积；另外触发电压(Vt1)比较小，只有1V左右，低于一般FDSOI工艺防静电保护设计窗口的下限。
因此，我们需要提出一种FDSOI工艺下新的防静电保护器件。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种栅控P-i-N二极管及其制造方法，用于解决现有技术中隧穿场效应管的二次击穿电流和触发电压较小的问题。
为实现上述目的及其他相关目的，本发明提供一种栅控P-i-N二极管，至少包括：背栅；位于该背栅上的氧化硅绝缘层；位于氧化硅绝缘层之上的体硅；位于所述体硅中的N阱；分别位于所述N阱两侧的N型重掺杂区和P型重掺杂区；位于所述N阱外侧的浅沟道隔离区；位于所述N阱上方的栅极；所述栅极和所述N型重掺杂区连接并一同构成该栅控P-i-N二极管的阳极；所述P型重掺杂区构成该栅控P-i-N二极管的阴极。
优选地，所述栅极为N型多晶硅栅极。
优选地，位于所述N阱上的栅极覆盖所述N阱的一部分。
优选地，所述栅极的一端与所述N阱靠近所述N型重掺杂区的一侧对齐，所述栅极的另一端与所述P型重掺杂区存在间距。
优选地，所述栅极的另一端与所述P型重掺杂区之间的水平距离为0～0.3μm。
优选地，所述栅极的长度为0.01～1μm。
优选地，所述背栅为P型衬底。
一种栅控P-i-N二极管的制造方法，其特征在于：，该方法至少包括以下步骤：步骤一、提供衬底，位于该衬底上的氧化硅绝缘层；该氧化硅绝缘层之上设有体硅；步骤二、在所述体硅中形成N阱；步骤三、在所述N阱中形成用于隔离所述N阱的浅沟道隔离区；步骤四、在所述N阱的两侧分别形成N型重掺杂区和P型重掺杂区；步骤五、在所述N阱的上方形成栅极；步骤六、将所述衬底接出形成背栅。
优选地，该方法还具有步骤七：将所述栅极和所述N型重掺杂区连接并接出形成阳极；将所述P型重掺杂区接出形成阴极。
优选地，步骤一中的所述衬底为P型衬底。
优选地，步骤五中在所述N阱上方形成的栅极为N型多晶硅栅极。
优选地，所述栅极的一端与所述N阱靠近所述N型重掺杂区的一侧对齐，所述栅极的另一端与所述P型重掺杂区存在间距。
优选地，所述栅极的另一端与所述P型重掺杂区之间的水平距离为0～0.3μm。
优选地，所述栅极的长度为0.01～1μm。
一种设有栅控P-i-N二极管的ESD保护电路，至少包括：ESD保护器件、第一、第二栅控P-i-N二极管、内部电路、高压输入输出端；所述ESD保护器件的一端与所述第一栅控P-i-N 二极管的一端、所述内部电路的一端、所述高压输入输出端的一端连接；所述ESD保护器件的另一端、所述第二栅控P-i-N二极管的一端连接电源电压VDD；所述第一、第二栅控P-i-N 二极管的另一端接地。
如上所述，本发明的栅控P-i-N二极管及其制造方法，具有以下有益效果：由于电子在 N阱中为多数载流子，N阱上表面的累积层中电子因栅极上施加高电压而大量累积，此时N阱累积层形成类似N型重掺杂区，可以大幅提升齐纳击穿(Zener Breakdown)时N阱导带中的电子隧穿进入P型重掺杂区价带的几率，所以可以大幅提升该栅控P-i-N二极管的齐纳击穿时的反向击穿电流；从而提升该器件充当防静电保护器件时的二次击穿电流；另外一方面，N 型多晶硅栅极部分覆盖N阱,N型多晶硅栅极与阴极存在一定的距离，调节N型多晶硅栅极与阴极之间的距离可以在一定范围调节该栅控P-i-N二极管的反向偏置时的耗尽区宽度，从而在一定范围内调节栅控P-i-N二极管的触发电压。
附图说明
图1显示为现有技术中的FDSOI GGNMOS和Gated Diode TLP曲线；
图2显示为现有技术中的隧穿场效应管结构示意图；
图3显示为图2的隧穿场效应管的仿真TLP曲线；
图4显示为本发明的栅控P-i-N二极管的结构示意图；
图5显示为设有本发明的栅控P-i-N二极管的ESD保护电路。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种栅控P-i-N二极管，所述栅控P-i-N二极管在本实施例中包括：背栅，位于该背栅上的氧化硅绝缘层和位于氧化硅绝缘层之上的体硅；位于所述体硅中的N阱；分别位于所述N阱两侧的N型重掺杂区和P型重掺杂区；位于所述N阱外侧的浅沟道隔离区；位于所述N阱上方的栅极；所述栅极和所述N型重掺杂区连接并一同构成该栅控P-i-N二极管的阳极；所述P型重掺杂区构成该栅控P-i-N二极管的阴极。如图4所示，图4显示为本发明的栅控P-i-N二极管的结构示意图。也就是说，所述背栅(GB，Backside Gate)在本发明中为底部的P型衬底。在所述背栅GB的上表面设有氧化硅绝缘层(BOX，Buried Oxide)；在所述氧化硅绝缘层(BOX，Buried Oxide)的上表面设有N阱(NWell)；在所述NWell的两侧设有P型重掺杂区和N型重掺杂区；亦即所述P型重掺杂区位于所述NWell的一侧，所述N型重掺杂区位于所述NWell的另一侧。所述P型重掺杂区用于引出作为该栅控P-i-N二极管的阴极，而所述N型重掺杂区用于引出和所述栅极连接作为该栅控P-i-N二极管的阳极。
所述浅沟道隔离区(STI)位于所述N型重掺杂区和所述P型重掺杂区的外侧，亦即所述浅沟道隔离区(STI)分别位于所述P型重掺杂区远离所述NWell的一侧和位于所述N型重掺杂区远离所述NWell的一侧。所述浅沟道隔离区(STI)用于将有源区隔离开，因此，在所述两个浅沟道隔离区(STI)之间的区域用于制作器件，也就是说所述NWell和P型重掺杂区、N型重掺杂区位于所述两个浅沟道隔离区(STI)之间的区域。
所述栅极位于所述N阱(NWell)的上方区域，本实施例中所述栅极为N型多晶硅栅极。也就是说，本实施中的所述N型多晶硅栅极覆盖在所述N阱(NWell)的上表面区域，并且本实施例中进一步地，位于所述N阱(NWell)上的N型多晶硅栅极覆盖所述N阱的一部分。如图4所示，亦即所述N型多晶硅栅极没有完全覆盖所述N阱(NWell)的所有区域。本发明更进一步地，所述N型多晶硅栅极的一端与所述N阱(NWell)靠近所述N型重掺杂区的一侧对齐，所述N型多晶硅栅极的另一端与所述P型重掺杂区存在间距。如图4所示，也就是说，所述N型多晶硅栅极靠近所述N型重掺杂区的一端，该端与所述NWell的边缘对齐。所述N 型多晶硅栅极靠近所述P型重掺杂区的另一端，该端与所述P型重掺杂区的边缘存在一定间距。本发明进一步优选地，所述N型多晶硅栅极的另一端与所述P型重掺杂区之间的水平距离S为0～0.3μm。同时，本发明再进一步地，所述栅极的长度Lg为0.01～1μm。
本发明还提供该栅控P-i-N二极管的制造方法，该方法至少包括以下步骤：
步骤一、提供衬底、位于该衬底上的氧化硅绝缘层；该氧化硅绝缘层之上设有体硅；所述衬底为P型衬底，在所述P型衬底上设有氧化硅绝缘层(BOX，Buried Oxide)。
步骤二、在所述体硅中形成N阱；也就是说在所述氧化硅绝缘层BOX上可以以注入的方式形成N阱(NWell)。
步骤三、在所述N阱中形成浅沟道隔离区；所述浅沟道隔离区(STI)将有源区隔离出来，用于制作器件。因此，所述两个浅沟道隔离区(STI)之间的区域有N阱(NWell)存在。
步骤四、在所述N阱的两侧分别形成N型重掺杂区和P型重掺杂区；也就是说，形成的所述N型重掺杂区位于所述N阱(NWell)一侧的边缘与所述浅沟道隔离区(STI)之间，形成的所述P型重掺杂区位于所述N阱(NWell)另一侧的边缘与所述浅沟道隔离区(STI)之间。所述N型重掺杂区为N型高浓度掺杂区，所述P型重掺杂区为P型高浓度掺杂区。
步骤五、在所述N阱的上方形成栅极；亦即在所述N阱(NWell)的上方区域形成栅极，本实施例中优选地，所述栅极为N型多晶硅栅极。进一步地，所述N型多晶硅栅极覆盖所述 N阱的一部分，亦即所述N型多晶硅栅极没有完全覆盖所述N阱(NWell)的所有区域。本发明更进一步地，所述N型多晶硅栅极的一端与所述N阱(NWell)靠近所述N型重掺杂区的一侧对齐，所述N型多晶硅栅极的另一端与所述P型重掺杂区存在一定间距。所述栅极的另一端与所述P型重掺杂区之间的水平距离为0～0.3μm。亦即本实施例中该间距S的大小为 0～0.3μm。同时所述N型多晶硅栅极的长度为0.01～1μm。
步骤六、将所述衬底接出形成背栅。亦即所述P型衬底接出形成背栅(GB，BacksideGate)。
本发明的所述栅控P-i-N二极管的制造方法还包括步骤七、将所述栅极和所述N型重掺杂区连接并接出形成阳极；将所述P型重掺杂区接出形成阴极。亦即将所述N型多晶硅栅极和所述N型重掺杂区相互连接，并且接出形成该栅控P-i-N二极管的阳极(Anode)，并且将所述P型重掺杂区接出形成该栅控P-i-N二极管的阴极(Cathode)。
本发明还提供设有所述栅控P-i-N二极管的ESD保护电路，如图5所示，图5显示为设有本发明的栅控P-i-N二极管的ESD保护电路。该ESD保护电路包括：ESD保护器件、第一栅控P-i-N二极管、第二栅控P-i-N二极管、内部电路、高压输入输出端；所述第一栅控P-i-N二极管和所述第二栅控P-i-N二极管为本发明所提供的所述栅控P-i-N二极管。其包含背栅和位于该背栅上的氧化硅绝缘层、位于所述氧化硅绝缘层上的N阱、分别位于所述N阱两侧的N型重掺杂区和P型重掺杂区、位于所述N阱外侧的浅沟道隔离区、位于所述N阱上方的栅极；所述栅极和所述N型重掺杂区连接并一同构成该栅控P-i-N二极管的阳极；所述P型重掺杂区构成该栅控P-i-N二极管的阴极。并且该ESD保护电路中的所述栅控P-i-N二极管包含本实施例中所述栅控P-i-N二极管的所提及的全部特征。
如图5所示，所述ESD保护电路中，所述ESD保护器件的一端与所述第一栅控P-i-N二极管的一端、所述内部电路的一端、所述高压输入输出端的一端连接；所述ESD保护器件的另一端、所述第二栅控P-i-N二极管的一端连接电源电压VDD；所述第一、第二栅控P-i-N二极管的另一端接地。
本发明的所述栅控P-i-N二极管是将如图2的隧穿场效应中的Pwell换成Nwell,因为电子在Nwell中为多数载流子，N阱上表面的累积层中电子因栅极上施加高电压而大量累积，此时N阱累积层形成类似N型重掺杂区，可以大幅提升齐纳击穿(Zener Breakdown)时N阱导带中的电子隧穿进入P型重掺杂区价带的几率，所以可以大幅提升该栅控P-i-N二极管的齐纳击穿时的反向击穿电流；从而提升该器件充当防静电保护器件时的二次击穿电流。
同时，N型多晶硅栅极变成部分覆盖Nwell，N型多晶硅栅极与阴极P型重掺杂区存在一定的距离，调节N型多晶硅栅极与阴极P型重掺杂区的距离S可以调节反向偏置时的耗尽区宽度，从而在一定范围内调节该栅控P-i-N二极管的触发电压。
综上所述，本发明中因为电子在Nwell中为多数载流子，N阱上表面的累积层中电子因栅极上施加高电压而大量累积，此时N阱累积层形成类似N型重掺杂区，可以大幅提升齐纳击穿(Zener Breakdown)时N阱导带中的电子隧穿进入P型重掺杂区价带的几率，所以可以大幅提升该栅控P-i-N二极管的齐纳击穿时的反向击穿电流；从而提升该器件充当防静电保护器件时的二次击穿电流。N型多晶硅栅极部分覆盖N阱,N型多晶硅栅极与阴极存在一定的距离，调节N型多晶硅栅极与阴极之间的距离可以调节反向偏置时的耗尽区宽度，从而在一定范围内调节栅控P-i-N二极管的触发电压。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种栅控P-i-N二极管，其特征在于，至少包括：
背栅；位于该背栅上的氧化硅绝缘层；位于氧化硅绝缘层之上的体硅；
位于所述体硅中的N阱；分别位于所述N阱两侧的N型重掺杂区和P型重掺杂区；位于所述N阱外侧的浅沟道隔离区；
位于所述N阱上方的栅极；所述栅极和所述N型重掺杂区连接并一同构成该栅控P-i-N二极管的阳极；所述P型重掺杂区构成该栅控P-i-N二极管的阴极；所述栅极的另一端与所述P型重掺杂区之间的水平距离为0～0.3μm；
所述栅极的长度为0.01～1μm。
2.根据权利要求1所述的栅控P-i-N二极管，其特征在于：所述栅极为N型多晶硅栅极。
3.根据权利要求2所述的栅控P-i-N二极管，其特征在于：位于所述N阱上的栅极覆盖所述N阱的一部分。
4.根据权利要求3所述的栅控P-i-N二极管，其特征在于：所述栅极的一端与所述N阱靠近所述N型重掺杂区的一侧对齐，所述栅极的另一端与所述P型重掺杂区存在间距。
5.根据权利要求1所述的栅控P-i-N二极管，其特征在于：所述背栅为P型衬底。
6.根据权利要求1至5所述的任意一项的栅控P-i-N二极管的制造方法，其特征在于：该方法至少包括以下步骤：
步骤一、提供衬底和位于该衬底上的氧化硅绝缘层；该氧化硅绝缘层之上设有体硅；
步骤二、在所述体硅中形成N阱；
步骤三、在所述N阱中形成浅沟道隔离区；
步骤四、在所述N阱的两侧分别形成N型重掺杂区和P型重掺杂区；
步骤五、在所述N阱的上方形成栅极；
步骤六、将所述衬底接出形成背栅。
7.根据权利要求6所述的栅控P-i-N二极管的制造方法，其特征在于：该方法还具有步骤七：将所述栅极和所述N型重掺杂区连接并接出形成阳极；将所述P型重掺杂区接出形成阴极。
8.根据权利要求6所述的栅控P-i-N二极管的制造方法，其特征在于：步骤一中的所述衬底为P型衬底。
9.根据权利要求6所述的栅控P-i-N二极管的制造方法，其特征在于：步骤五中在所述N阱上方形成的栅极为N型多晶硅栅极。
10.根据权利要求9所述的栅控P-i-N二极管的制造方法，其特征在于：所述栅极的一端与所述N阱靠近所述N型重掺杂区的一侧对齐，所述栅极的另一端与所述P型重掺杂区存在间距。
11.根据权利要求10所述的栅控P-i-N二极管的制造方法，其特征在于：所述栅极的另一端与所述P型重掺杂区之间的水平距离为0～0.3μm。
12.根据权利要求11所述的栅控P-i-N二极管的制造方法，其特征在于：所述栅极的长度为0.01～1μm。
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