CN110277774B - 具有从受保护总线耦合到地的fet器件的保护电路 - Google Patents

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Abstract

半导体器件包括电压输入电路节点和接地节点。第一晶体管耦合在电压输入电路节点和接地节点之间。触发电路与第一晶体管并联耦合在电压输入电路节点和接地节点之间。触发电路包括触发二极管。触发电路的输出耦合到第一晶体管的控制端子。通过在电压输入电路节点和接地节点之间耦合负载来为负载供电。

Description

具有从受保护总线耦合到地的FET器件的保护电路
要求国内优先权
本申请要求2018年3月16日提交的美国临时申请号62/643,923的权益，该申请通过引用并入本文。
技术领域
本发明总体涉及电过应力(EOS)和静电放电(ESD)保护电路，更具体地，涉及通过晶体管将电流浪涌引导到地的保护电路。
背景技术
半导体器件通常存在于现代电子产品中。半导体器件的电子部件的数量和密度不同。分立的半导体器件通常包含一种类型的电子部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器或功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包含数百至数百万个电子部件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池和数字微镜器件(DMD)。
半导体器件执行广泛的功能，例如信号处理、高速计算、发送和接收电磁信号、控制电子设备、将太阳光转换成电，以及为电视显示器创建视觉投影。半导体器件存在于娱乐、通信、电力转换、网络、计算机和消费产品领域。半导体器件也可用于军事应用、航空、汽车、工业控制器和办公设备。
瞬态电压抑制(TVS)二极管通常用于保护半导体器件免受静电放电(ESD)和电过应力(EOS)事件的影响。可以提供TVS二极管，其阴极连接到半导体器件的电压输入，阳极连接到接地节点，以免受电压输入上的电压浪涌的影响。TVS二极管在正常电压电平下近似为开路，但是当输入电压电位超过TVS二极管的击穿电压(VBR)时，通过TVS二极管的电流电阻显著降低。来自ESD或EOS事件的过量电流通过TVS二极管流到接地节点，这有助于将输入电压电位保持在附加负载的安全水平内。负载可以是集成电路(IC)、电路板、另一电路元件、电路元件的任何组合，或由输入电压供电的任何其他器件。
用于ESD和EOS抑制的TVS二极管的一个问题是TVS二极管吸收大部分分流到地的瞬态能量。因此，高能TVS必须体积大。对于高压系统，例如工业传感器、汽车负载突降和电机控制器，问题更加复杂。由于TVS二极管可以吸收的最大能量与其尺寸成正比，因此具有高电压输入和高电流瞬态的应用可能需要不切实际的大型TVS二极管。因此，需要一种可用于高压和高瞬态电流浪涌抑制应用的改进的保护装置。
附图说明
图1示出了用于EOS抑制的耦合在电压线和地之间的场效应晶体管(FET)；
图2a和2b示出了使用TVS二极管作为用于EOS FET的触发电路；
图3a和3b示出了在EOS FET触发电路中使用的双极结型晶体管(BJT)；
图4a和4b示出了在EOS FET触发电路中使用的FET；
图5示出了配置为触发EOS FET的p型沟道FET，所述EOS FET是n型沟道FET；
图6a-6c示出了耦合到EOS FET栅极端子的限压电路；
图7a-7c示出了利用EOS FET的双向保护电路；
图8a和8b示出了利用电流镜放大控制电压的EOS FET触发电路；
图9a和9b示出了与EOS FET串联的电阻器；以及
图10示出了耦合到电气器件的电力输入的EOS FET。
具体实施方式
在下面的描述中参考附图在一个或多个实施例中描述了本发明，其中相同的数字表示相同或相似的元件。尽管根据用于实现本发明目标的最佳模式描述了本发明，但本领域技术人员将理解的是，该描述旨在覆盖可以包括在由所附权利要求限定的本发明的精神和范围内的替换、修改和等同物，以及由以下公开和附图支持的权利要求等同物。
图1示出了基于FET的电过应力(EOS)抑制装置。虽然专门讨论了EOS，但基于FET的抑制装置可用于保护负载免受其他类型的不期望的电瞬态的影响。在图1中，EOS FET 10包括耦合到输入电压(VIN)节点30的源极端子和耦合到接地节点40的漏极端子。EOS FET10的栅极端子14耦合到触发电路20。触发电路20与EOS FET 10并联耦合在VIN节点30和接地节点40之间。触发电路20控制类似于通断开关的EOS FET 10，使用耦合到栅极端子14的输出通过EOS FET导通或断开将电流从VIN节点30切换到接地节点40。
待保护的负载50与EOS FET 10并联耦合在VIN节点30和接地节点40之间。在正常操作期间，EOS FET 10断开，并且没有显著的电流通过EOS FET从VIN节点30流到接地节点40。电流通过负载50从VIN节点30流到接地节点40以给负载供电。当触发电路20检测到VIN节点30上的电瞬态时，触发电路导通EOS FET 10以将VIN节点30上的多余能量引导到接地节点40。导通EOS FET 10使电流通过EOS FET而不是通过负载50，从而将VIN节点30保持在负载的安全电压电位。当VIN节点30上的瞬态衰减时，触发电路20使EOS FET 10关闭，并且负载继续由VIN节点的电压电位正常供电。
基于FET的保护电路的一个优点是EOS FET拓扑不具有闩锁效应机构。现有技术通常使用诸如TRIAC或SCR的电路，其闭锁并继续传导电流直到输入电压被完全移除。然而，即使输入电压没有返回到零，当VIN节点30返回到正常电压电位时，触发电路20也能够断开EOSFET 10。另一个优点是EOS FET 10提供的深度跳回。EOS FET 10具有低通态电压，从而对于给定的管芯尺寸耗散更多的电力。虽然EOS FET 10示出为p型沟道FET，但也可以使用n型沟道FET。
图2a和2b示出了使用在VIN节点30和接地节点40之间串联耦合的触发二极管60和电阻器62形成的触发电路20。触发二极管60可以是任何形式的触发二极管，例如TVS二极管、齐纳(Zener)二极管或包含单个或多个p-n接头的另一器件。触发二极管60可以是在VIN节点30的给定电压电位以下近似开路的任何电路元件，并且当VIN节点30超过给定电压时导电。选择触发二极管60以使击穿电压(VBR)等于或大于输入到负载50的预期电压电位。
图2a使用触发电路20a来触发p型沟道EOS FET 10。触发电路20a包括耦合在VIN节点30和EOS FET 10的栅极14之间的电阻器62。触发二极管60包括耦合到栅极14的阴极和耦合到接地节点40的阳极。触发二极管60和电阻器62串联耦合在VIN节点30和接地节点40之间，并且EOS FET 10的栅极14耦合到触发二极管和电阻器之间的电路节点。
在正常操作期间，电阻器62将栅极14耦合到VIN节点30，从而将EOS FET 10的栅极保持在VIN节点30的电压电位附近。EOS FET 10的源极端子耦合到VIN节点30，因此栅极-源极电压近似为零并且EOS FET保持断开。当VIN节点30的电压电位超过触发二极管60的VBR时，电流流过触发二极管，并因此流过电阻器62。在电阻器62上产生的电压降降低了EOSFET 10的栅极端子14处的电压电位，这导致源极-栅极电压超过EOS FET的导通阈值。导通EOS FET 10，其将EOS电流从VIN节点30分流到接地节点40。虽然一些电流继续流过电阻器62和触发二极管60，但是大部分瞬态电流是通过EOS FET 10分流到接地节点40。触发二极管60可以制造得相对较小，因为通过触发二极管的电流比整个浪涌电流小几个数量级。
图2b示出了利用触发电路20b触发n型沟道EOS FET 10a的类似电路。触发电路20b使触发二极管60的阴极耦合到VIN节点30，并且使触发二极管的阳极耦合到栅极14。电阻器62耦合在栅极14和接地节点40之间。电阻器62和触发二极管60的位置在触发电路20a和20b之间切换。
触发电路20b与触发电路20a类似地操作。在正常操作期间，电阻器62将栅极14耦合到接地节点40，并将栅极端子保持在接近节点40的电压电位附近。当VIN节点30处的输入电压电位超过触发二极管60的VBR时，电流从VIN节点到接地节点40串联地流过触发二极管60和电阻器62。跨过电阻器62所得的电压降升高EOS FET 10a的栅极14处的电压电位，从而导通EOS FET。VIN节点30上的瞬态能量尖峰通过EOS FET 10a转向接地节点40，如图2a所示。在图2a和2b中，当瞬态事件衰减时，触发二极管60基本上停止传导电流，并且电路在EOSFET 10或10a断开时返回到正常操作状态。
图3a和3b示出了在触发电路中使用双极结型晶体管(BJT)的实施例。图3a中的触发电路20c类似于图2a中的触发电路20a，其中添加了BJT 70和电阻器72。BJT 70是NPNBJT，其具有耦合到触发二极管60的阴极的集电极端子，耦合到触发二极管的阳极端子的基极端子，以及耦合到接地节点40的发射极端子。电阻器72从BJT 70的基极耦合到接地节点40。
在一种操作模式中，具有BJT 70的触发电路20c与图2a中的触发电路20a类似地操作。电阻器62、电阻器72和触发二极管60串联耦合在VIN节点30和接地节点40之间。电阻器62、触发二极管60和BJT 70的基极-发射极结也串联耦合在VIN节点30和接地节点40之间。当VIN节点30的电压电位上升并超过触发二极管60的VBR加上BJT 70的基极-发射极电压(VBE)时，足够的偏置电流流入BJT 70的基极以导通BJT。BJT 70的集电极通过电阻器62连接到VIN节点30，钳位在BJT VBE的电压加上触发二极管60的VBR。一旦通过电阻器62的电流在栅极14处引起足够的电压降，则EOS FET 10导通以主要通过EOS FET而不是BJT 70转移浪涌电流。电阻器72是泄放电阻器，其帮助将通过触发二极管60的一些电流旁路到接地节点40而不是进入BJT 70的基极。电阻器72有助于降低BJT 70在高温条件下不期望地导通的可能性。
在第二操作模式中，BJT 70具有在高转换速率瞬态期间减少触发电路的响应时间的附加益处。当VIN节点30的电压电位以足够高的速率上升时，通过BJT 70的寄生电容的电流能够升高BJT的基极处的电压电位。在具有足够快的上升时间的瞬态事件期间，通过BJT70的寄生电容的电流能够在输入电压达到触发二极管60的击穿电压加上BJT 70的VBE之前导通BJT。因为BJT 70通过触发转换速率而在比触发二极管60的VBR加上BJT 70的VBE更低的电压下导通EOS FET 10，所以降低了电路两端的钳位电压，从而降低了EOS FET中的功耗。由于钳位电压降低，具有BJT 70的触发电路可以在相同的FET尺寸下处理更高的峰值脉冲电流。另一个优点是BJT 70除了允许瞬态更快地分流到地之外，还有助于将一些瞬态电流吸收到地。
图3b示出了具有PNP BJT 70a的类似电路。BJT 70a包括通过电阻器62耦合到VIN节点30的发射极端子、耦合到触发二极管60的阴极的基极端子、以及耦合到接地节点40的集电极端子。触发二极管60的阳极耦合到接地节点40。EOS FET 10的栅极14耦合到BJT 70a和电阻器62之间的电路节点。当输入电压超过BJT 70a的基极-发射极导通电压和触发二极管60的VBR之和时，电流流过电阻器62，并且电阻器两端的电压降导通EOS FET 10。如上面在图3a中所述，在高转换速率瞬态事件期间通过BJT 70a的寄生电容器的电流能够在VIN节点30到达触发二极管60的VBR之前导通BJT。虽然在图3a和3b中使用p型沟道EOS FET10，但是可以使用NPN或PNP BJT和n型沟道EOS FET 10a中任一来制造类似的电路。一个示例在下面的图6b中示出。
图4a和4b示出了与图3a和3b中的电路类似的电路，但是BJT 70和70a分别由FET器件80和80a代替。图4a和4b中的触发电路20e和20f类似地操作，并且提供类似的益处，以触发图3a和3b中的电路20c和20d。触发电路20f增加电阻器82以在FET 80a的栅极端子产生控制电压，这在触发电路20d中不是必需的，因为BJT 70a由电流控制。
图5示出了用于传导瞬态电流的主路径是n型沟道EOS FET 10a的实施例。p型沟道FET90用于驱动EOS FET 10a。图5中的触发电路20c与图3a中的触发电路相同，但是上述或下述触发电路中的任何一个可以与触发电路和作为驱动器的EOS FET之间的FET 90一起使用。当VIN节点30上的输入电压超过用于触发电路20c导通FET 90的阈值时，电流流过电阻器92。通过电阻器92的电流升高EOS FET 10a的栅极14处的电压，从而导通EOS FET并通过主EOS FET将瞬态电流转移到地。
用于图5中的EOS FET 10a的n型沟道FET是理想的，因为对于给定的电流吸收能力，n型沟道FET通常小于p型沟道FET。然而，n型沟道EOS FET 10a需要正栅极到源极电压才能导通。具有由p型沟道FET 90触发的n型沟道EOS FET 10a允许EOS FET由来自触发电路20c的负栅极-源极控制信号触发，该触发电路20c使用FET 90作为驱动器。在其他实施例中，n型沟道FET 90用于驱动p型沟道EOS FET 10。
图6a-6c示出了耦合在触发电路20和EOS FET 10a之间的限压电路100。图6a示出了图2b的实施例，其中增加了耦合在触发电路20b和EOS FET 10a之间的限压电路100。限压电路100包括BTT 102、二极管104和电阻器106。二极管104是齐纳二极管或具有可预测的VBR的另一种类型的二极管。与图2b一样，当VIN节点30超过触发二极管60的VBR时，EOS FET 10a导通。电阻器106将电流从VIN节点30引导到BJT 102的基极端子，以正向偏置基极-发射极结并允许电流从VIN节点流到EOS FET 10a的栅极。在图2a中，栅极端子14处的电压电位随着VIN节点30的电压的增加而无限地增加。在图6a中，限压电路100限制栅极端子14处的电压。当栅极14处的电压电位超过二极管104的VBR时，来自VIN节点30通过触发二极管60的电流流过电阻器106和二极管104到达接地节点40，而不是仅流过电阻器62，以进一步增加栅极14处的电压。
图6b示出了应用于图3a和3b中的触发机构的变型的限压电路100，其具有n型沟道EOS FET 10a和NPN BJT 70。在图6b的触发电路20g中，BJT 70耦合在VIN节点30和栅极14之间以考虑n型沟道FET，与其中BJT 70位于栅极和接地节点40之间的触发电路20c相反。
图6c示出了应用于图5的实施例的限压电路100，其具有触发电路20c和驱动器FET90。
图6b和6c中的BJT 102、二极管104和电阻器106以与图6a中类似的方式限制EOSFET 10a的栅极端子处的电压电位。类似的限压电路可以与上述或下述触发电路中的任何一个一起使用，具有触发电路20实施例中的任何一个，并且具有或不具有驱动器FET 90。
双向瞬态抑制电路(即能够传导具有正极性或负极性的瞬态浪涌)，可以通过以背对背配置组合上述或下述单向瞬态电压抑制电路中的任何两个来产生。图7a-7c示出了使用双向触发二极管以及两个p型沟道EOS FET形成的附加双向实施例。
在图7a中，EOS FET 110a和110b串联耦合在VIN节点30和接地节点40之间。EOSFET110a和110b都是p型沟道FET。触发二极管112a和112b是双向触发二极管。如果VIN节点30处的电压电位超过接地节点40处的电压电位，所超出的电压电位至少为触发二极管的击穿电压，或者如果VIN节点处电压电位低于地电压，所低出的电压电位为击穿电压或更高，则触发二极管112a和112b传导电流。当触发二极管112a和112b在VIN节点30处以正输入电压导通时，通过电阻器114a的电流在电阻器两端产生电压，该电压导通EOS FET 110a。瞬态电流流过EOS FET 110a和EOS FET 110b的体二极管到达接地节点40。即使通过电阻器114b的电流提高了栅极14b处的电压电位，保持EOS FET 110b断开，瞬态电流也能够通过体二极管流过EOS FET 110b。
当触发二极管112a和112b在VIN节点30上传导具有负电压电位的瞬态时，通过电阻器114b的电流导通EOS FET 110b，允许瞬态电流流过EOS FET 110b和EOS FET 110a的体二极管。利用VIN节点30上的正或负瞬态，瞬态电流主要流过EOS FET 110a和110b。
图7b示出了另一双向实施例，其中触发二极管122和电阻器124a和124b串联耦合在VIN节点30与接地节点40之间。触发二极管122通过电阻器124a耦合到VIN节点30以及通过电阻器124b耦合到接地节点40。EOS FET 110a和110b都是p型沟道器件，并且在VIN节点30和接地节点40之间彼此串联耦合，与二极管122、电阻器124a和电阻器124b并联耦合。EOS FET110a的栅极14a耦合在电阻器124a和触发二极管122之间。当VIN节点30的电压电位相对于接地节点40在正或负方向上超过触发二极管的VBR时，电流流过触发二极管122。在正瞬态期间通过电阻器124a从VIN节点30流过的电流导通EOS FET 110a，并且瞬态电流通过EOS FET110a和EOS FET 110b的体二极管分流到接地节点40。在VIN节点30上的负瞬态期间通过电阻器124b从接地节点40流过的电流导通EOS FET 110b，并且负瞬态电流通过EOS FET 110b和EOS FET 110a的体二极管分流到地。
图7c示出了具有添加到图7b的实施例的可选二极管126a和126b的实施例。当不依赖于相应电阻器124两端的电压以导通相应的EOS FET 110时，二极管126a和126b有助于限制分别通过电阻器124a和124b两端的电压降。二极管126a和126b在断开相应EOS FET 110的方向上限制的栅极14a和14b处的电压电位。
图8a和8b示出了具有用于放大施加到EOS FET的栅极电压的电流镜的实施例。图8a示出了耦合在VIN节点30和接地节点40之间的n型沟道EOS FET 10a。PNP BJT 130和132都具有耦合到VIN节点30的发射极。BJT 130和132的基极端子彼此耦合并且耦合到触发二极管134的阴极。BJT 130的集电极通过电阻器136耦合到接地节点40。BJT 132的集电极通过电阻器138耦合到接地节点40。EOS FET 10a的栅极14耦合在BJT 132和电阻器138之间。
电流镜通过使BJT 130和132两者的发射极和基极保持在相同的电压电位附近来工作。使得BJT导通的VIN节点30的电压电位由触发二极管134的VBR控制。一旦BJT 130和132导通，通过BJT的电流比率由电阻器136和138的值的比率控制。
当VIN节点30处的输入电压小于触发二极管134的VBR时，BJT 130和132不传导显著电流，并且没有显著电流流过电阻器138。EOS FET 10a的栅极处于接地电位附近。当输入电压充分增加以使触发二极管134导通时，BJT 130和132导通并传导电流。通过电流镜比率的配置放大通过BJT 132的电流，使得电阻器138两端的电压降比电阻器136两端的电压降大出数量级。在电路可能无法导通EOS FET的情况下，放大使得栅极14处的电压达到EOSFET10a的导通阈值。电流镜也可以用PNP BJT而不是图示的NPN BJT或p型沟道或n型沟道FET来实现。
图8b示出了具有p型沟道EOS FET 10的类似实施例。类似于图8a，当VIN节点30超过触发二极管144的VBR时，通过BJT 140和电阻器146的电流由BJT 142放大到电阻器148两端的较大电压降。电阻器148两端的电压降超过EOS FET 10的导通阈值，并且浪涌电流通过EOS FET分流到地。
图9a和9b示出了在任何上述实施例中与EOS FET串联耦合的可选电阻器150。电阻器150与EOS FET共享电压应力，这改善了EOS FET能够处理的浪涌电流量。电阻器150耦合在n型沟道EOS FET 10a或p型沟道EOS FET 10的漏极侧，使得电阻器两端的电压降不会改变栅极-源极电压。然而，在其他实施例中，电阻器150可以放置在EOS FET的源极侧。在图7a-7c的双向实施例中，电阻器150可以耦合在两个EOS FET 110a和110b之间，使得电阻器位于两个EOS FET的漏极侧。
上面公开的保护电路利用用于触发EOS FET的小得多的高压TVS二极管代替现有技术中用于分流瞬态的物理上大的高压和高电流TVS二极管。EOS FET是不期望的瞬态电流的主要电流路径。可以使用双极晶体管代替EOS FET。然而，FET是优选的，因为电压用于控制FET，其对控制电路具有高阻抗。为EOS BJT获得足够的基极电流比仅仅将FET的栅极提升到足够的电压电位更具挑战性。
图10示出了移动器件162，其中EOS FET 10耦合在来自通用串行总线(USB)端口160的电源和接地导电迹线之间。USB端口160的电源和接地分别耦合到移动设备162内的VIN节点30和接地节点40。VIN节点30和接地节点40引导到移动片上系统(SoC)处理器164以为SoC供电。EOS FET 10耦合在VIN节点30和接地节点40之间，以吸收电源输入上的瞬态电事件。提供触发二极管60和电阻器62以在瞬态事件期间导通EOS FET 10。EOS FET 10为移动设备162的任何连接部件提供保护。
在其他实施例中使用任何其他公开的触发机构和EOS FET实施例。除了移动设备162之外，所公开的EOS FET电路可以用于在任何其他合适的电子设备中将瞬态分流到地。EOS FET保护电路也可用于保护耦合到任何电信号的任何器件，而不仅仅是低压电源信号，例如更高电压总线、音频信号、数据信号等。
虽然已经详细示出了本发明的一个或多个实施例，但是本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的范围的情况下，可以对那些实施例进行修改和调整。

Claims (14)

1.一种半导体器件，包括：
电压输入电路节点；
接地节点；
第一晶体管，其包括连接到所述电压输入电路节点的源极端子，其中所述第一晶体管是p型沟道场效应晶体管；
第二晶体管，其包括连接到第一晶体管的漏极端子的集电极端子，其中所述第二晶体管是NPN双极结型晶体管；
第一触发二极管，其包括连接到第二晶体管的基极端子的阴极和连接到接地节点的阳极；
第三晶体管，其包括耦合到电压输入电路节点的漏极端子、耦合到接地节点的源极端子，以及连接到第二晶体管的发射极端子的栅极端子，其中所述第三晶体管是n型沟道场效应晶体管；以及
触发电路，所述触发电路包括耦合到所述电压输入电路节点的输入和连接到第一晶体管的栅极端子的输出，其中，
触发电路还包括：
电阻器，其第一端连接到所述电压输入电路节点，其第二端连接到第一晶体管的栅极端子；
第四晶体管，其包括连接到第一晶体管的栅极端子的集电极端子和连接到接地节点的发射极端子，其中第四晶体管是NPN双极结型晶体管，以及
第二触发二极管，其包括连接到第一晶体管的栅极端子的阴极和连接到第四晶体管的基极端子的阳极。
2.根据权利要求1所述的半导体器件，进一步包括耦合在电压输入电路节点和接地节点之间的负载，以为负载供电。
3.根据权利要求1所述的半导体器件，进一步包括耦合在触发电路和第一晶体管之间的限压电路。
4.根据权利要求1所述的半导体器件，进一步包括与所述第三晶体管串联耦合的电阻器，其中所述电阻器的第一端子耦合到所述电压输入电路节点，并且所述电阻器的第二端子耦合到所述第三晶体管的导电端子。
5.一种半导体器件，包括：
电路节点；
接地节点；
第一晶体管(90)，所述第一晶体管(90)包括耦合到所述电路节点的第一导电端子；
第二晶体管(102)，所述第二晶体管(102)包括耦合到所述第一晶体管的第二导电端子的第二晶体管的第一导电端子；
第一触发二极管(104)，所述第一触发二极管(104)耦合在所述第二晶体管的控制端子和所述接地节点之间；
第三晶体管(10a)，所述第三晶体管(10a)包括控制端子、第一导电端子和第二导电端子，其中控制端子耦合到所述第二晶体管的第二导电端子，第一导电端子耦合到所述电路节点，第二导电端子耦合到所述接地节点；以及
触发电路，所述触发电路包括耦合到所述电路节点的输入和耦合到所述第一晶体管的控制端子的触发电路的输出，其中所述触发电路进一步包括，
第四晶体管(70)，所述第四晶体管(70)包括耦合到所述第一晶体管的控制端子的第四晶体管的第一导电端子和耦合到所述接地节点的第四晶体管的第二导电端子，以及
第二触发二极管(60)，所述第二触发二极管(60)耦合在所述第一晶体管的控制端子和所述接地节点之间，其中所述第二触发二极管包括耦合到所述第四晶体管的控制端子的第二触发二极管的第一端子。
6.根据权利要求5所述的半导体器件，进一步包括与所述电路节点和所述接地节点之间的第三晶体管串联耦合的电阻器。
7.根据权利要求5所述的半导体器件，其中所述第二触发二极管的第一端子是所述第二触发二极管的阳极，并且所述第二触发二极管的阴极耦合到所述第一晶体管的控制端子。
8.根据权利要求5所述的半导体器件，其中所述第二触发二极管的第一端子是所述第二触发二极管的阴极，并且所述第二触发二极管的阳极耦合到所述接地节点。
9.根据权利要求5所述的半导体器件，其中所述第一晶体管和第三晶体管是场效应晶体管，并且所述第二晶体管和第四晶体管是双极结型晶体管。
10.根据权利要求5所述的半导体器件，其中所述第四晶体管的第一导电端子直接电耦合到所述第一晶体管的控制端子，无需任何中间半导体器件。
11.一种电过应力保护方法，包括：
提供包括电路节点和接地节点的电气器件；
提供第一晶体管，所述第一晶体管包括连接到所述电路节点的源极端子，其中所述第一晶体管是p型沟道场效应晶体管；
提供第二晶体管，所述第二晶体管包括连接到第一晶体管的漏极端子的集电极端子，其中所述第二晶体管是NPN双极结型晶体管；
提供第一触发二极管，所述第一触发二极管包括连接到第二晶体管的基极端子的阴极和连接到接地节点的阳极；
提供第三晶体管，所述第三晶体管包括耦合到电路节点的漏极端子、耦合到接地节点的源极端子，以及连接到第二晶体管的发射极端子的栅极端子，其中所述第三晶体管是n型沟道场效应晶体管；以及
提供触发电路，所述触发电路包括耦合到所述电路节点的输入和连接到第一晶体管的栅极端子的输出，其中，
触发电路还包括：
电阻器，其第一端连接到所述电路节点，其第二端连接到第一晶体管的栅极端子；
第四晶体管，其包括连接到第一晶体管的栅极端子的集电极端子和连接到接地节点的发射极端子，其中第四晶体管是NPN双极结型晶体管，以及
第二触发二极管，其包括连接到第一晶体管的栅极端子的阴极和连接到第四晶体管的基极端子的阳极。
12.根据权利要求11所述的方法，进一步包括提供耦合在所述电路节点和所述第一晶体管的控制端子之间的电阻器。
13.根据权利要求11所述的方法，进一步包括提供耦合在所述第三晶体管的控制端子和所述接地节点之间的电阻器。
14.根据权利要求11所述的方法，进一步包括在所述电路节点与所述接地节点之间提供与所述第三晶体管串联耦合的电阻器。
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