KR102563583B1 - 보호 버스에서 접지로 연결된 fet 디바이스를 갖는 보호 회로 - Google Patents

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Abstract

반도체 디바이스가 전압 입력 회로 노드 및 접지 노드를 포함한다. 제1 트랜지스터가 전압 입력 회로 노드와 접지 노드 사이에 연결된다. 트리거링 회로가 전압 입력 회로 노드와 접지 노드 사이에 제1 트랜지스터와 병렬로 연결된다. 트리거링 회로는 트리거 다이오드를 포함한다. 트리거링 회로의 출력은 제1 트랜지스터의 제어 단자에 연결된다. 부하가 부하를 전압 입력 회로 노드와 접지 노드 사이에 연결함으로써 전력 공급 받는다.

Description

보호 버스에서 접지로 연결된 FET 디바이스를 갖는 보호 회로{PROTECTION CIRCUIT WITH A FET DEVICE COUPLED FROM A PROTECTED BUS TO GROUND}
우선권 주장
본 출원은 2018년 03월 16일에 출원된 미국 가특허 출원 번호 62/643,923의 이익을 주장하며, 이 출원은 본 명세서에 참조로 포함된다.
발명의 분야
본 발명은 일반적으로 전기적 과부하(electrical overstress)(EOS) 및 정전 방전(electrostatic discharge)(ESD) 보호 회로와 관련되고 더 구체적으로 트랜지스터를 통해 전직 전류 서지를 접지로 라우팅하는 보호 회로와 관련된다.
반도체 디바이스는 현대의 전자 제품에서 흔히 발견된다. 반도체 디바이스는 전기 구성요소의 수 및 밀도가 다양하다. 이산 반도체 디바이스는 일반적으로 일종의 전기적 부품, 가령, 발광 다이오드(LED), 소형 신호 트랜지스터, 저항, 커패시터, 인덕터, 또는 파워 금속-옥사이드-반도체 전계 효과 트랜지스터(MOSFET)을 포함한다. 집적 반도체 디바이스는 일반적으로 수백 내지 수십만 개의 전기적 부품을 포함한다. 집적 반도체 디바이스의 예시로는 마이크로제어기, 마이크로프로세서, 전하 결합 디바이스(CCD), 태양 전지, 및 디지털 마이크로-미러 디바이스(DMD)를 포함한다.
반도체 디바이스는 다양한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 디바이스 제어, 태양광을 전기로의 변환, 및 텔레비전 디스플레이를 위한 시각적 투사 생성을 수행한다. 반도체 디바이스가 엔터테인먼트, 통신, 전력 보존, 네트워크, 컴퓨터 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 또한 군사, 항공, 자동차, 산업 제어기 및 사무실 장비에서도 발견된다.
정전 방전(ESD) 및 전기적 과부하(EOS) 이벤트로부터 반도체 디바이스를 보호하기 위해 과도 전압 억제(TVS) 다이오드가 흔히 사용된다. TVS 다이오드에 반도체 디바이스의 전압 입력에 연결되는 캐소드 및 접지 노드에 연결된 애노드가 제공되어, 전압 입력의 전압 서지로부터 보호할 수 있다. TVS 다이오드는 보통의 전압 레벨에서 거의 개방 회로이지만, 입력 전압 전위가 TVS 다이오드의 항복 전압(VBR)을 초과할 때 TVS 다이오드를 통한 전기 전류의 저항이 상당히 감소된다. ESD 또는 EOS 이벤트로부터의 과량의 전기 전류가 TVS 다이오드를 통해 접지 노드로 흐르며, 이는 입력 전압 전위를 연결된 부하에 대한 안전 수준 내로 유지하는 것을 돕는다. 부하는 집적 회로(IC), 회로 기판, 또 다른 회로 요소, 회로 요소의 임의의 조합, 또는 입력 전압에 의해 전력 공급되는 그 밖의 다른 임의의 디바이스일 수 있다.
ESD 및 EOS 억제를 위한 TVS 다이오드가 갖는 한 가지 문제는 TVS 다이오드가 접지로 분로되는 과량의 에너지의 대부분을 흡수한다는 것이다. 따라서 고-에너지 TVS가 물리적으로 커야 한다. 문제가 고 전압 시스템, 가령, 산업용 센서, 자동차 부하 덤프 및 모터 제어기와 혼합된다. TVS 다이오드가 흡수할 수 있는 에너지의 최대양이 이의 크기에 비례하기 때문에, 고전압 입력과 고 전류 과도상태 모두 비실용적으로 큰 TVS 다이오드를 필요로 할 수 있다. 따라서 고전압 및 고 과도 전류 서지 억제를 위해 사용될 수 있는 개선된 보호 디바이스가 필요하다.
도 1은 EOS 억제를 위해 전압 라인과 접지 사이에 연결된 전계 효과 트랜지스터(FET)를 도시한다.
도 2a 및 2b는 EOS FET를 위한 트리거링 회로로서 TVS 다이오드를 이용하는 것을 도시한다.
도 3a 및 3b는 EOS FET 트리거링 회로에서 사용되는 바이폴라 접합 트랜지스터(BJT)를 도시한다.
도 4a 및 4b는 EOS FET 트리거링 회로에서 사용되는 FET를 도시한다.
도 5는 n-채널 FET인 EOS FET를 트리거링하도록 구성된 p-채널 FET를 도시한다.
도 6a-6c는 EOS FET 게이트 단자에 연결된 전압-제한 회로를 도시한다.
도 7a-7c는 EOS FET를 이용하는 양방향 보호 회로를 도시한다.
도 8a 및 8b는 제어 전압을 증폭하도록 전류 미러를 이용하는 EOS FET 트리거링 회로를 도시한다.
도 9a 및 9b는 EOS FET와 직렬 연결된 저항기를 도시한다.
도 10은 전기 디바이스의 전력 입력에 연결된 EOS FET를 도시한다.
본 발명은 도면을 참조하여 이하의 기재에서 하나 이상의 실시예로 기재되며, 여기서 유사한 도면 부호가 유사하거나 동일한 요소를 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최상의 모드로 기재되지만, 해당 분야의 통상의 기술자라면 기재는, 첨부된 청구항 및 청구항의 균등예에 의해 정의되고, 다음의 기재 및 도면에 의해 뒷받침되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정, 및 균등예를 포함하는 것을 의도한다.
도 1은 FET 기반 전기 과부하(EOS) 억제 디바이스를 도시한다. EOS가 특정하게 언급되지만, FET 기반 억제 디바이스는 그 밖의 다른 유형의 원치 않는 전기적 과도상태로부터 부하를 보호하는 데 사용될 수 있다. 도 1에서, EOS FET(10)는 입력 전압(VIN) 노드에 연결된 소스 단자 및 접지 노드(40)에 연결된 드레인 단자를 포함한다. EOS FET(10)의 게이트 단자(14)가 트리거링 회로(20)에 연결된다. 트리거링 회로(20)는 EOS FET(10)와 병렬로 VIN 노드(30)와 접지 노드(40) 사이에 연결된다. 트리거링 회로(20)가 온-오프 스위치와 유사하게 EOS FET(10)를 제어하여, 게이트 단자(14)에 연결된 단자를 이용하는 것을 온 또는 오프함으로써 EOS FET를 통해 VIN 노드(30)로부터 접지 노드(40)로의 전기 전류를 스위칭한다.
보호될 부하(50)가 VIN 노드(30)와 접지 노드(40) 사이에 EOS FET(10)와 병렬로 연결된다. 정상 동작 동안, EOS FET(10)는 꺼지고 어떠한 유의미한 전기 전류도 EOS FET를 통해 VIN 노드(30)로부터 접지 노드(40)로 흐르지 않는다. 전류는 VIN 노드(30)로부터 부하(50)를 통해 접지 노드(40)로 흘러, 부하에 전력을 공급한다. 트리거링 회로(20)에 의해 VIN 노드(30) 상의 전기적 과도상태가 검출될 때, 트리거링 회로가 EOS FET(10)를 켜서 VIN 노드(30) 상의 과량의 에너지를 접지 노드(40)로 라우팅할 수 있다. EOS FET(10)를 켜는 것이 전기 전류가 부하(50)가 아니라 EOS FET를 통하도록 라우팅하여, VIN 노드(30)를 부하를 위한 안전한 전압 전위로 유지할 수 있다. VIN 노드(30) 상의 과도상태가 안정될 때, 트리거링 회로(20)는 EOS FET(10)를 다시 끄고, 부하는 보통 때처럼 VIN 노드의 전압 전위에 의해 계속 전력 공급 받는다.
FET 기반 보호 회로의 한 가지 이점은 EOS FET 토폴로지가 래치-업(latch-up) 메커니즘을 갖지 않는다는 것이다. 기존 기술은 흔히, 입력 전압이 완전히 제거될 때까지 래치업(latch-up)하고 전도 전류를 지속시키는 TRIAC 또는 SCR 같은 회로를 이용한다. 그러나 트리거링 회로(20)는 입력 전압이 0으로 복귀하지 않는 경우라도, VIN 노드(30)가 정상 전압 전위로 복귀할 때 EOS FET(10)를 끌 수 있다. 또 다른 이점은 EOS FET(10)에 의해 제공되는 딥 스냅 백이다. EOS FET(10)는 낮은 온 상태 전압(on-state voltage)을 갖기 때문에 특정 다이 크기에 대해 더 많은 전력을 소산시킨다. EOS FET(10)가 p-채널 FET로서 도시되지만, n-채널 FET가 역시 사용될 수 있다.
도 2a 및 2b는 VIN 노드(30)와 접지 노드(40) 사이에 직렬 연결된 트리거 다이오드(60)와 저항기(62)를 이용해 형성된 트리거링 회로(20)를 도시한다. 트리거 다이오드(60)는 임의의 형태의 트리거 다이오드, 가령, TVS 다이오드, 제너 다이오드, 또는 단일 또는 복수의 p-n 접합을 포함하는 또 다른 디바이스일 수 있다. 트리거 다이오드(60)는 VIN 노드(30)의 특정 전압 전위 미만의 거의 개방 회로이고 VIN 노드(30)가 특정 전압을 초과할 때 전기를 전도하는 임의의 회로 요소일 수 있다. 트리거 다이오드(60)는 부하(50)로 입력되는 기대 전압 전위보다 크거나 같은 항복 전압(VBR)을 갖도록 선택된다.
도 2a는 트리거링 회로(20a)를 이용해 p-채널 EOS FET(10)을 트리거할 수 있다. 트리거링 회로(20a)는 VIN 노드(30)와 EOS FET(10)의 게이트(14) 사이에 연결된 저항기(62)를 포함한다. 트리거 다이오드(60)는 게이트(14)에 연결된 캐소드 및 접지 노드(40)에 연결된 애노드를 포함한다. 트리거 다이오드(60)와 저항기(62)가 VIN 노드(30)와 접지 노드(40) 사이에 직렬로 연결되고, EOS FET(10)의 게이트(14)가 트리거 다이오드와 저항기 사이에 회로 노드에 연결된다.
정규 동작 동안, 저항기(62)가 게이트(14)를 VIN 노드(30)에 연결하여, EOS FET(10)의 게이트를 거의 VIN 노드(30)의 전압 전위로 유지한다. EOS FET(10)의 소스 단자가 VIN 노드(30)로 연결되어, 게이트-소스 간 전압(gate-to-source voltage)이 거의 0이고 EOS FET가 오프(off)로 유지된다. VIN 노드(30)의 전압 전위가 트리거 다이오드(60)의 VBR을 초과할 때, 전기 전류가 트리거 다이오드를 통해 흐르고, 따라서 저항기(62)를 통해 흐른다. 저항기(62) 양단의 최종 전압 강하가 EOS FET(10)의 게이트 단자(14)에서의 전압 전위를 낮추며, 이는 소스-게이트 간 전압이 EOS FET의 턴온 임계치(turn-on threshold)를 초과하게 한다. EOS FET(10)가 켜지며, 이는 VIN 노드(30)에서 접지 노드(40)로의 EOS 전류를 분로한다. 일부 전기 전류가 저항기(62) 및 트리거 다이오드(60)를 통해 계속 흐르는 동안, 접지 노드(40)로 분로되는 과도 전기 전류의 많은 부분이 EOS FET(10)를 통과한다. 트리거 다이오드를 통과하는 전기 전류가 전체 서지 전류보다 두자릿수 이상 작기 때문에 트리거 다이오드(60)는 비교적 작게 만들어질 수 있다.
도 2b는 트리거링 회로(20b)를 이용해 n-채널 EOS FET(10a)를 트리거하는 유사한 회로를 도시한다. 트리거링 회로(20b)는 VIN 노드(20)에 연결된 트리거 다이오드(60)의 캐소드 및 게이트(14)에 연결된 트리거 다이오드의 애노드를 가진다. 저항기(62)는 게이트(14)와 접지 노드(40) 사이에 연결된다. 저항기(62)와 트리거 다이오드(60)의 위치는 트리거링 회로(20a와 20b) 간에 스위칭된다.
트리거링 회로(20b)는 트리거링 회로(20a)와 유사하게 동작한다. 정상 동작 동안, 저항기(62)는 게이트(14)를 접지 노드(40)에 연결하고, 게이트 단자를 거의 접지 노드(40)의 전압 전위로 유지한다. VIN 노드(30)에서의 입력 전압 전위가 트리거 다이오드(60)의 VBR을 초과할 때, 전기 전류가 VIN 노드에서 접지 노드(40)로 직렬 연결된 트리거 다이오드(60) 및 저항기(620)를 통해 흐른다. 저항기(62) 양단의 최종 전압 강하가 EOS FET(10a)의 게이트(14)에서의 전압 전위를 상승시킴으로써, EOS FET를 켠다. 도 2a에 도시된 바와 같이 VIN 노드(30) 상의 과도 에너지 스파이크가 EOS FET(10a)를 통해 접지 노드(40)로 우회된다. 도 2a와 2b 모두에서, 과도 이벤트가 안정될 때 트리거 다이오드(60)가 전기 전류 전도를 실질적으로 중단시키고, 회로는 EOS FET(10 또는 10a)가 꺼지는 정상 동작 상태로 복귀한다.
도 3a 및 3b는 트리거링 회로에서 바이폴라 접합 트랜지스터(BJT)를 이용한 실시예를 도시한다. 도 3a의 트리거링 회로(20c)는 도 2a의 트리거링 회로(20a)에 BJT(70) 및 저항기(72)가 추가된 것과 유사하다. BJT(70)는 컬렉터 단자가 트리거 다이오드(60)의 캐소드에 연결되고, 베이스 단자가 트리거 다이오드의 애노드 단자에 연결되며, 이미터 단자가 접지 노드(40)에 연결되는 NPN BJT이다. 저항기(72)는 BJT(70)의 베이스에서 접지 노드(40)로 연결된다.
하나의 동작 모드에서, BJT(70)를 갖는 트리거링 회로(20c)가 도 2a의 트리거링 회로(20a)와 유사하게 동작한다. 저항기(62), 저항기(72), 및 트리거 다이오드(60)가 VIN 노드(30)와 접지 노드(40) 사이에 직렬로 연결된다. 저항기(62), 트리거 다이오드(60), 및 BJT(70)의 베이스-이미터 접합이 또한 VIN 노드(30)와 접지 노드(40) 사이에 직렬로 연결된다. VIN 노드(30)의 전압 전위가 상승하고 트리거 다이오드(60)의 VBR과 BJT(70)의 베이스-이미터 간 전압(VBE)의 합을 초과할 때, 충분한 바이어싱 전류가 BJT(70)의 베이스로 흘러 BJT를 켤 수 있다. BJT(70)의 컬렉터가 저항기(62)를 통해 VIN 노드(30)에 연결되며, BJT의 전압 VBE와 트리거 다이오드(60)의 VBR의 전압 합에 고정된다. 저항기(62)를 통과하는 전류가 게이트(14)에서 충분한 전압 강하를 야기하면, EOS FET(10)가 켜져서, 서지 전류를 주로 BJT(70)가 아니라 EOS FET를 통과하도록 우회시킬 수 있다. 저항기(72)는 일부 전류를 트리거 다이오드(60)를 통해 BJT(70)의 베이스 대신 접지 노드(40)로 우회시키는 것을 보조하는 블리딩 저항기(bleeding resistor)이다. 저항기(72)는 고온 상태에서 바람직하게 않게 BJT(70)가 켜질 가능성을 낮추는 데 도움이 된다.
두 번째 동작 모드에서, BJT(70)는 고 슬루 레이트(slew rate) 과도상태 동안 트리거링 회로의 응답 시간을 감소시킨다는 추가 이점을 가진다. VIN 노드(30)의 전압 전위가 충분히 높은 속도로 상승할 때, BJT(70)의 기생 커패시턴스를 통과하는 전기 전류가 BJT의 베이스에서의 전압 전위를 상승시킬 수 있다. 충분히 빠른 상승 시간을 갖는 과도 이벤트 동안 입력 전압이 트리거 다이오드(60)의 항복 전압에 BJT(70)의 VBE를 더한 값에 도달하기 전에 BJT(70)의 기생 커패시턴스를 통과하는 전류가 BJT를 켤 수 있다. BJT(70)가 슬루 레이트 트리거링됨으로써 트리거 다이오드(60)의 VBR에 BJT(70)의 VBE를 더한 값보다 낮은 전압으로 EOS FET(10)를 켜기 때문에, 회로 양단의 클램핑 전압, 따라서 EOS FET 내 전력 소산이 감소된다. BJT(70)를 갖는 트리거링 회로가 감소된 클램핑 전압 때문에 동일한 FET 사이즈에서 훨씬 더 높은 피크 펄스 전류를 다룰 수 있다. 또 다른 이점은 과도 상태가 더 빨리 접지로 분로될 수 있도록 허용하는 것에 추가로 BJT(70)가 과도 전류의 일부를 접지로 싱킹하는 것을 돕는다는 것이다.
도 3b는 PNP BJT(70a)를 갖는 유사한 회로를 도시한다. BJT(70a)는 저항기(62)를 통해 VIN 노드(30)에 연결된 이미터 단자, 트리거 다이오드(60)의 캐소드에 연결된 베이스 단자 및 접지 노드(40)에 연결된 컬렉터 단자를 포함한다. 트리거 다이오드(60)의 애노드가 접지 노드(40)에 연결된다. EOS FET(10)의 게이트(14)가 BJT(70a)와 저항기(62) 사이 회로 노드에 연결된다. 입력 전압이 BJT(70a)의 베이스-이미터 간 턴온 전압과 트리거 다이오드(60)의 VBR의 합을 초과할 때, 전류가 저항기(62)를 통해 흐르고 저항기 양단의 전압 강하가 EOS FET(10)를 켠다. 앞서 도 3a에서와 같이, VIN 노드(30)가 트리거 다이오드(60)의 VBR에 도달하기 전에, 고 슬루 레이트 과도 이벤트 동안 BJT(70a)의 기생 커패시터를 통과하는 전기 전류가 BJT를 켤 수 있다. p-채널 EOS FET(10)가 도 3a 및 3b에서 사용되는 동안, NPN 또는 PNP BJT 및 n-채널 EOS FET(10a)를 이용해 유사한 회로가 만들어질 수 있다. 이하의 한 가지 예시가 도 6b에 도시되어 있다.
도 4a 및 4b는 도 3a 및 3b의 회로와 유사하지만, BJT(70 및 70a)가 FET 디바이스(80 및 80a)에 의해 대체된 회로를 도시한다. 도 4a 및 4b의 트리거링 회로(20e 및 20f)가 유사하게 동작하며 도 3a 및 3b의 트리거링 회로(20c 및 20d)와 유사한 이점을 제공한다. 트리거링 회로(20f)는 저항기(82)를 추가하여 FET(80a)의 게이트 단자에서 제어 전압을 생성할 수 있는데, BJT(70a)가 전기 전류에 의해 제어되기 때문에, 이는 트리거링 회로(20d)에서는 필수가 아니다.
도 5는 n-채널 EOS FET(10a)인 과도 전류를 전도하기 위한 주 경로를 갖는 실시예를 도시한다. p-채널 FET(90)가 EOS FET(10a)를 구동하도록 사용된다. 도 5의 트리거링 회로(20c)가 도 3a와 동일하지만, 본 명세서에 기재된 트리거링 회로 중 임의의 것이 드라이버로서의 트리거링 회로와 EOS FET 사이의 FET(90)와 함께 사용될 수 있다. VIN 노드(30) 상의 입력 전압이 FET(90)를 켜는 트리거링 회로(20c)에 대한 임계치를 초과할 때 전류가 저항기(92)를 통해 흐른다. 저항기(92)를 통과하는 전류가 EOS FET(10a)의 게이트(14)에서의 전압을 상승시키고 따라서 EOS FET를 켜고 주 EOS FET를 통해 과도 전류를 접지로 우회시킨다.
일반적으로 특정 전류 싱킹 능력에 대해 n-채널 FET가 p-채널 FET보다 작기 때문에, n-채널 FET가, 도 5의 EOS FET(10a)를 위해 사용될 때, 바람직하다. 그러나 n-채널 EOS FET(10a)는 양의 게이트가 켜지기 위해 전압을 소싱할 필요가 있다. n 채널 EOS FET(10a)이 p-채널 FET(90)에 의해 트리거되게 함으로써, FET(90)를 드라이버로서 이용하는 트리거링 회로(20c)로부터의 음의 게이트-소스 제어 신호에 의해 EOS FET가 트리거될 수 있다. 또 다른 실시예에서, n 채널 FET(90)는 p-채널 EOS FET(10)를 구동하는 데 사용된다.
도 6a-6c는 트리거링 회로(20)와 EOS FET(10a) 사이에 연결된 전압-제한 회로(100)를 도시한다. 도 6a는 트리거링 회로(20b)와 EOS FET(10a) 사이에 연결된 전압-제한 회로(100)가 추가된 도 2b의 실시예를 도시한다. 전압-제한 회로(100)는 BJT(102), 다이오드(104), 및 저항기(106)를 포함한다. 다이오드(104)는 제너 다이오드(Zener diode) 또는 예측 가능한 VBR을 갖는 또 다른 유형의 다이오드이다. 도 2b에 나타난 바와 같이, EOS FET(10a)는 VIN 노드(30)가 트리거 다이오드(60)의 VBR을 초과할 때 켜진다. 저항기(106)는 VIN 노드(30)에서 BJT(102)의 베이스 단자로 전류를 라우팅하여, 베이스-이미터 접합을 순방향 바이어싱하고 전류가 VIN 노드에서 EOS FET(10a)로 흐르게 한다. 도 2a에서, 게이트 단자(14)의 전압 전위가 VIN 노드(30)의 전압이 증가함에 따라 무한 증가한다. 도 6a에서, 전압-제한 회로(100)는 게이트 단자(14)에서의 전압을 제한한다. 게이트(14)에서의 전압 전위가 다이오드(104)의 VBR을 초과할 때, VIN 노드(30)로부터 트리거 다이오드(60)를 통과하는 전류가 저항기(62)만 통과하지 않고 저항기(106) 및 다이오드(104)를 통해 접지 노드(40)로 흘러 게이트(14)에서 전압을 더 증가시킬 수 있다.
도 6b는 n-채널 EOS FET(10a) 및 NPN BJT(70)를 갖는 도 3a 및 3b에서의 트리거링 메커니즘의 변형에 적용되는 전압-제한 회로(100)를 도시한다. 도 6b의 트리거링 회로(20g)에서, BJT(70)는 VIN 노드(30)와 게이트(14) 사이에 연결되어, BJT(70)가 게이트와 접지 노드(40) 사이에 있는 트리거링 회로(20c)와 반대로, n-채널 FET를 형성할 수 있다.
도 6c는 트리거링 회로(20c) 및 드라이버 FET(90)와 함께 도 5의 실시예에 적용되는 전압-제한 회로(100)를 도시한다. 도 6b 및 6c의 BJT(102), 다이오드(104), 및 저항기(106)가 도 6a에서의 것과 유사한 방식으로 EOS FET(10a)의 게이트 단자의 전압 전위를 제한한다. 본 명세서에 기재된 트리거링 회로 중 임의의 것을 포함, 트리거링 회로(20) 실시예 중 임의의 것을 포함, 및 드라이버 FET(90)를 포함하거나 포함하지 않고 유사한 전압-제한 회로가 사용될 수 있다.
본 명세서에 기재된 단방향 과도 전압 억제 회로 중 임의의 2개를 잇달아(back-to-back) 조합함으로써, 양방향 과도 억제 회로, 즉, 양극 또는 음극을 갖는 과도 서지를 전도할 수 있는 회로가 만들어질 수 있다. 도 7a-7c는 2개의 p-채널 EOS FET와 함께 양방향 트리거 다이오드를 이용해 형성된 추가 양방향 실시예를 도시한다.
도 7a에서, EOS FET(110a 및 110b)가 VIN 노드(30)와 접지 노드(40) 사이에 직렬로 연결된다. EOS FET(110a 및 110b) 모두 p-채널 FET이다. 트리거 다이오드(112a 및 112b)는 양방향 트리거 다이오드이다. VIN 노드(30)의 전압 전위가 적어도 트리거 다이오드의 항복 전압만큼 접지 노드(40)를 초과하는 경우, 또는 VIN 노드가 항복 전압 또는 그 이상만큼 접지 아래에 있는 경우, 트리거 다이오드(112a 및 112b)가 전류를 전도한다. 트리거 다이오드(112a 및 112b)가 VIN 노드(30)의 양의 입력 전압으로 전도할 때, 저항기(114a)를 통과하는 전기 전류가 EOS FET(110a)를 켜는 저항기 양단의 전압을 생성한다. 과도 전류가 EOS FET(110a) 및 EOS FET(110b)의 바디 다이오드를 통해 접지 노드(40)로 흐른다. 저항기(114b)를 통과하는 전류가 게이트(14b)에서의 전압 전위를 상승시켜, EOS FET(110b)를 꺼진 상태로 유지하더라도, 과도 전류는 바디 다이오드를 통해 EOS FET(110b)를 통해 흐를 수 있다.
트리거 다이오드(112a 및 112b)가 VIN 노드(30) 상의 음의 전압 전위를 갖는 과도 상태를 전도할 때, 저항기(114b)를 통과하는 전류가 EOS FET(110b)를 켜서, 과도 전류가 EOS FET(110b) 및 EOS FET(110a)의 바디 다이오드를 통해 흐를 수 있다. VIN 노드(30) 상의 양 또는 음의 과도 상태에서, 과도 전류가 주로 EOS FET(110a 및 110b)를 통해 흐른다.
도 7b는 트리거 다이오드(122) 및 저항기(124a 및 124)가 VIN 노드(30)와 접지 노드(40) 사이에 직렬로 연결된 또 다른 양방향 실시예를 도시한다. 트리거 다이오드(122)는 저항기(124a)를 통해 VIN 노드(30)에 연결되고 저항기(124b)를 통해 접지 노드(40)에 연결된다. EOS FET(110a 및 110b) 모두 p-채널 디바이스이고 VIN 노드(30)와 접지 노드(40) 사이에서, 다이오드(122), 저항기(124a), 및 저항기(124b)와 병렬로 연결된다. EOS FET(110a)의 게이트(14a)가 저항기(124a)와 트리거 다이오드(122) 사이에 연결된다. EOS FET(110b)의 게이트(14b)는 저항기(124b)와 트리거 다이오드(122) 사이에 연결된다. VIN 노드(30)의 전압 전위가 접지 노드(40)에 대해 양 또는 음의 방향에서 트리거 다이오드의 VBR을 초과할 때 전류가 트리거 다이오드(122)를 통해 흐른다. 양의 과도 상태 동안 VIN 노드(30)로부터 전항기(124a)를 통과하는 전류가 EOS FET(110a)를 켜고, 과도 전류가 EOS FET(110a) 및 EOS FET(110b)의 바디 다이오드를 통해 접지 노드(40)로 분로된다. VIN 노드(30) 상의 음의 과도 상태 동안 접지 노드(40)로부터 저항기(124b)를 통과하는 전기 전류가 EOS FET(110b)를 켜고, 음의 과도 전류가 EOS FET(110b) 및 EOS FET(110a)의 바디 다이오드를 통해 접지에 분로된다.
도 7c는 도 7b의 실시예에 추가되는 선택적 다이오드(126a 및 126b)를 갖는 실시예를 도시한다. 다이오드(126a 및 126b)는 각자의 저항기(124) 양단의 전압이 각자의 EOS FET(110)를 켜도록 이용되고 있지 않을 때 각각 저항기(124a 및 124b) 양단의 전압 강하를 제한함으로써 도움을 받는다. 다이오드(126a 및 126b)는 각자의 EOS FET(110)를 끄는 방향에서 게이트(14a 및 14b)의 전압 전위를 제한한다.
도 8a 및 8b는 EOS FET에 인가되는 게이트 전압을 증폭하도록 사용되는 전류 미러(current mirror)를 갖는 실시예를 도시한다. 도 8a는 VIN 노드(30)와 접지 노드(40) 사이에 연결된 n-채널 EOS FET(10a)를 도시한다. PNP BJT(130 및 132) 모두 VIN 노드(30)에 연결된 이미터를 가진다. BJT(130 및 132)의 베이스 단자가 서로 그리고 트리거 다이오드(134)의 캐소드에 연결된다. BJT(130)의 컬렉터가 저항기(136)를 통해 접지 노드(40)에 연결된다. BJT(132)의 컬렉터가 저항기(138)를 통해 접지 노드(40)에 연결된다. EOS FET(10a)의 게이트(14)가 BJT(132)와 저항기(138) 사이에 연결된다.
전류 미러는 BJT(130 및 132) 모두의 이미터 및 베이스를 대략 동일한 전압 전위로 유지시킴으로써 작동한다. BJT가 켜지는 VIN 노드(30)의 전압 전위가 트리거 다이오드(134)의 VBR에 의해 제어된다. BJT(130 및 132)가 켜지면, BTJ를 통과하는 전류의 비가 저항기(136 및 138)의 값의 비에 의해 제어된다.
VIN 노드(30)에서의 입력 전압이 트리거 다이오드(134)의 VBR보다 낮을 때, BJT(130 및 132)가 유의미한 전류를 전도하지 않으며, 어떠한 유의미한 전류도 저항기(138)를 통해 흐르지 않는다. EOS FET(10a)의 게이트가 거의 접지 전위이다. 입력 전압이 트리거 다이오드(134)가 전도상태가 되기에 충분히 증가할 때, BJT(130 및 132)가 켜지고 전류를 전도한다. 저항기(138) 양단의 전압 강하가 저항기(136) 양단의 전압 강하보다 큰 크기이도록 하는 전류 미러 비의 설정에 의해, BJT(132)를 통과하는 전류가 증폭된다. 증폭에 의해, 다른 경우라면 회로가 EOS FET를 켤 수 없을 상황에서, 게이트(14)에서의 전압이 EOS FET(10a)의 턴온 임계치에 도달할 수 있다. 전류 미러는 도시된 NPN BJT, 또는 p-채널 또는 n-채널 FET 대신, PNP BJT에 의해서도 구현될 수 있다.
도 8b는 p-채널 EOS FET(10)를 갖는 유사한 실시예를 도시한다. 도 8a와 유사하게, VIN 노드(30)가 트리거 다이오드(144)의 VBR을 초과할 때, BJT(140) 및 저항기(146)를 통과하는 전류가 BJT(142)를 통해 저항기(148) 양단의 더 큰 전압 강하까지 증폭된다. 저항기(148) 양단의 전압 강하가 EOS FET(10)의 턴온 임계치를 초과하고 서지 전류가 EOS FET를 통해 접지에 분로된다.
도 9a 및 9b는 상기 실시예들 중 임의의 실시예에서 EOS FET와 직렬로 연결된 선택적 저항기(150)를 도시한다. 저항기(150)는 전압 스트레스를 EOS FET와 공유하고, EOS FET가 다룰 수 있는 서지 전류의 크기를 향상시킨다. 저항기(150)는 n-채널 EOS FET(10a) 또는 p-채널 EOS FET(10)의 드레인 측 상에 연결되어, 저항기 양단의 전압 강하가 게이트-소스 간 전압을 변경하지 않는다. 그러나 또 다른 실시예에서 저항기(150)는 EOS FET의 소스 측 상에 위치할 수 있다. 도 7a-7c의 양방향 실시예에서, 저항기(150)가 2개의 EOS FET(110a 및 110b) 사이에 연결되어 저항기가 두 EOS FET 모두의 드레인 측 상에 위치할 수 있다.
앞서 개시된 보호 회로가 종래 기술에서 과도 상태를 분로하는 데 사용되는 물리적으로 큰 고전압 및 고전류 TVS 다이오드를, EOS FET를 트리거하는 데 사용되는 훨씬 더 작은 고전압 TVS 다이오드로 대체한다. EOS FET가 원치 않는 과도 전류를 위한 주 전류 경로이다. 바이폴라 트랜지스터가 EOS FET를 대신하여 사용될 수 있다. 그러나 전압이 FET를 제어하는 데 사용되기 때문에, 제어 회로에 대해 높은 임피던스를 갖는 FET가 바람직하다. EOS BJT에 대한 충분한 베이스 전류를 얻는 것이 FET의 게이트를 충분한 전압 전위로 단순히 높이는 것보다 더 어렵다.
도 10은 USB(Universal Serial Bus) 포트(160)로부터 전력 전도성 트레이스와 접지 전도성 트레이스 사이에 연결된 EOS FET(10)를 갖는 모바일 디바이스(162)를 도시한다. USB 포트(160)의 전력 및 접지가 각각 모바일 디바이스(162) 내 VIN 노드30)와 접지 노드(40)에 연결된다. VIN 노드(30) 및 접지 노드(40)가 모바일 시스템-온-칩(SoC) 프로세서(164)로 라우팅되어 SoC에 전력을 공급할 수 있다. EOS FET(10)가 VIN 노드(30)와 접지 노드(40) 사이에 연결되어 전력 입력 상에서 과도 전기 이벤트를 흡수할 수 있다. 트리거 다이오드(60) 및 저항기(62)가 제공되어 과도 이벤트 동안 EOS FET(10)를 켤 수 있다. EOS FET(10)는 모바일 디바이스(162)의 임의의 연결된 구성요소로 보호를 제공한다.
그 밖의 다른 개시된 트리거링 메커니즘 및 EOS FET 실시예 중 임의의 것이 그 밖의 다른 실시예에서 사용된다. 모바일 디바이스(162)외 그 밖의 다른 임의의 적합한 전자 디바이스에서 개시된 EOS FET 회로가 사용되어 과도 상태를 접지로 분로시킬 수 있다. 또한 EOS FET 보호 회로가 사용되어, 단지 저전압 전력 신호만이 아닌 임의의 전기 신호에 연결된 임의의 디바이스, 가령, 더 높은 전압 버스, 오이도 신호, 데이터 신호 등을 보호할 수 있다.
본 발명의 하나 이상의 실시예가 상세히 도시되지만, 해당 분야의 통상의 기술자라면 이들 실시예의 수정 및 적응이 이하의 청구항에서 제공되는 본 발명의 범위 내에서 이뤄질 수 있음을 알 것이다.

Claims (24)

  1. 반도체 디바이스로서,
    전압 입력 회로 노드,
    접지 노드,
    상기 전압 입력 회로 노드와 상기 접지 노드 사이에 연결된 제1 트랜지스터(10a) - 상기 제1 트랜지스터는 FET(field-effect transistor)임 - ,
    상기 제1 트랜지스터와 병렬로, 상기 전압 입력 회로 노드와 상기 접지 노드 사이에 연결된 제2 트랜지스터(90) - 상기 제2 트랜지스터는 FET이고, 제2 트랜지스터의 소스 또는 드레인 단자는 상기 제1 트랜지스터의 게이트 단자에 연결됨 - , 및
    트리거링 회로
    를 포함하며, 상기 트리거링 회로는
    상기 전압 입력 회로 노드에 연결된 제1 단자 및 상기 제2 트랜지스터의 게이트 단자에 연결된 제2 단자를 포함하는 저항기,
    상기 제2 트랜지스터의 게이트 단자에 연결된 캐소드를 포함하는 트리거 다이오드, 및
    상기 제2 트랜지스터의 게이트 단자에 연결된 컬렉터 단자, 상기 접지 노드에 연결된 이미터 단자, 및 상기 트리거 다이오드의 애노드에 연결된 베이스 단자를 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터는 BJT(bipolar junction transistor)임 - 를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 전압 입력 회로 노드와 상기 접지 노드 사이에 부하가 연결되어 상기 부하에 전력이 공급되는, 반도체 디바이스.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 제2 트랜지스터의 소스 또는 드레인 단자와 제1 트랜지스터의 게이트 단자 사이에 연결된 전압-제한 회로를 더 포함하는, 반도체 디바이스.
  6. 반도체 디바이스로서,
    회로 노드,
    접지 노드,
    상기 회로 노드에 연결된 제1 컬렉터, 이미터, 소스 또는 드레인 단자를 포함하는 제1 트랜지스터(90),
    상기 제1 트랜지스터의 제2 컬렉터, 이미터, 소스 또는 드레인 단자에 연결된 제1 컬렉터, 이미터, 소스 또는 드레인 단자를 포함하는 제2 트랜지스터(102),
    제2 트랜지스터의 베이스 또는 게이트 단자에 연결된 캐소드 및 상기 접지 노드에 연결된 애노드를 포함하는 제1 트리거 다이오드(104),
    상기 제2 트랜지스터의 제2 컬렉터, 이미터, 소스 또는 드레인 단자에 연결된 베이스 또는 게이트 단자, 상기 회로 노드에 연결된 제1 컬렉터, 이미터, 소스, 또는 드레인 단자, 및 상기 접지 노드에 연결된 제2 컬렉터, 이미터, 소스, 또는 드레인 단자를 포함하는 제3 트랜지스터(10a), 및
    상기 회로 노드에 연결된 입력 및 상기 제1 트랜지스터의 베이스 또는 게이트 단자에 연결된 출력을 포함하는 트리거링 회로
    를 포함하며, 상기 트리거링 회로는
    상기 제1 트랜지스터의 베이스 또는 게이트 단자에 연결된 제1 컬렉터, 이미터, 소스 또는 드레인 단자 및 상기 접지 노드에 연결된 제2 컬렉터, 이미터, 소스 또는 드레인 단자를 포함하는 제4 트랜지스터(70), 및
    상기 제1 트랜지스터의 베이스 또는 게이트 단자에 연결된 캐소드 및 제4 트랜지스터의 베이스 또는 게이트 단자에 연결된 애노드를 포함하는 제2 트리거 다이오드(60)를 포함하는, 반도체 디바이스.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제6항에 있어서, 회로 노드와 접지 노드 사이에서 제3 트랜지스터와 직렬로 연결된 저항기를 더 포함하는, 반도체 디바이스.
  11. 삭제
  12. 전기적 과부하(electrical-overstress) 보호 방법으로서,
    회로 노드 및 접지 노드(40)를 포함하는 전기 디바이스를 제공하는 단계,
    상기 회로 노드와 상기 접지 노드 사이에 전기적으로 연결된 제1 트랜지스터(10a)를 제공하는 단계 - 상기 제1 트랜지스터는 FET(field-effect transistor)임 - ,
    상기 회로 노드와 상기 접지 노드 사이에서 상기 제1 트랜지스터와 직렬 연결된 저항기(150)를 제공하는 단계,
    상기 회로 노드와 상기 제1 트랜지스터의 게이트 단자 사이에 전기적으로 연결된 제2 트랜지스터(90)를 제공하는 단계 - 상기 제2 트랜지스터는 FET임 - , 및
    트리거링 회로를 제공하는 단계 - 상기 트리거링 회로는
    상기 회로 노드(30)에 연결된 제1 단자 및 상기 제2 트랜지스터(90)의 게이트 단자에 연결된 제2 단자를 포함하는 저항기(62), 및
    상기 저항기의 제2 단자에 연결된 컬렉터 단자 및 상기 접지 노드에 연결된 이미터 단자를 포함하는 BJT(bipolar junction transistor)를 포함함 - 를 포함하는, 전기적 과부하 보호 방법.
  13. 삭제
  14. 삭제
  15. 삭제
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  17. 제12항에 있어서, 상기 제1 트랜지스터(10a)의 게이트 단자와 상기 접지 노드(40) 사이에 연결된 저항기(92)를 제공하는 단계를 더 포함하는, 전기적 과부하 보호 방법.
  18. 삭제
  19. 제1항에 있어서, 상기 제1 트랜지스터와 직렬로 연결된 저항기를 더 포함하며, 상기 저항기의 제1 단자는 상기 전압 입력 회로 노드에 연결되고 상기 저항기의 제2 단자는 제1 트랜지스터의 소스 또는 드레인 단자에 연결되는, 반도체 디바이스.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제6항에 있어서, 제1 트랜지스터 및 제3 트랜지스터는 FET이고 제2 트랜지스터 및 제4 트랜지스터는 BJT인, 반도체 디바이스.
  24. 제6항에 있어서, 상기 제4 트랜지스터의 제1 컬렉터, 이미터, 소스, 또는 드레인 단자는, 어떠한 개재 반도체 디바이스 없이, 상기 제1 트랜지스터의 베이스 또는 게이트 단자에 직접 전기적으로 연결되는, 반도체 디바이스.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108242802A (zh) * 2016-12-23 2018-07-03 华为技术有限公司 接口防护电路及设备接口
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
CN114123146B (zh) * 2020-08-31 2023-08-22 华为技术有限公司 一种音频端口处理电路及浪涌防护方法
KR20220073008A (ko) * 2020-11-26 2022-06-03 삼성전자주식회사 정전기 방전 특성의 대칭적 모델링을 위한 전계 효과 트랜지스터의 모델링 회로 및 이를 이용한 집적 회로의 설계 방법
US11756950B2 (en) 2021-01-14 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd Integrated circuit and method for manufacturing the same
CN114156851A (zh) * 2021-11-30 2022-03-08 江南大学 一种多耦合触发强鲁棒性静电浪涌过压过流防护集成电路
US20240056069A1 (en) * 2022-08-12 2024-02-15 Hamilton Sundstrand Corporation Lightning protection for power mosfets

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015115339A (ja) * 2013-12-09 2015-06-22 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
US20160134103A1 (en) * 2014-11-07 2016-05-12 Spansion Llc Protecting circuit and integrated circuit
JP2017055299A (ja) * 2015-09-10 2017-03-16 株式会社東芝 静電気保護回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59207678D1 (de) * 1992-06-05 1997-01-23 Siemens Ag Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last
DE19815983A1 (de) * 1998-04-09 1999-10-14 Bosch Gmbh Robert Verfahren und Vorrichtung zum Abbau von Überspannungen
US20040057172A1 (en) * 2002-09-25 2004-03-25 Maoyou Sun Circuit for protection against electrostatic discharge
US7242558B2 (en) * 2004-06-01 2007-07-10 Taiwan Semiconductor Co., Ltd. ESD protection module triggered by BJT punch-through
DE102010030064B4 (de) 2010-06-15 2022-04-28 Infineon Technologies Ag Schutzschaltung
TWI463631B (zh) * 2011-11-17 2014-12-01 Ind Tech Res Inst 靜電放電保護裝置及其方法
EP2757688B1 (en) 2013-01-18 2019-05-22 HS Elektronik Systeme GmbH Active clamped transistor circuit for low temperature operating conditions
TWI573248B (zh) * 2013-05-28 2017-03-01 普誠科技股份有限公司 可承受過度電性應力及避免栓鎖的靜電放電防護電路
EP2822035A1 (en) 2013-07-01 2015-01-07 Ams Ag Electrostatic discharge protection circuit and method for electrostatic discharge protection
US9305916B1 (en) 2014-12-30 2016-04-05 Hong Kong Applied Science and Technology Research Institute Company, Limited ESD power clamp for silicon-on-insulator (SOI) and FinFET processes lacking parasitic ESD diode
ITMI20150543A1 (it) * 2015-04-15 2016-10-15 Costr Elettromeccaniche P Torresan S R L Regolatore di tensione in derivazione di protezione di un carico elettrico da sovratensioni e transitori di tensione
BE1023510B1 (nl) 2015-10-09 2017-04-11 Sofics Bvba Clipschakeling
US10263419B2 (en) * 2016-06-15 2019-04-16 Infineon Technologies Ag Transient voltage protection circuits, devices, and methods
CN107546729B (zh) * 2016-06-24 2022-01-14 恩智浦有限公司 浪涌保护电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015115339A (ja) * 2013-12-09 2015-06-22 セイコーエプソン株式会社 静電気保護回路及び半導体集積回路装置
US20160134103A1 (en) * 2014-11-07 2016-05-12 Spansion Llc Protecting circuit and integrated circuit
JP2017055299A (ja) * 2015-09-10 2017-03-16 株式会社東芝 静電気保護回路

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