CN110400799A - 一种静电保护电路、半导体集成电路装置及电子设备 - Google Patents
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Abstract
本发明公开了一种静电保护电路，涉及集成电路设计技术领域，该静电保护电路应用于集成电路芯片，所述集成电路芯片中的内部电路分别与焊盘端、内部供电端以及接地端连接，所述静电保护电路包括：第一保护电路，所述第一保护电路的输入端连接于所述内部电路以及所述焊盘端之间，所述第一保护电路的输出端与所述内部供电端连接，其中，所述第一保护电路用于所述集成电路芯片与所述内部供电端之间的静电防护。本发明的有益效果是：避免所述焊盘端与所述内部供电端之间产生的ESD电流对所述内部电路造成破坏，以实现集成电路芯片与所述内部供电端之间的静电防护。本发明还提出了一种半导体集成电路装置以及提出了一种电子设备，具有上述效果。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种从ESD(Electro-StaticDischarge:静电释放)中保护集成电路芯片的内部电路的静电保护电路，还涉及一种内置了该静电保护电路的半导体集成电路装置以及使用了该半导体集成电路装置的电子设备。
背景技术
静电无处不在，当正、负电荷在局部范围内失去平衡就会产生静电，而不同静电电位的两个物体之间相互靠近或者接触，就会发生静电放电。半导体集成电路装置从生产、封装、测试、运输到应用，每一个环节都会存在着ESD风险，导致半导体集成电路装置手段损伤。
但是，随着集成电路工艺不断发展，半导体集成电路的特征尺寸不断缩小，晶体管的栅氧厚度越来越薄，而且半导体集成电路装置的面积规模越来越大，MOS管能承受的电流和电压也越来越小，但是外围的使用环境却越来越复杂。因此，如何进一步优化半导体集成电路装置的抗ESD性能，以使半导体集成电路装置的版图面积尽可能小，并提高ESD性能的可靠性且不需要增加额外的工艺步骤成为了本领域技术人员亟待解决的问题。
发明内容
本发明正是基于上述技术问题，提出了一种能够从ESD中有效地保护集成电路芯片的内部电路的静电保护电路，以及提出了一种内置了该静电保护电路的半导体集成电路装置以及使用了该半导体集成电路装置的电子设备。
有鉴于此，本发明提成一种静电保护电路，应用于集成电路芯片，所述集成电路芯片中的内部电路分别与焊盘端、内部供电端以及接地端连接，所述静电保护电路包括：
第一保护电路，所述第一保护电路的输入端连接于所述内部电路以及所述焊盘端之间，所述第一保护电路的输出端与所述内部供电端连接，其中，所述第一保护电路用于所述集成电路芯片与所述内部供电端之间的静电防护。
优选地，在上述静电保护电路中，所述第一保护电路包括PMOS晶体管P1，其中：
所述PMOS晶体管P1的漏极连接于所述内部电路以及所述焊盘端之间，所述PMOS晶体管P1的源极以及栅极分别与所述内部供电端连接。
优选地，在上述静电保护电路中，所述第一保护电路还包括电阻R1，其中：
所述电阻R1的第一端与所述PMOS晶体管P1的栅极连接，所述电阻R1的第二端与所述内部供电端连接。
优选地，在上述静电保护电路中，还包括：
第二保护电路，所述第二保护电路的输入端连接于所述内部电路以及所述焊盘端之间，所述第二保护电路的输出端与所述接地端连接，其中，所述第二保护电路用于所述集成电路芯片与所述接地端之间的静电防护。
优选地，在上述静电保护电路中，所述第二保护电路包括NMOS晶体管N1，其中：
所述NMOS晶体管N1的漏极连接于所述内部电路以及所述焊盘端之间，所述NMOS晶体管N1的源极以及栅极分别与所述接地端连接。
优选地，在上述静电保护电路中，所述第二保护电路还包括电容C1以及电阻R2，其中：
所述电容C1的第一端与所述内部供电端连接，所述电容C1的第二端与所述电阻R2的第一端连接，所述电阻R2的第二端与所述接地端连接；且所述NMOS晶体管N1的栅极与所述电阻R2的第一端连接。
优选地，在上述静电保护电路中，还包括：
第三保护电路，所述第三保护电路连接与所述内部供电端以及所述接地端之间，其中，所述第三保护电路用于所述内部供电端与所述接地端之间的静电防护。
优选地，在上述静电保护电路中，所述第三保护电路包括NMOS晶体管N2以及电阻R3，其中：
所述NMOS晶体管N2的漏极与所述内部供电端连接，所述NMOS晶体管N2的栅极与所述电阻R3的第一端连接，所述电阻R3的第二端与所述接地端连接，所述NMOS晶体管N2的源极与所述接地端连接。
为解决上述技术问题，本发明还提供一种半导体集成电路装置，包括如权利要求上述实施例任一项所述的静电保护电路。
为解决上述技术问题，本发明还提供一种电子设备，包括如上述实施例所述的半导体集成电路装置。
本发明由于采用以上技术方案，其具有以下优点：所述第一保护电路的输入端连接在所述内部电路以及所述焊盘端的连线的任一点上，所述第一保护电路的输出端连接在所述内部供电端上。通过所述第一保护电路将所述焊盘端与所述内部供电端之间产生的ESD电流引入所述内部供电端上进行释放，使得ESD电流不通过所述焊盘端与所述内部电路间的连线进入所述内部电路中，从而避免ESD电流对所述内部电路造成破坏，以实现集成电路芯片与所述内部供电端之间的静电防护。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了本发明实施例提出的一种静电保护电路的结构示意图一；
图2示出了本发明实施例提出的一种静电保护电路的电路连接示意图一；
图3示出了本发明实施例提出的一种静电保护电路的电路连接示意图二；
图4示出了本发明实施例提出的一种静电保护电路的结构示意图二；
图5示出了本发明实施例提出的一种静电保护电路的电路连接示意图三；
图6示出了本发明实施例提出的一种静电保护电路的电路连接示意图四；
图7示出了本发明实施例提出的一种静电保护电路的结构示意图三；
图8示出了本发明实施例提出的一种静电保护电路的电路连接示意图五；
附图中，各标号所代表的部件列表如下：
10、内部电路，11、焊盘端，12、第一保护电路，13、第二保护电路，14、第三保护电路。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
根据本发明的实施例，提供了一种静电保护电路，图1示出了本发明实施例提出的一种静电保护电路的结构示意图，如图1所示，该静电保护电路应用于集成电路芯片，所述集成电路芯片中的内部电路10分别与焊盘端11、内部供电端VDD以及接地端VSS连接，包括：
第一保护电路12，所述第一保护电路12的输入端连接于所述内部电路10以及所述焊盘端11之间，所述第一保护电路12的输出端与所述内部供电端VDD连接，其中，所述第一保护电路12用于所述集成电路芯片与所述内部供电端VDD之间的静电防护。
其中，该集成电路芯片的内部电路10与所述内部供电端VDD以及所述接地端VSS连接，获得供电电压。所述第一保护电路12的输入端连接在所述内部电路10以及所述焊盘端11的连线的任一点上，所述第一保护电路12的输出端连接在所述内部供电端VDD上。另外，该焊盘端11可以包括半导体集成电路装置上的信号输入/输出端(I/O PAD)。
由此，通过所述第一保护电路12，在ESD电流发生时，能够将ESD电流引入所述内部供电端VDD中，使得ESD电流不通过所述焊盘端11与所述内部电路10的连线进入所述内部电路中，从而避免ESD电流对所述内部电路10中的P型MOS晶体管P2以及N型MOS管N3的栅极氧化薄膜、源极以及漏极的结构造成破坏，以实现集成电路芯片与所述内部供电端VDD之间的静电防护。
图2示出了根据本发明实施例提出的一种静电保护电路的电路连接示意图一，如图2所示，所述第一保护电路12包括PMOS晶体管P1，其中：
所述PMOS晶体管P1的漏极连接于所述内部电路10以及所述焊盘端11之间，所述PMOS晶体管P1的源极以及栅极分别与所述内部供电端VDD连接。
在本实施方式中，所述PMOS晶体管P1为P沟道的MOS晶体管，所述PMOS晶体管P1连接在所述内部电路10以及所述焊盘端11的连线的任一点以及所述内部供电端VDD之间，用于I/O PAD与所述内部供电端VDD之间的静电防护。在ESD电流发生时，所述PMOS晶体管P1将ESD电流引入所述内部供电端VDD上进行ESD电流的泄放，以保护集成电路芯片的内部电路不被损伤。
图3示出了根据本发明实施例提出的一种静电保护电路的电路连接示意图二。
在一个可选的实施方式中，如图3所示，所述第一保护电路还包括电阻R1，其中：
所述电阻R1的第一端与所述PMOS晶体管P1的栅极连接，所述电阻R1的第二端与所述内部供电端连接。
由此，所述PMOS晶体管P1的栅极通过所述电阻R1连接到所述内部供电端VDD上，能够降低ESD的触发电压，使得该第一保护电路12更加灵敏，以更好地实现对集成电路芯片的保护作用。
图4示出了根据本发明实施例提出的一种静电保护电路的结构示意图二，如图4所示，在上述实施方式的基础上，该静电保护电路还可以包括：
第二保护电路，所述第二保护电路的输入端连接于所述内部电路以及所述焊盘端之间，所述第二保护电路的输出端与所述接地端连接，其中，所述第二保护电路用于所述集成电路芯片与所述接地端之间的静电防护。
其中，所述第二保护电路13的输入端连接在所述内部电路10以及所述焊盘端11的连线的任一点上，所述第二保护电路13的输出端连接在所述接地端VSS上，在所述焊盘端11与所述接地端VSS之间发生ESD电流时，通过所述第二保护电路13能够将ESD电流引入所述接地端VSS进行释放。
具体地，如图5所示，所述第二保护电路13包括NMOS晶体管N1，其中：
所述NMOS晶体管N1的漏极连接于所述内部电路10以及所述焊盘端11之间，所述NMOS晶体管N1的源极以及栅极分别与所述接地端VSS连接。
由此，所述NMOS晶体管N1在该静电保护电路中作为一个GGNMOS器件(GateGrounded NMOS栅极接地的N型MOS晶体管)，在ESD电流发生时，所述NMOS晶体管N1的衬底跟漏极形成的寄生二极管会正向开启放电，从而将ESD电流引入所述接地端VSS上。
在上述实施方式的基础上，如图6所示，所述第二保护电路13还包括电容C1以及电阻R2，其中：
所述电容C1的第一端与所述内部供电端VDD连接，所述电容C1的第二端与所述电阻R2的第一端连接，所述电阻R2的第二端与所述接地端VSS连接；且所述NMOS晶体管N1的栅极与所述电阻R2的第一端连接。
其中，所述电容C1以及电阻R2在该电路结构中构成RC箝位电路，使得所述NMOS晶体管N1既能作为GGNMOS来作为I/O PAD与所述接地端VSS之间的静电释放器件，也能起到箝位电路的作用。
例如，在ESD电流发生时，ESD电流通过所述第一保护电路12流入所述内部供电端VDD，所述内部供电端VDD对所述电容C1进行充电以及电阻R2构成的RC箝位电路，使得所述NMOS晶体管N1的栅极的电位上拉，所述NMOS晶体管N1的栅极电位大于阈值电压，从而使得所述NMOS晶体管N1的沟道开启放电，从而释放ESD电流。在集成电路正常工作时，电源处于稳定状态，RC箝位电路的输出端为低电位，使得所述NMOS晶体管N1关闭，能够立即有效地箝位保护电路电压，从而不影响集成电路的正常工作。
由此，所述NMOS晶体管N1既能起到GGNMOS器件的作用，以快速释放ESD电流，使得所述内部电路10更加安全，也能起到箝位电路的作用，使得在ESD电流释放之后，所述NMOS晶体管N1关闭，从而不影响集成电路的正常工作，而且通过该第二保护电路13的电路结构，使得集成电路版图设计的面积进一步缩小。
如图7所示，在一个可选的实施方式中，还可以包括：
第三保护电路14，所述第三保护电路14连接与所述内部供电端VDD以及所述接地端VSS之间，其中，所述第三保护电路14用于所述内部供电端VDD与所述接地端VSS之间的静电防护。
其中，所述第三保护电路14连接在所述内部供电端VDD以及所述接地端VSS之间，使得所述内部供电端VDD以及所述接地端VSS形成电流通路，在所述内部供电端VDD与所述接地端VSS之间发生ESD电流时，通过所述第三保护电路14将ESD电流导入所述接地端VSS进行释放。
具体地，如图8所示，所述第三保护电路14包括NMOS晶体管N2以及电阻R3，其中：
所述NMOS晶体管N2的漏极与所述内部供电端VDD连接，所述NMOS晶体管N2的栅极与所述电阻R3的第一端连接，所述电阻R3的第二端与所述接地端VSS连接，所述NMOS晶体管N2的源极与所述接地端VSS连接。
其中，所述NMOS晶体管N2在该电路结构中同样是作为一个GGNMOS器件使用，用于将所述内部供电端VDD与所述接地端VSS之间产生的ESD电流引入所述接地端VSS上。
由此，所述NMOS晶体管N2的栅极通过所述电阻R3连接到所述接地端VSS上，不仅能够将所述内部供电端VDD与所述接地端VSS之间产生的ESD电流引入所述接地端VSS上，而且还能降低ESD的触发电压，使得该第三保护电路14更加灵敏，以更好地实现对集成电路芯片的保护作用。
以下结合ESD测试对本发明实施例提供的电路结构进行说明，在对集成电路芯片进行ESD测试时，一般会进行以下测试：
PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；
ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；
NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；
PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空。
下面结合上述ESD测试的模式，对本发明实施例提供的一种静电保护电路进行进一步的说明。
在PD模式下，当ESD大电流来临时，所述PMOS晶体管P1的衬底跟漏极形成的寄生二极管正向开启放电，将ESD电流通过该寄生二极管引入所述内部供电端VDD上；
在ND模式下，当ESD大电流来临时，所述PMOS晶体管P1反向击穿，所述PMOS晶体管P1的寄生BJT开启放电，ESD电流通过所述PMOS晶体管P1中的寄生三极管引入到所述内部供电端VDD上；
在NS模式下，当ESD大电流来临时，所述NMOS晶体管N1的衬底与漏极的寄生二极管会正向开启放电，ESD电流通过该寄生二极管到达所述接地端VSS上；
在PS模式下，ESD电流有两条通路，所述NMOS晶体管N1兼有GGNMOS跟箝位电路的功能；一条通路为GGNMOS通路，所述NMOS晶体管N1的漏极击穿，所述NMOS晶体管N1上的寄生BJT启动释放ESD大电流；第二条通路为ESD电流通过所述PMOS晶体管P1的寄生二极管到达所述内部供电端VDD上，由于ESD电流脉冲的上升很快(ESD电流脉冲上电时间为2nS到10nS)，而所述电容C1以及电阻R2形成的RC侦测电路的上电时间比较慢，所以导致所述NMOS晶体管N1的栅极电位上拉，所述NMOS晶体管N1的栅极电位大于阈值电压，所述NMOS晶体管N1的沟道开启放电，从而释放ESD电流。
根据本发明的实施例，还提供了一种半导体集成电路装置，包括如上述实施例任一项所述的静电保护电路。
同时，根据本发明的实施例，还提供了一种电子设备，包括如上述实施例所述的半导体集成电路装置。
以上结合附图详细说明了本发明的技术方案，考虑到相关技术中，对集成电路的静电防护要求越来越高。本发明提供一种静电保护电路、半导体集成电路装置及电子设备，通过所述第一保护电路12、所述第二保护电路13以及所述第三保护电路14，实现I/O PAD与所述内部供电端VDD的静电防护、I/O PAD与所述接地端VSS的静电防护以及所述内部供电端VDD与所述接地端VSS之间的静电防护，从根本上解决了半导体集成电路装置的静电防护问题以及现有的静电防护电路需要的版图过大的技术问题。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种静电保护电路，应用于集成电路芯片，所述集成电路芯片中的内部电路分别与焊盘端、内部供电端以及接地端连接，其特征在于，所述静电保护电路包括：
第一保护电路，所述第一保护电路的输入端连接于所述内部电路以及所述焊盘端之间，所述第一保护电路的输出端与所述内部供电端连接，其中，所述第一保护电路用于所述集成电路芯片与所述内部供电端之间的静电防护。
2.根据权利要求1所述的静电保护电路，其特征在于，所述第一保护电路包括PMOS晶体管P1，其中：
所述PMOS晶体管P1的漏极连接于所述内部电路以及所述焊盘端之间，所述PMOS晶体管P1的源极以及栅极分别与所述内部供电端连接。
3.根据权利要求2所述的静电保护电路，其特征在于，所述第一保护电路还包括电阻R1，其中：
所述电阻R1的第一端与所述PMOS晶体管P1的栅极连接，所述电阻R1的第二端与所述内部供电端连接。
4.根据权利要求1至3任一项所述的静电保护电路，其特征在于，还包括：
第二保护电路，所述第二保护电路的输入端连接于所述内部电路以及所述焊盘端之间，所述第二保护电路的输出端与所述接地端连接，其中，所述第二保护电路用于所述集成电路芯片与所述接地端之间的静电防护。
5.根据权利要求4所述的静电保护电路，其特征在于，所述第二保护电路包括NMOS晶体管N1，其中：
所述NMOS晶体管N1的漏极连接于所述内部电路以及所述焊盘端之间，所述NMOS晶体管N1的源极以及栅极分别与所述接地端连接。
6.根据权利要求5所述的静电保护电路，其特征在于，所述第二保护电路还包括电容C1以及电阻R2，其中：
所述电容C1的第一端与所述内部供电端连接，所述电容C1的第二端与所述电阻R2的第一端连接，所述电阻R2的第二端与所述接地端连接；且所述NMOS晶体管N1的栅极与所述电阻R2的第一端连接。
7.根据权利要求1所述的静电保护电路，其特征在于，还包括：
第三保护电路，所述第三保护电路连接与所述内部供电端以及所述接地端之间，其中，所述第三保护电路用于所述内部供电端与所述接地端之间的静电防护。
8.根据权利要求7所述的静电保护电路，其特征在于，所述第三保护电路包括NMOS晶体管N2以及电阻R3，其中：
所述NMOS晶体管N2的漏极与所述内部供电端连接，所述NMOS晶体管N2的栅极与所述电阻R3的第一端连接，所述电阻R3的第二端与所述接地端连接，所述NMOS晶体管N2的源极与所述接地端连接。
9.一种半导体集成电路装置，其特征在于，包括如权利要求1至8任一项所述的静电保护电路。
10.一种电子设备，其特征在于，包括如权利要求9所述的半导体集成电路装置。
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