JP2023119481A - 半導体装置 - Google Patents

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Abstract

Figure 2023119481000001
【課題】ESD保護回路に低耐圧タイプのトランジスタが設けられる場合にもトランジスタが破壊されることを抑制しつつ、ESD保護回路の能力を向上させる。
【解決手段】半導体装置は、信号端子と接地線との間に設けられた第1nチャネルMOSトランジスタを有するESD保護回路と、前記信号端子に電気的に接続された制御回路と、を有し、前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第1電圧を前記第1nチャネルMOSトランジスタのゲートに出力し、前記信号端子にESDによるサージが入力されたときに前記第1電圧より低い第2電圧を前記第1nチャネルMOSトランジスタの前記ゲートに出力する。
【選択図】図2

Description

本発明は、半導体装置に関する。
半導体装置の内部回路を静電気放電(ESD:Electro-Static Discharge)から保護するために半導体装置に設けられるESD保護回路が知られている。例えば、ESD保護回路は、外部端子と接地線との間に配置されたトランジスタと、外部端子に印加されるESDイベントに応じてESD保護回路のトランジスタのゲート電圧を高くする制御回路とを有する。この種のESD保護回路では、ESDイベントに応じて制御電圧を生成するRC回路を有する場合がある。
米国特許第11056880号明細書 米国特許出願公開第2014/0307354号明細書 米国特許第10535647号明細書
近年、トランジスタ等の半導体素子の微細化と半導体装置の低電力化に伴い、半導体装置に搭載されるトランジスタ等の素子の耐圧が低下している。例えば、ESD保護回路に低耐圧タイプのトランジスタを使用する場合、トランジスタの破壊を抑制しつつ、ESD保護回路の能力向上が図れるようにゲート電圧を制御する必要がある。
本発明は、上記の点に鑑みてなされたもので、ESD保護回路に低耐圧タイプのトランジスタが設けられる場合にもトランジスタが破壊されることを抑制しつつ、ESD保護回路の能力を向上させることを目的とする。
本発明の一態様では、半導体装置は、信号端子と接地線との間に設けられた第1nチャネルMOSトランジスタを有するESD保護回路と、前記信号端子に電気的に接続された制御回路と、を有し、前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第1電圧を前記第1nチャネルMOSトランジスタのゲートに出力し、前記信号端子にESDによるサージが入力されたときに前記第1電圧より低い第2電圧を前記第1nチャネルMOSトランジスタの前記ゲートに出力する。
開示の技術によれば、ESD保護回路に低耐圧タイプのトランジスタが設けられる場合にもトランジスタが破壊されることを抑制しつつ、ESD保護回路の能力を向上させることができる。
第1の実施形態における半導体装置のレイアウトの一例を示す図である。 図1の信号用のI/Oセル部の一例を示す回路図である。 第2の実施形態の半導体装置における信号用のI/Oセル部の一例を示す回路図である。 第3の実施形態における半導体装置の概要を示す回路図である。 図4の信号用のI/Oセル部および制御回路の一例を示す回路図である。
以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号値、信号線または信号端子を示す符号としても使用される。電圧を示す符号は、電圧が供給される電圧線または電圧端子を示す符号としても使用される。
(第1の実施形態)
図1は、第1の実施形態における半導体装置のレイアウトの一例を示す。例えば、図1に示す半導体装置SEMは、SoC(System on Chip)でもよく、単体のCPU(Central Processing Unit)、GPU(Graphics Processing Unit)、DSP(Digital Signal Processor)、FPGA(Field-Programmable Gate Array)またはメモリ等でもよい。
半導体装置SEMは、パッドPADを含む複数のI/OセルIOC1、IOCP1を有する。I/OセルIOC1は、入力信号、出力信号または入出力信号等の信号SIG用のインタフェース回路である。I/OセルIOCP1は、電源電圧VDDまたは接地電圧用のインタフェース回路である。I/OセルIOC1に設けられるパッドPADは、信号端子の一例である。
各I/OセルIOC1、IOCP1は、内部回路領域に接続される。例えば、内部回路領域には、論理回路が搭載されてもよく、メモリが搭載されてもよい。また、内部回路領域には、アナログ回路が搭載されてもよい。図1では、半導体装置SEMは、1つの内部回路領域を有するが、内部回路領域の数は、2個以上でもよい。
なお、I/OセルIOC1、IOCP1の数は、図2に示す例に限定されない。信号SIG用のパッドPADの数と電源電圧VDD用のパッドPADの数と接地電圧VSS用のパッドPADの数および数の比率も図1に示す例に限定されない。また、図1では、説明を分かりやすくするために、パッドPADが半導体装置SEMの外周部に設けられる例が示されるが、パッドPADの位置は、半導体装置SEMの任意の位置に設けられてもよい。また、パッドPADは、I/OセルIOC1、IOCP1が形成される素子面と反対側(裏面)に設けられてもよい。パッドPADには、ボンディングワイヤが接続されてもよく、バンプが接続されてもよい。
図2は、図1の信号SIG用のI/Oセル部IOC1の一例を示す。I/OセルIOC1は、パッドPADに加えて、ESD用の保護回路ESDPおよび制御回路CNT1、入出力回路IOBUFを有する。入出力回路IOBUFは、例えば、パッドPADに供給される信号を受信する入力バッファ、パッドPADに信号を出力する出力バッファ、または、入力バッファと出力バッファとを有する。なお、図示を省略するが、図1に示すI/OセルIOCP1は、電源線VDDと接地線VSSとの間に設けられたESD用の保護回路を有する。
保護回路ESDPは、パッドPADと接地線VSSとの間に直列に接続されたnチャネルMOS(Metal Oxide Semiconductor)トランジスタNM11、NM12を有する。nチャネルMOSトランジスタNM11のドレインは、パッドPADに接続される。nチャネルMOSトランジスタNM11のソースは、nチャネルMOSトランジスタNM12のドレインに接続される。nチャネルMOSトランジスタNM12のソースおよびゲートは、接地線VSSに接続される。
以下では、nチャネルMOSトランジスタおよびpチャネルMOSトランジスタは、単にトランジスタとも称される。nチャネルMOSトランジスタには、符号"NM"が付され、pチャネルMOSトランジスタには、符号"PM"が付される。
トランジスタNM11のゲートは、制御回路CNT1から出力される制御信号CNTを受ける。トランジスタNM11、NM12のバックゲート(p型ウェル領域)は、接地線VSSに接続される。
例えば、内部回路領域およびI/OセルIOC1、IOCP1に使用されるトランジスタは、低耐圧タイプである。なお、入出力回路IOBUFに配置される入力バッファおよび出力バッファは、パッドPADに供給される信号のハイレベル電圧に合わせて、低耐圧タイプよりも高い耐圧に設計される。
例えば、低耐圧タイプのトランジスタの耐圧は、I/OセルIOC1に入出力される信号のハイレベル電圧より低い。このため、保護回路ESDPにおいてパッドPADに接続されるnチャネルMOSトランジスタNM11のゲート、ドレイン間電圧は、パッドPADにハイレベルの信号が供給されている間、nチャネルMOSトランジスタNM11の耐圧以下に設定される必要がある。特に限定されないが、例えば、パッドPADに供給される信号のハイレベル電圧は、1.8Vであり、nチャネルMOSトランジスタNM11の耐圧は、1.2Vである。
制御回路CNT1は、抵抗素子R1、R2、R3、R4、容量素子C1、トランジスタPM21、PM22、PM23およびトランジスタNM21、NM22、NM23を有する。抵抗素子R1、R2は、パッドPADと接地線VSSとの間にノードND2を介して直列に接続される。抵抗素子R3、R4は、パッドPADと接地線VSSとの間にノードND1を介して直列に接続される。特に限定されないが、例えば、トランジスタPM21-PM23、NM21-NM23の耐圧は、1.2Vである。
なお、抵抗素子R3の代わりにダイオードが直列に配置されてもよい。この場合、例えば、ダイオードのアノードがパッドPADに接続され、ダイオードのカソードがノードND1に接続される。また、パッドPADとノードND1との間に複数のダイオードが直列に接続されてもよい。
容量素子C1は、ノードND2と接地線VSSとの間に接続される。特に限定されないが、例えば、容量素子C1は、ゲートがノードND2に接続され、ソース、ドレインおよびバックゲートが接地線VSSに接続されたnチャネルMOSトランジスタのゲート絶縁膜を利用して形成される。抵抗素子R1および容量素子C1は、RC回路として機能する。
トランジスタPM21、PM22、NM21は、ノードND1と接地線VSSとの間に直列に接続され、インバータIV1として動作する。トランジスタPM23、NM22、NM23は、ノードND1と接地線VSSとの間に直列に接続され、インバータIV2として動作する。トランジスタPM21、PM22、PM23のバックゲートは、ノードND1に接続される。トランジスタNM21、NM22、NM23のバックゲートは、接地線VSSに接続される。
インバータIV1の入力は、ノードND2に接続され、インバータIV1の出力であるノードND3は、インバータIV2の入力に接続される。インバータIV2の出力は、制御信号線CNTを介してトランジスタNM11のゲートに接続される。インバータIV2の出力は、出力端子の一例である。
以下、パッドPADにハイレベルの信号SIGが供給されたときのI/OセルIOC1の動作と、パッドPADにESDによるサージが入力されたときのI/OセルIOC1の動作とが説明される。ここで、ハイレベルは、論理1のレベルおよびハイレベル電圧の意味で使用される。また、ロウレベルは、論理0のレベルおよびロウレベル電圧(接地電圧VSS)の意味で使用される。以下では、ESDによるサージがパッドPADに入力されることは、ESDイベントの発生とも称される。
パッドPADにハイレベルの信号SIGが供給される状態は、例えば、半導体装置SEMがシステムに組み込まれた後、システムの動作中に発生する。パッドPADにハイレベルの信号SIGが供給されたとき、ノードND2は、抵抗素子R1、R2によりハイレベルを分圧した電圧に設定される。同様に、ノードND1は、抵抗素子R3、R4によりハイレベルを分圧した電圧に設定される。
例えば、抵抗素子R1、R3の抵抗値が互いに等しく、抵抗素子R2、R4の抵抗値が互いに等しい場合、ノードND1、ND2の電圧は、互いに等しくなる。抵抗素子R1、R2による分圧比と、抵抗素子R3、R4による分圧比は、パッドPADにハイレベルの信号SIGが供給されたときのノードND1、ND2の電圧が、制御回路CNT1内の各トランジスタの耐圧以下になるように設計される。これにより、パッドPADにハイレベルの信号SIGが供給されたときに、インバータIV1、IV2のトランジスタPM21-PM23、NM21-NM23および保護回路ESDPのトランジスタNM11が破壊されることを抑制することができる。
インバータIV1は、ノードND2のハイレベルを入力で受けている間、ノードND3にロウレベルを出力する。インバータIV2は、ノードND3のロウレベルを入力で受けている間、ハイレベルを制御信号CNTとして出力する。ハイレベルの制御信号CNTは、保護回路ESDPのトランジスタNM11のゲートに供給される。トランジスタNM11のドレインは、信号SIGのハイレベルが供給される。
これにより、トランジスタNM11のドレイン、ゲート間電圧を、低耐圧タイプのトランジスタNM11の耐圧以下に設定することができる。この結果、パッドPADにハイレベルの信号SIGが供給されたときに、トランジスタNM11に耐圧違反が発生することを抑制することができ、トランジスタNM11が破壊されることを抑制することができる。
なお、トランジスタNM11のゲートにノードND1のハイレベルに相当する制御信号CNTが供給されたとき、トランジスタNM11のソース、ドレイン間抵抗は低下する。しかしながら、トランジスタNM12はオフ状態に維持されるため、パッドPADにハイレベルの信号SIGが入力されているときに、保護回路ESDPにおいてパッドPADと接地線VSSとの間に貫通電流が流れることを抑止することができる。
これに対して、パッドPADにハイレベルの信号SIGが供給されるとき、トランジスタNM11のゲートがロウレベルに設定される場合、トランジスタNM11のドレイン、ゲート間電圧は、トランジスタNM11の耐圧を超える制御信号CNTのハイレベル電圧に設定される。この場合、トランジスタNM11が破壊されるおそれがある。
なお、内部回路領域から出力されるハイレベルの信号SIGがパッドPADから半導体装置SEMの外部に出力される場合の動作は、パッドPADにハイレベルの信号SIGが入力されるときの動作と同様である。
一方、ESDイベントは、例えば、半導体装置SEMの製造工程または半導体装置SEMが組み込まれるシステムの組み立て工程等で発生する。例えば、帯電した治具等にパッドPADが接触し、パッドPADに正のサージが入力された場合、保護回路ESDPのトランジスタNM11のバイポーラ動作により、パッドPADから接地線VSSにESD電流が流れる。これにより、内部回路領域にESD電流が流れることを抑制することができ、内部回路領域に搭載されるトランジスタ等の素子をサージから保護することができる。
また、パッドPADに正のサージが入力された場合、抵抗素子R1および容量素子C1によるRC回路の時定数によりノードND2は、ロウレベル(接地電圧VSS)に維持される。なお、RC回路は、パッドPADに正のサージが入力されている間、ノードND2がロウレベルに設定される時定数に設計される。
ノードND1は、パッドPADにハイレベルの信号SIGが入力されるときと同様の電圧に設定される。このため、インバータIV1は、ノードND1のロウレベルに応じてノードND3にハイレベルを出力する。インバータIV2は、ノードND3のハイレベルに応じてロウレベルの制御信号CNTをトランジスタNM11のゲートに出力する。ESDイベントの発生時にトランジスタNM11のゲートをロウレベルに設定することで、トランジスタNM11のゲートをハイレベルに設定する場合に比べてバイポーラ動作の能力を高めることができる。
ここで、ノードND1、ND2は、抵抗素子R1、R3を介して電気的に分離しているため、ESDイベントの発生時にノードND1がノードND2とともにロウレベルになることを抑制することができる。したがって、ESDイベントの発生時に、インバータIV1、IV2は、正常な電源電圧を受けて動作することができ、ロウレベルの制御信号CNTを生成することができる。
なお、パッドPADにロウレベルの信号SIGが供給されるとき、または、パッドPADがオープン状態の場合、ノードND1、ND2は、ロウレベルに設定され、制御信号CNTは、ロウレベルに設定される。このため、保護回路ESDPのトランジスタNM11のドレイン、ゲート間電圧は、0Vになり、トランジスタNM11は破壊されない。
また、パッドPADに負のサージが入力された場合、保護回路ESDPのトランジスタNM11のバックゲート(p型ウェル層)からドレイン(n型拡散層)に寄生ダイオードによる電流が流れる。これにより、内部回路領域からパッドPADにESD電流が流れることが抑制され、内部回路領域に搭載されるトランジスタ等の素子が保護される。パッドPADに負のサージが入力された場合、制御信号CNT1は動作しない。
以上、この実施形態では、パッドPADにハイレベルの信号SIGが入力されたときに、制御回路CNT1は、ハイレベルの制御信号CNTを保護回路ESDPのトランジスタNM11のゲートに出力する。これにより、パッドPADにハイレベルの信号SIGが入力されたときに、トランジスタNM11に耐圧違反が発生することを抑制することができ、トランジスタNM11が破壊されることを抑制することができる。すなわち、保護回路ESDPに低耐圧タイプのトランジスタNM11が設けられる場合にもトランジスタNM11が破壊されることを抑制することができる。
制御回路CNTにおいて、インバータIV1の入力であるノードND2には、信号SIGのハイレベル電圧を降圧した電圧が供給される。同様に、インバータIV1、IV2の電源端子であるノードND1には、信号SIGのハイレベル電圧を降圧した電圧が供給される。これにより、パッドPADにハイレベルの信号SIGが供給されたときに、インバータIV1、IV2のトランジスタPM21-PM23、NM21-NM23が破壊されることを抑制することができる。
また、パッドPADに正のサージが入力された場合、保護回路ESDPのトランジスタNM11のバイポーラ動作により、パッドPADから接地線VSSにESD電流が流れる。これにより、内部回路領域にESD電流が流れることを抑制することができ、内部回路領域に搭載されるトランジスタ等の素子をサージから保護することができる。さらに、ESDイベント時にトランジスタNM11のゲートをロウレベルに設定することで、トランジスタNM11のゲートをハイレベルに設定する場合に比べてバイポーラ動作の能力を高めることができる。
(第2の実施形態)
図3は、第2の実施形態の半導体装置における信号用のI/Oセル部の一例を示す。図2と同様の要素については同じ符号を付し、詳細な説明は省略する。図3に示す信号SIG用のI/OセルIOC2は、制御回路CNT1の代わりに制御回路CNT2を有することを除き、図2のI/OセルIOC1と同様の構成を有する。I/OセルIOC2は、図1のI/OセルIOC1の代わりに半導体装置SEMに搭載される。
I/OセルIOC2は、抵抗素子R1-R4の代わりに抵抗素子R5、R6、R7を有することを除き、図2の制御回路CNT1と同様の構成を有する。抵抗素子R5、R6、R7は、パッドPADと接地線の間にノードND1、ND2を順次介して直列に接続される。抵抗素子R5、R6および容量素子C1は、RC回路として機能する。
I/OセルIOC2に含まれる抵抗素子R5-R7の数は、図2のI/OセルIOC1に含まれる抵抗素子R1-R4の数より少ない。このため、I/OセルIOC2のサイズをI/OセルIOC1のサイズより小さくすることができる。
パッドPADにハイレベルの信号SIGが供給されたときのI/OセルIOC2の動作は、図2のI/OセルIOC1の動作と同様である。パッドPADにESDによるサージが入力されたときのI/OセルIOC2の動作は、図2のI/OセルIOC1の動作と同様である。
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、パッドPADにハイレベルの信号SIGが入力されたときに、制御回路CNT2がハイレベルの制御信号CNTを出力するため、トランジスタNM11に耐圧違反が発生せず、トランジスタNM11が破壊されることを抑制することができる。制御回路CNT2のノードND1、ND2は、信号SIGのハイレベル電圧を降圧した電圧に設定されるため、ハイレベルの信号SIGによりトランジスタPM21-PM23、NM21-NM23が破壊されることを抑制することができる。
さらに、この実施形態では、I/OセルIOC2に含まれる抵抗素子の数を図2のI/OセルIOC1に含まれる抵抗素子の数より少なくすることができる。この結果、I/OセルIOC2のサイズをI/OセルIOC1のサイズより小さくすることができる。
I/OセルIOC2は、信号SIGが入力または出力されるパッドPADと同じ数だけ設けられるため、半導体装置SEMのチップサイズの削減効果は大きい。半導体装置SEMのチップサイズを削減しない場合、内部回路領域に搭載可能なトランジスタ等の素子数を増加させることができる。
(第3の実施形態)
図4は、第3の実施形態における半導体装置の概要を示す。図4に示す半導体装置SEMは、I/OセルIOC1の代わりにI/OセルIOC3を有し、I/OセルIOCP1の代わりにI/OセルIOCP2を有することを除き、図1の半導体装置SEMと同様の構成を有する。なお、I/OセルIOCP2は、図1のI/OセルIOCP1の少なくとも1つの代わりに配置されればよい。
I/OセルIOC3は、図2のI/OセルIOC1から制御回路CNT1が削除され、インバータIV31およびダイオードD31、D32が追加された構成を有する。ダイオードD31、D32は、パッドPADとノードPADINとの間に、アノードをパッドPAD側に配置して直列に接続される。インバータIV31は、制御信号/CNTの論理レベルを反転した制御信号CNTを保護回路ESDPのトランジスタNM11のゲートに出力する。
I/OセルIOCP2は、制御回路CNT3とESD用の保護回路ESDVとを有する。図4のI/OセルIOCP2は、パッドPADが電源線VDDに接続される電源用のI/Oセルである。保護回路ESDVは、電源線VDDに接続されるパッドPADと、接地線VSSとの間に設けられる。なお、パッドPADが接地線VSSに接続されるI/OセルにI/OセルIOCP2が適用されてもよい。この場合、I/OセルIOCP2の保護回路ESDVは、電源線VDDと、接地線VSSに接続されるパッドPADとの間に設けられる。
制御回路CNT3は、ノードPADINおよび複数のI/OセルIOC3のダイオードD31、D32をそれぞれ介して、各I/OセルIOC3のパッドPADに接続される。また制御回路CNT3は、制御信号線/CNTおよび複数のI/OセルIOC3のインバータIV31をそれぞれ介して、各I/OセルIOC3のトランジスタNM11のゲートに接続される。制御回路CNT3の例は、図5に示される。
図5は、図4の信号用のI/Oセル部IOC3および制御回路CNT3の一例を示す。I/OセルIOC3は、図4に示した構成に加えて、パッドPADと接地線VSSとの間に直列に接続された抵抗素子R31、R32を有する。抵抗素子R31、R32の間に設けられるノードND31は、インバータIV31の電源線に接続される。
インバータIV31は、ノードND31と接地線VSSとの間に直列に接続されたトランジスタPM31、NM31を有する。トランジスタPM31、NM31は、トランジスタNM11、NM12と同様に、低耐圧タイプで設計される。
抵抗素子R31、R32による分圧比は、パッドPADにハイレベルの信号SIGが供給されたときのノードND31の電圧が、トランジスタPM31、NM31の耐圧以下になるように設計される。これにより、図2のインバータIV1、IV2と同様に、パッドPADにハイレベルの信号SIGが供給されたときにトランジスタPM31、NM31が破壊されることを抑制することができる。
制御回路CNT3は、抵抗素子R8、R9、R11、RC回路RC1およびインバータ列IVRを有する。RC回路RC1は、ノードPADINと接地線VSSとの間にノードND4を介して直列に接続された抵抗素子R10および容量素子C1を有する。例えば、容量素子C1は、図2の容量素子C1と同様にnチャネルMOSトランジスタのゲート絶縁膜を使用して形成される。
インバータ列IVRは、直列に接続されたCMOS(Complementary Metal Oxide Semiconductor)インバータIV4、IV5、IV6を有する。インバータIV4の入力および出力は、ノードND4、ND5にそれぞれ接続される。インバータIV5の入力および出力は、ノードND5、ND6にそれぞれ接続される。インバータIV6の入力および出力は、ノードND6および制御信号線/CNTにそれぞれ接続される。
インバータIV4は、ノードPADINと接地線VSSとの間に直列に接続されたトランジスタPM24、NM24を有する。インバータIV5は、ノードPADINと接地線VSSとの間に直列に接続されたトランジスタPM25、NM25を有する。インバータIV6は、ノードPADINと接地線VSSとの間に直列に接続されたトランジスタPM26、NM26を有する。
抵抗素子R8、R9は、ノードPADINと接地線VSSとの間に直列に接続される。換言すれば、ダイオードD31、D32と抵抗素子R8、R9は、パッドPADと接地線VSSとの間に直列に接続される。抵抗素子R8、R9の抵抗値は、パッドPADにハイレベルの信号SIGが供給されたときのノードPADINの電圧が、インバータ列IVRのトランジスタPM24-PM26、NM24-NM26の耐圧以下になるように設計される。これにより、図2のインバータIV1、IV2と同様に、パッドPADにハイレベルの信号SIGが供給されたときにトランジスタPM24-PM26、NM24-NM26が破壊されることを抑制することができる。
抵抗R11は、制御信号線/CNTと接地線VSSとの間に接続される。抵抗R11は、パッドPADに供給される信号SIGがロウレベルからハイレベルに変化するときに、制御信号/CNTのレベルが不安定になることを抑制するプルダウン抵抗として機能する。
パッドPADにハイレベルの信号SIGが供給されたとき、およびパッドPADにESDによるサージが入力されたときのI/OセルIOC3および制御回路CNT3の動作は、図2のI/OセルIOC1(制御回路CNT1)の動作と同様である。
例えば、パッドPADにハイレベルの信号SIGが供給されたとき、保護回路ESDPのトランジスタNM11のゲートには、パッドPADのハイレベルを降圧したノードND31の電圧と同じハイレベルの制御信号CNTが供給される。これにより、トランジスタNM11のドレイン、ゲート間電圧を、トランジスタNM11の耐圧以下に設定することができ、トランジスタNM11が破壊されることを抑制することができる。
また、パッドPADにESDによる正のサージが入力されたとき、保護回路ESDPのトランジスタNM11のバイポーラ動作により、パッドPADから接地線VSSにESD電流が流れる。これにより、内部回路領域にESD電流が流れることを抑制することができ、内部回路領域に搭載されるトランジスタ等の素子をサージから保護することができる。このとき、制御回路CNT3によりロウレベルの制御信号CNTをトランジスタNM11のゲートに出力することで、トランジスタNM11のゲートをハイレベルに設定する場合に比べてバイポーラ動作の能力を高めることができる。
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、I/OセルIOC3の保護回路ESDPのトランジスタNM11のゲートを制御する制御回路CNT3は、複数のI/OセルIOC3に共通に設けられる。これにより、1つの制御回路CNT3により複数のI/OセルIOC3の低耐圧タイプのトランジスタを保護することができる。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
C1 容量素子
CNT、 制御信号
CNT1、CNT2、CNT3 制御回路
D31、D32 ダイオード
ESDP 保護回路
IOC1、IOC2、IOC3 I/Oセル
IOCP1、IOCP2 I/Oセル
IV、IV1、IV2 インバータ
IV4、IV5、IV6 インバータ
IV31 インバータ
IVR インバータ列
ND1、ND2、ND3、ND4、ND5、ND6 ノード
ND31 ノード
NM11、NM12 nチャネルMOSトランジスタ
NM21、NM22、NM23 nチャネルMOSトランジスタ
NM24、NM25、NM26 nチャネルMOSトランジスタ
NM31 nチャネルMOSトランジスタ
PAD パッド
PADIN ノード
PM11、PM12 pチャネルMOSトランジスタ
PM21、PM22、PM23 pチャネルMOSトランジスタ
PM24、PM25、PM26 pチャネルMOSトランジスタ
PM31 pチャネルMOSトランジスタ
R1、R2、R3、R4 抵抗素子
R5、R6、R7 抵抗素子
R8、R9、R10、R11 抵抗素子
R31、R32 抵抗素子
RC1 RC回路
SEM 半導体装置
SIG 信号

Claims (8)

  1. 信号端子と接地線との間に設けられた第1nチャネルMOSトランジスタを有するESD保護回路と、
    前記信号端子に電気的に接続された制御回路と、
    を有し、
    前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第1電圧を前記第1nチャネルMOSトランジスタのゲートに出力し、前記信号端子にESDによるサージが入力されたときに前記第1電圧より低い第2電圧を前記第1nチャネルMOSトランジスタの前記ゲートに出力する
    半導体装置。
  2. 前記制御回路は、
    前記信号端子に接続されたRC回路と、
    入力が前記RC回路に接続され、出力端子が前記第1nチャネルMOSトランジスタの前記ゲートに電気的に接続されたバッファ回路と、
    前記信号端子で受信する電圧を降圧して前記バッファ回路の電源端子に供給する降圧回路と、
    を有する請求項1に記載の半導体装置。
  3. 信号端子と接地線との間に設けられた第1nチャネルMOSトランジスタを有するESD保護回路と、
    前記信号端子に電気的に接続された制御回路と、
    を有し、
    前記制御回路は、
    前記信号端子に接続されたRC回路と、
    入力が前記RC回路に接続され、出力端子が前記第1nチャネルMOSトランジスタの前記ゲートに電気的に接続されたバッファ回路と、
    前記信号端子で受信する電圧を降圧して前記バッファ回路の電源端子に供給する降圧回路と、
    を有する半導体装置。
  4. 前記バッファ回路は、前記入力でハイレベルを受けたときに前記出力端子からロウレベルを出力し、前記入力でロウレベルを受けたときに前記出力端子からハイレベルを出力し、
    前記ESD保護回路は、前記バッファ回路の前記出力端子と前記第1nチャネルMOSトランジスタの前記ゲートとの間に設けられたインバータを有する
    請求項2または請求項3に記載の半導体装置。
  5. 前記降圧回路は、前記信号端子と接地線との間に直列に接続されたダイオードおよび抵抗素子を有し、
    前記ダイオードと前記抵抗素子との接続ノードが前記バッファ回路の前記電源端子に接続される
    請求項2ないし請求項4のいずれか1項に記載の半導体装置。
  6. 前記制御回路は、複数の前記ESD保護回路に共通に設けられ、
    前記バッファ回路の出力は、複数の前記ESD保護回路の前記第1nチャネルMOSトランジスタの前記ゲートに電気的に接続される
    請求項5に記載の半導体装置。
  7. 前記信号端子を介して入力または出力される信号のハイレベル電圧値の仕様は、前記制御回路に設けられるトランジスタの耐圧値より大きい
    請求項1ないし請求項6のいずれか1項に記載の半導体装置。
  8. 前記信号端子は、前記第1nチャネルMOSトランジスタのドレインに接続され、
    前記ESD保護回路は、さらに、ドレインが前記第1nチャネルMOSトランジスタのソースに接続され、ソースおよびゲートが前記接地線に接続された第2nチャネルMOSトランジスタを有する
    請求項1ないし請求項7のいずれか1項に記載の半導体装置。
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