JP2023119481A - 半導体装置 - Google Patents
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Abstract
【課題】ＥＳＤ保護回路に低耐圧タイプのトランジスタが設けられる場合にもトランジスタが破壊されることを抑制しつつ、ＥＳＤ保護回路の能力を向上させる。
【解決手段】半導体装置は、信号端子と接地線との間に設けられた第１ｎチャネルＭＯＳトランジスタを有するＥＳＤ保護回路と、前記信号端子に電気的に接続された制御回路と、を有し、前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第１電圧を前記第１ｎチャネルＭＯＳトランジスタのゲートに出力し、前記信号端子にＥＳＤによるサージが入力されたときに前記第１電圧より低い第２電圧を前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに出力する。
【選択図】図２
【解決手段】半導体装置は、信号端子と接地線との間に設けられた第１ｎチャネルＭＯＳトランジスタを有するＥＳＤ保護回路と、前記信号端子に電気的に接続された制御回路と、を有し、前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第１電圧を前記第１ｎチャネルＭＯＳトランジスタのゲートに出力し、前記信号端子にＥＳＤによるサージが入力されたときに前記第１電圧より低い第２電圧を前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに出力する。
【選択図】図２
Description
本発明は、半導体装置に関する。
半導体装置の内部回路を静電気放電（ＥＳＤ：Electro-Static Discharge）から保護するために半導体装置に設けられるＥＳＤ保護回路が知られている。例えば、ＥＳＤ保護回路は、外部端子と接地線との間に配置されたトランジスタと、外部端子に印加されるＥＳＤイベントに応じてＥＳＤ保護回路のトランジスタのゲート電圧を高くする制御回路とを有する。この種のＥＳＤ保護回路では、ＥＳＤイベントに応じて制御電圧を生成するＲＣ回路を有する場合がある。
近年、トランジスタ等の半導体素子の微細化と半導体装置の低電力化に伴い、半導体装置に搭載されるトランジスタ等の素子の耐圧が低下している。例えば、ＥＳＤ保護回路に低耐圧タイプのトランジスタを使用する場合、トランジスタの破壊を抑制しつつ、ＥＳＤ保護回路の能力向上が図れるようにゲート電圧を制御する必要がある。
本発明は、上記の点に鑑みてなされたもので、ＥＳＤ保護回路に低耐圧タイプのトランジスタが設けられる場合にもトランジスタが破壊されることを抑制しつつ、ＥＳＤ保護回路の能力を向上させることを目的とする。
本発明の一態様では、半導体装置は、信号端子と接地線との間に設けられた第１ｎチャネルＭＯＳトランジスタを有するＥＳＤ保護回路と、前記信号端子に電気的に接続された制御回路と、を有し、前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第１電圧を前記第１ｎチャネルＭＯＳトランジスタのゲートに出力し、前記信号端子にＥＳＤによるサージが入力されたときに前記第１電圧より低い第２電圧を前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに出力する。
開示の技術によれば、ＥＳＤ保護回路に低耐圧タイプのトランジスタが設けられる場合にもトランジスタが破壊されることを抑制しつつ、ＥＳＤ保護回路の能力を向上させることができる。
以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号値、信号線または信号端子を示す符号としても使用される。電圧を示す符号は、電圧が供給される電圧線または電圧端子を示す符号としても使用される。
（第１の実施形態）
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置ＳＥＭは、ＳｏＣ（System on Chip）でもよく、単体のＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field-Programmable Gate Array）またはメモリ等でもよい。
図１は、第１の実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置ＳＥＭは、ＳｏＣ（System on Chip）でもよく、単体のＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field-Programmable Gate Array）またはメモリ等でもよい。
半導体装置ＳＥＭは、パッドＰＡＤを含む複数のＩ／ＯセルＩＯＣ１、ＩＯＣＰ１を有する。Ｉ／ＯセルＩＯＣ１は、入力信号、出力信号または入出力信号等の信号ＳＩＧ用のインタフェース回路である。Ｉ／ＯセルＩＯＣＰ１は、電源電圧ＶＤＤまたは接地電圧用のインタフェース回路である。Ｉ／ＯセルＩＯＣ１に設けられるパッドＰＡＤは、信号端子の一例である。
各Ｉ／ＯセルＩＯＣ１、ＩＯＣＰ１は、内部回路領域に接続される。例えば、内部回路領域には、論理回路が搭載されてもよく、メモリが搭載されてもよい。また、内部回路領域には、アナログ回路が搭載されてもよい。図１では、半導体装置ＳＥＭは、１つの内部回路領域を有するが、内部回路領域の数は、２個以上でもよい。
なお、Ｉ／ＯセルＩＯＣ１、ＩＯＣＰ１の数は、図２に示す例に限定されない。信号ＳＩＧ用のパッドＰＡＤの数と電源電圧ＶＤＤ用のパッドＰＡＤの数と接地電圧ＶＳＳ用のパッドＰＡＤの数および数の比率も図１に示す例に限定されない。また、図１では、説明を分かりやすくするために、パッドＰＡＤが半導体装置ＳＥＭの外周部に設けられる例が示されるが、パッドＰＡＤの位置は、半導体装置ＳＥＭの任意の位置に設けられてもよい。また、パッドＰＡＤは、Ｉ／ＯセルＩＯＣ１、ＩＯＣＰ１が形成される素子面と反対側（裏面）に設けられてもよい。パッドＰＡＤには、ボンディングワイヤが接続されてもよく、バンプが接続されてもよい。
図２は、図１の信号ＳＩＧ用のＩ／Ｏセル部ＩＯＣ１の一例を示す。Ｉ／ＯセルＩＯＣ１は、パッドＰＡＤに加えて、ＥＳＤ用の保護回路ＥＳＤＰおよび制御回路ＣＮＴ１、入出力回路ＩＯＢＵＦを有する。入出力回路ＩＯＢＵＦは、例えば、パッドＰＡＤに供給される信号を受信する入力バッファ、パッドＰＡＤに信号を出力する出力バッファ、または、入力バッファと出力バッファとを有する。なお、図示を省略するが、図１に示すＩ／ＯセルＩＯＣＰ１は、電源線ＶＤＤと接地線ＶＳＳとの間に設けられたＥＳＤ用の保護回路を有する。
保護回路ＥＳＤＰは、パッドＰＡＤと接地線ＶＳＳとの間に直列に接続されたｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＮＭ１１、ＮＭ１２を有する。ｎチャネルＭＯＳトランジスタＮＭ１１のドレインは、パッドＰＡＤに接続される。ｎチャネルＭＯＳトランジスタＮＭ１１のソースは、ｎチャネルＭＯＳトランジスタＮＭ１２のドレインに接続される。ｎチャネルＭＯＳトランジスタＮＭ１２のソースおよびゲートは、接地線ＶＳＳに接続される。
以下では、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタは、単にトランジスタとも称される。ｎチャネルＭＯＳトランジスタには、符号"ＮＭ"が付され、ｐチャネルＭＯＳトランジスタには、符号"ＰＭ"が付される。
トランジスタＮＭ１１のゲートは、制御回路ＣＮＴ１から出力される制御信号ＣＮＴを受ける。トランジスタＮＭ１１、ＮＭ１２のバックゲート（ｐ型ウェル領域）は、接地線ＶＳＳに接続される。
例えば、内部回路領域およびＩ／ＯセルＩＯＣ１、ＩＯＣＰ１に使用されるトランジスタは、低耐圧タイプである。なお、入出力回路ＩＯＢＵＦに配置される入力バッファおよび出力バッファは、パッドＰＡＤに供給される信号のハイレベル電圧に合わせて、低耐圧タイプよりも高い耐圧に設計される。
例えば、低耐圧タイプのトランジスタの耐圧は、Ｉ／ＯセルＩＯＣ１に入出力される信号のハイレベル電圧より低い。このため、保護回路ＥＳＤＰにおいてパッドＰＡＤに接続されるｎチャネルＭＯＳトランジスタＮＭ１１のゲート、ドレイン間電圧は、パッドＰＡＤにハイレベルの信号が供給されている間、ｎチャネルＭＯＳトランジスタＮＭ１１の耐圧以下に設定される必要がある。特に限定されないが、例えば、パッドＰＡＤに供給される信号のハイレベル電圧は、１．８Ｖであり、ｎチャネルＭＯＳトランジスタＮＭ１１の耐圧は、１．２Ｖである。
制御回路ＣＮＴ１は、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４、容量素子Ｃ１、トランジスタＰＭ２１、ＰＭ２２、ＰＭ２３およびトランジスタＮＭ２１、ＮＭ２２、ＮＭ２３を有する。抵抗素子Ｒ１、Ｒ２は、パッドＰＡＤと接地線ＶＳＳとの間にノードＮＤ２を介して直列に接続される。抵抗素子Ｒ３、Ｒ４は、パッドＰＡＤと接地線ＶＳＳとの間にノードＮＤ１を介して直列に接続される。特に限定されないが、例えば、トランジスタＰＭ２１－ＰＭ２３、ＮＭ２１－ＮＭ２３の耐圧は、１．２Ｖである。
なお、抵抗素子Ｒ３の代わりにダイオードが直列に配置されてもよい。この場合、例えば、ダイオードのアノードがパッドＰＡＤに接続され、ダイオードのカソードがノードＮＤ１に接続される。また、パッドＰＡＤとノードＮＤ１との間に複数のダイオードが直列に接続されてもよい。
容量素子Ｃ１は、ノードＮＤ２と接地線ＶＳＳとの間に接続される。特に限定されないが、例えば、容量素子Ｃ１は、ゲートがノードＮＤ２に接続され、ソース、ドレインおよびバックゲートが接地線ＶＳＳに接続されたｎチャネルＭＯＳトランジスタのゲート絶縁膜を利用して形成される。抵抗素子Ｒ１および容量素子Ｃ１は、ＲＣ回路として機能する。
トランジスタＰＭ２１、ＰＭ２２、ＮＭ２１は、ノードＮＤ１と接地線ＶＳＳとの間に直列に接続され、インバータＩＶ１として動作する。トランジスタＰＭ２３、ＮＭ２２、ＮＭ２３は、ノードＮＤ１と接地線ＶＳＳとの間に直列に接続され、インバータＩＶ２として動作する。トランジスタＰＭ２１、ＰＭ２２、ＰＭ２３のバックゲートは、ノードＮＤ１に接続される。トランジスタＮＭ２１、ＮＭ２２、ＮＭ２３のバックゲートは、接地線ＶＳＳに接続される。
インバータＩＶ１の入力は、ノードＮＤ２に接続され、インバータＩＶ１の出力であるノードＮＤ３は、インバータＩＶ２の入力に接続される。インバータＩＶ２の出力は、制御信号線ＣＮＴを介してトランジスタＮＭ１１のゲートに接続される。インバータＩＶ２の出力は、出力端子の一例である。
以下、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときのＩ／ＯセルＩＯＣ１の動作と、パッドＰＡＤにＥＳＤによるサージが入力されたときのＩ／ＯセルＩＯＣ１の動作とが説明される。ここで、ハイレベルは、論理１のレベルおよびハイレベル電圧の意味で使用される。また、ロウレベルは、論理０のレベルおよびロウレベル電圧（接地電圧ＶＳＳ）の意味で使用される。以下では、ＥＳＤによるサージがパッドＰＡＤに入力されることは、ＥＳＤイベントの発生とも称される。
パッドＰＡＤにハイレベルの信号ＳＩＧが供給される状態は、例えば、半導体装置ＳＥＭがシステムに組み込まれた後、システムの動作中に発生する。パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたとき、ノードＮＤ２は、抵抗素子Ｒ１、Ｒ２によりハイレベルを分圧した電圧に設定される。同様に、ノードＮＤ１は、抵抗素子Ｒ３、Ｒ４によりハイレベルを分圧した電圧に設定される。
例えば、抵抗素子Ｒ１、Ｒ３の抵抗値が互いに等しく、抵抗素子Ｒ２、Ｒ４の抵抗値が互いに等しい場合、ノードＮＤ１、ＮＤ２の電圧は、互いに等しくなる。抵抗素子Ｒ１、Ｒ２による分圧比と、抵抗素子Ｒ３、Ｒ４による分圧比は、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときのノードＮＤ１、ＮＤ２の電圧が、制御回路ＣＮＴ１内の各トランジスタの耐圧以下になるように設計される。これにより、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときに、インバータＩＶ１、ＩＶ２のトランジスタＰＭ２１－ＰＭ２３、ＮＭ２１－ＮＭ２３および保護回路ＥＳＤＰのトランジスタＮＭ１１が破壊されることを抑制することができる。
インバータＩＶ１は、ノードＮＤ２のハイレベルを入力で受けている間、ノードＮＤ３にロウレベルを出力する。インバータＩＶ２は、ノードＮＤ３のロウレベルを入力で受けている間、ハイレベルを制御信号ＣＮＴとして出力する。ハイレベルの制御信号ＣＮＴは、保護回路ＥＳＤＰのトランジスタＮＭ１１のゲートに供給される。トランジスタＮＭ１１のドレインは、信号ＳＩＧのハイレベルが供給される。
これにより、トランジスタＮＭ１１のドレイン、ゲート間電圧を、低耐圧タイプのトランジスタＮＭ１１の耐圧以下に設定することができる。この結果、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときに、トランジスタＮＭ１１に耐圧違反が発生することを抑制することができ、トランジスタＮＭ１１が破壊されることを抑制することができる。
なお、トランジスタＮＭ１１のゲートにノードＮＤ１のハイレベルに相当する制御信号ＣＮＴが供給されたとき、トランジスタＮＭ１１のソース、ドレイン間抵抗は低下する。しかしながら、トランジスタＮＭ１２はオフ状態に維持されるため、パッドＰＡＤにハイレベルの信号ＳＩＧが入力されているときに、保護回路ＥＳＤＰにおいてパッドＰＡＤと接地線ＶＳＳとの間に貫通電流が流れることを抑止することができる。
これに対して、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されるとき、トランジスタＮＭ１１のゲートがロウレベルに設定される場合、トランジスタＮＭ１１のドレイン、ゲート間電圧は、トランジスタＮＭ１１の耐圧を超える制御信号ＣＮＴのハイレベル電圧に設定される。この場合、トランジスタＮＭ１１が破壊されるおそれがある。
なお、内部回路領域から出力されるハイレベルの信号ＳＩＧがパッドＰＡＤから半導体装置ＳＥＭの外部に出力される場合の動作は、パッドＰＡＤにハイレベルの信号ＳＩＧが入力されるときの動作と同様である。
一方、ＥＳＤイベントは、例えば、半導体装置ＳＥＭの製造工程または半導体装置ＳＥＭが組み込まれるシステムの組み立て工程等で発生する。例えば、帯電した治具等にパッドＰＡＤが接触し、パッドＰＡＤに正のサージが入力された場合、保護回路ＥＳＤＰのトランジスタＮＭ１１のバイポーラ動作により、パッドＰＡＤから接地線ＶＳＳにＥＳＤ電流が流れる。これにより、内部回路領域にＥＳＤ電流が流れることを抑制することができ、内部回路領域に搭載されるトランジスタ等の素子をサージから保護することができる。
また、パッドＰＡＤに正のサージが入力された場合、抵抗素子Ｒ１および容量素子Ｃ１によるＲＣ回路の時定数によりノードＮＤ２は、ロウレベル（接地電圧ＶＳＳ）に維持される。なお、ＲＣ回路は、パッドＰＡＤに正のサージが入力されている間、ノードＮＤ２がロウレベルに設定される時定数に設計される。
ノードＮＤ１は、パッドＰＡＤにハイレベルの信号ＳＩＧが入力されるときと同様の電圧に設定される。このため、インバータＩＶ１は、ノードＮＤ１のロウレベルに応じてノードＮＤ３にハイレベルを出力する。インバータＩＶ２は、ノードＮＤ３のハイレベルに応じてロウレベルの制御信号ＣＮＴをトランジスタＮＭ１１のゲートに出力する。ＥＳＤイベントの発生時にトランジスタＮＭ１１のゲートをロウレベルに設定することで、トランジスタＮＭ１１のゲートをハイレベルに設定する場合に比べてバイポーラ動作の能力を高めることができる。
ここで、ノードＮＤ１、ＮＤ２は、抵抗素子Ｒ１、Ｒ３を介して電気的に分離しているため、ＥＳＤイベントの発生時にノードＮＤ１がノードＮＤ２とともにロウレベルになることを抑制することができる。したがって、ＥＳＤイベントの発生時に、インバータＩＶ１、ＩＶ２は、正常な電源電圧を受けて動作することができ、ロウレベルの制御信号ＣＮＴを生成することができる。
なお、パッドＰＡＤにロウレベルの信号ＳＩＧが供給されるとき、または、パッドＰＡＤがオープン状態の場合、ノードＮＤ１、ＮＤ２は、ロウレベルに設定され、制御信号ＣＮＴは、ロウレベルに設定される。このため、保護回路ＥＳＤＰのトランジスタＮＭ１１のドレイン、ゲート間電圧は、０Ｖになり、トランジスタＮＭ１１は破壊されない。
また、パッドＰＡＤに負のサージが入力された場合、保護回路ＥＳＤＰのトランジスタＮＭ１１のバックゲート（ｐ型ウェル層）からドレイン（ｎ型拡散層）に寄生ダイオードによる電流が流れる。これにより、内部回路領域からパッドＰＡＤにＥＳＤ電流が流れることが抑制され、内部回路領域に搭載されるトランジスタ等の素子が保護される。パッドＰＡＤに負のサージが入力された場合、制御信号ＣＮＴ１は動作しない。
以上、この実施形態では、パッドＰＡＤにハイレベルの信号ＳＩＧが入力されたときに、制御回路ＣＮＴ１は、ハイレベルの制御信号ＣＮＴを保護回路ＥＳＤＰのトランジスタＮＭ１１のゲートに出力する。これにより、パッドＰＡＤにハイレベルの信号ＳＩＧが入力されたときに、トランジスタＮＭ１１に耐圧違反が発生することを抑制することができ、トランジスタＮＭ１１が破壊されることを抑制することができる。すなわち、保護回路ＥＳＤＰに低耐圧タイプのトランジスタＮＭ１１が設けられる場合にもトランジスタＮＭ１１が破壊されることを抑制することができる。
制御回路ＣＮＴにおいて、インバータＩＶ１の入力であるノードＮＤ２には、信号ＳＩＧのハイレベル電圧を降圧した電圧が供給される。同様に、インバータＩＶ１、ＩＶ２の電源端子であるノードＮＤ１には、信号ＳＩＧのハイレベル電圧を降圧した電圧が供給される。これにより、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときに、インバータＩＶ１、ＩＶ２のトランジスタＰＭ２１－ＰＭ２３、ＮＭ２１－ＮＭ２３が破壊されることを抑制することができる。
また、パッドＰＡＤに正のサージが入力された場合、保護回路ＥＳＤＰのトランジスタＮＭ１１のバイポーラ動作により、パッドＰＡＤから接地線ＶＳＳにＥＳＤ電流が流れる。これにより、内部回路領域にＥＳＤ電流が流れることを抑制することができ、内部回路領域に搭載されるトランジスタ等の素子をサージから保護することができる。さらに、ＥＳＤイベント時にトランジスタＮＭ１１のゲートをロウレベルに設定することで、トランジスタＮＭ１１のゲートをハイレベルに設定する場合に比べてバイポーラ動作の能力を高めることができる。
（第２の実施形態）
図３は、第２の実施形態の半導体装置における信号用のＩ／Ｏセル部の一例を示す。図２と同様の要素については同じ符号を付し、詳細な説明は省略する。図３に示す信号ＳＩＧ用のＩ／ＯセルＩＯＣ２は、制御回路ＣＮＴ１の代わりに制御回路ＣＮＴ２を有することを除き、図２のＩ／ＯセルＩＯＣ１と同様の構成を有する。Ｉ／ＯセルＩＯＣ２は、図１のＩ／ＯセルＩＯＣ１の代わりに半導体装置ＳＥＭに搭載される。
図３は、第２の実施形態の半導体装置における信号用のＩ／Ｏセル部の一例を示す。図２と同様の要素については同じ符号を付し、詳細な説明は省略する。図３に示す信号ＳＩＧ用のＩ／ＯセルＩＯＣ２は、制御回路ＣＮＴ１の代わりに制御回路ＣＮＴ２を有することを除き、図２のＩ／ＯセルＩＯＣ１と同様の構成を有する。Ｉ／ＯセルＩＯＣ２は、図１のＩ／ＯセルＩＯＣ１の代わりに半導体装置ＳＥＭに搭載される。
Ｉ／ＯセルＩＯＣ２は、抵抗素子Ｒ１－Ｒ４の代わりに抵抗素子Ｒ５、Ｒ６、Ｒ７を有することを除き、図２の制御回路ＣＮＴ１と同様の構成を有する。抵抗素子Ｒ５、Ｒ６、Ｒ７は、パッドＰＡＤと接地線の間にノードＮＤ１、ＮＤ２を順次介して直列に接続される。抵抗素子Ｒ５、Ｒ６および容量素子Ｃ１は、ＲＣ回路として機能する。
Ｉ／ＯセルＩＯＣ２に含まれる抵抗素子Ｒ５－Ｒ７の数は、図２のＩ／ＯセルＩＯＣ１に含まれる抵抗素子Ｒ１－Ｒ４の数より少ない。このため、Ｉ／ＯセルＩＯＣ２のサイズをＩ／ＯセルＩＯＣ１のサイズより小さくすることができる。
パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときのＩ／ＯセルＩＯＣ２の動作は、図２のＩ／ＯセルＩＯＣ１の動作と同様である。パッドＰＡＤにＥＳＤによるサージが入力されたときのＩ／ＯセルＩＯＣ２の動作は、図２のＩ／ＯセルＩＯＣ１の動作と同様である。
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。例えば、パッドＰＡＤにハイレベルの信号ＳＩＧが入力されたときに、制御回路ＣＮＴ２がハイレベルの制御信号ＣＮＴを出力するため、トランジスタＮＭ１１に耐圧違反が発生せず、トランジスタＮＭ１１が破壊されることを抑制することができる。制御回路ＣＮＴ２のノードＮＤ１、ＮＤ２は、信号ＳＩＧのハイレベル電圧を降圧した電圧に設定されるため、ハイレベルの信号ＳＩＧによりトランジスタＰＭ２１－ＰＭ２３、ＮＭ２１－ＮＭ２３が破壊されることを抑制することができる。
さらに、この実施形態では、Ｉ／ＯセルＩＯＣ２に含まれる抵抗素子の数を図２のＩ／ＯセルＩＯＣ１に含まれる抵抗素子の数より少なくすることができる。この結果、Ｉ／ＯセルＩＯＣ２のサイズをＩ／ＯセルＩＯＣ１のサイズより小さくすることができる。
Ｉ／ＯセルＩＯＣ２は、信号ＳＩＧが入力または出力されるパッドＰＡＤと同じ数だけ設けられるため、半導体装置ＳＥＭのチップサイズの削減効果は大きい。半導体装置ＳＥＭのチップサイズを削減しない場合、内部回路領域に搭載可能なトランジスタ等の素子数を増加させることができる。
（第３の実施形態）
図４は、第３の実施形態における半導体装置の概要を示す。図４に示す半導体装置ＳＥＭは、Ｉ／ＯセルＩＯＣ１の代わりにＩ／ＯセルＩＯＣ３を有し、Ｉ／ＯセルＩＯＣＰ１の代わりにＩ／ＯセルＩＯＣＰ２を有することを除き、図１の半導体装置ＳＥＭと同様の構成を有する。なお、Ｉ／ＯセルＩＯＣＰ２は、図１のＩ／ＯセルＩＯＣＰ１の少なくとも１つの代わりに配置されればよい。
図４は、第３の実施形態における半導体装置の概要を示す。図４に示す半導体装置ＳＥＭは、Ｉ／ＯセルＩＯＣ１の代わりにＩ／ＯセルＩＯＣ３を有し、Ｉ／ＯセルＩＯＣＰ１の代わりにＩ／ＯセルＩＯＣＰ２を有することを除き、図１の半導体装置ＳＥＭと同様の構成を有する。なお、Ｉ／ＯセルＩＯＣＰ２は、図１のＩ／ＯセルＩＯＣＰ１の少なくとも１つの代わりに配置されればよい。
Ｉ／ＯセルＩＯＣ３は、図２のＩ／ＯセルＩＯＣ１から制御回路ＣＮＴ１が削除され、インバータＩＶ３１およびダイオードＤ３１、Ｄ３２が追加された構成を有する。ダイオードＤ３１、Ｄ３２は、パッドＰＡＤとノードＰＡＤＩＮとの間に、アノードをパッドＰＡＤ側に配置して直列に接続される。インバータＩＶ３１は、制御信号／ＣＮＴの論理レベルを反転した制御信号ＣＮＴを保護回路ＥＳＤＰのトランジスタＮＭ１１のゲートに出力する。
Ｉ／ＯセルＩＯＣＰ２は、制御回路ＣＮＴ３とＥＳＤ用の保護回路ＥＳＤＶとを有する。図４のＩ／ＯセルＩＯＣＰ２は、パッドＰＡＤが電源線ＶＤＤに接続される電源用のＩ／Ｏセルである。保護回路ＥＳＤＶは、電源線ＶＤＤに接続されるパッドＰＡＤと、接地線ＶＳＳとの間に設けられる。なお、パッドＰＡＤが接地線ＶＳＳに接続されるＩ／ＯセルにＩ／ＯセルＩＯＣＰ２が適用されてもよい。この場合、Ｉ／ＯセルＩＯＣＰ２の保護回路ＥＳＤＶは、電源線ＶＤＤと、接地線ＶＳＳに接続されるパッドＰＡＤとの間に設けられる。
制御回路ＣＮＴ３は、ノードＰＡＤＩＮおよび複数のＩ／ＯセルＩＯＣ３のダイオードＤ３１、Ｄ３２をそれぞれ介して、各Ｉ／ＯセルＩＯＣ３のパッドＰＡＤに接続される。また制御回路ＣＮＴ３は、制御信号線／ＣＮＴおよび複数のＩ／ＯセルＩＯＣ３のインバータＩＶ３１をそれぞれ介して、各Ｉ／ＯセルＩＯＣ３のトランジスタＮＭ１１のゲートに接続される。制御回路ＣＮＴ３の例は、図５に示される。
図５は、図４の信号用のＩ／Ｏセル部ＩＯＣ３および制御回路ＣＮＴ３の一例を示す。Ｉ／ＯセルＩＯＣ３は、図４に示した構成に加えて、パッドＰＡＤと接地線ＶＳＳとの間に直列に接続された抵抗素子Ｒ３１、Ｒ３２を有する。抵抗素子Ｒ３１、Ｒ３２の間に設けられるノードＮＤ３１は、インバータＩＶ３１の電源線に接続される。
インバータＩＶ３１は、ノードＮＤ３１と接地線ＶＳＳとの間に直列に接続されたトランジスタＰＭ３１、ＮＭ３１を有する。トランジスタＰＭ３１、ＮＭ３１は、トランジスタＮＭ１１、ＮＭ１２と同様に、低耐圧タイプで設計される。
抵抗素子Ｒ３１、Ｒ３２による分圧比は、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときのノードＮＤ３１の電圧が、トランジスタＰＭ３１、ＮＭ３１の耐圧以下になるように設計される。これにより、図２のインバータＩＶ１、ＩＶ２と同様に、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときにトランジスタＰＭ３１、ＮＭ３１が破壊されることを抑制することができる。
制御回路ＣＮＴ３は、抵抗素子Ｒ８、Ｒ９、Ｒ１１、ＲＣ回路ＲＣ１およびインバータ列ＩＶＲを有する。ＲＣ回路ＲＣ１は、ノードＰＡＤＩＮと接地線ＶＳＳとの間にノードＮＤ４を介して直列に接続された抵抗素子Ｒ１０および容量素子Ｃ１を有する。例えば、容量素子Ｃ１は、図２の容量素子Ｃ１と同様にｎチャネルＭＯＳトランジスタのゲート絶縁膜を使用して形成される。
インバータ列ＩＶＲは、直列に接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩＶ４、ＩＶ５、ＩＶ６を有する。インバータＩＶ４の入力および出力は、ノードＮＤ４、ＮＤ５にそれぞれ接続される。インバータＩＶ５の入力および出力は、ノードＮＤ５、ＮＤ６にそれぞれ接続される。インバータＩＶ６の入力および出力は、ノードＮＤ６および制御信号線／ＣＮＴにそれぞれ接続される。
インバータＩＶ４は、ノードＰＡＤＩＮと接地線ＶＳＳとの間に直列に接続されたトランジスタＰＭ２４、ＮＭ２４を有する。インバータＩＶ５は、ノードＰＡＤＩＮと接地線ＶＳＳとの間に直列に接続されたトランジスタＰＭ２５、ＮＭ２５を有する。インバータＩＶ６は、ノードＰＡＤＩＮと接地線ＶＳＳとの間に直列に接続されたトランジスタＰＭ２６、ＮＭ２６を有する。
抵抗素子Ｒ８、Ｒ９は、ノードＰＡＤＩＮと接地線ＶＳＳとの間に直列に接続される。換言すれば、ダイオードＤ３１、Ｄ３２と抵抗素子Ｒ８、Ｒ９は、パッドＰＡＤと接地線ＶＳＳとの間に直列に接続される。抵抗素子Ｒ８、Ｒ９の抵抗値は、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときのノードＰＡＤＩＮの電圧が、インバータ列ＩＶＲのトランジスタＰＭ２４－ＰＭ２６、ＮＭ２４－ＮＭ２６の耐圧以下になるように設計される。これにより、図２のインバータＩＶ１、ＩＶ２と同様に、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたときにトランジスタＰＭ２４－ＰＭ２６、ＮＭ２４－ＮＭ２６が破壊されることを抑制することができる。
抵抗Ｒ１１は、制御信号線／ＣＮＴと接地線ＶＳＳとの間に接続される。抵抗Ｒ１１は、パッドＰＡＤに供給される信号ＳＩＧがロウレベルからハイレベルに変化するときに、制御信号／ＣＮＴのレベルが不安定になることを抑制するプルダウン抵抗として機能する。
パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたとき、およびパッドＰＡＤにＥＳＤによるサージが入力されたときのＩ／ＯセルＩＯＣ３および制御回路ＣＮＴ３の動作は、図２のＩ／ＯセルＩＯＣ１（制御回路ＣＮＴ１）の動作と同様である。
例えば、パッドＰＡＤにハイレベルの信号ＳＩＧが供給されたとき、保護回路ＥＳＤＰのトランジスタＮＭ１１のゲートには、パッドＰＡＤのハイレベルを降圧したノードＮＤ３１の電圧と同じハイレベルの制御信号ＣＮＴが供給される。これにより、トランジスタＮＭ１１のドレイン、ゲート間電圧を、トランジスタＮＭ１１の耐圧以下に設定することができ、トランジスタＮＭ１１が破壊されることを抑制することができる。
また、パッドＰＡＤにＥＳＤによる正のサージが入力されたとき、保護回路ＥＳＤＰのトランジスタＮＭ１１のバイポーラ動作により、パッドＰＡＤから接地線ＶＳＳにＥＳＤ電流が流れる。これにより、内部回路領域にＥＳＤ電流が流れることを抑制することができ、内部回路領域に搭載されるトランジスタ等の素子をサージから保護することができる。このとき、制御回路ＣＮＴ３によりロウレベルの制御信号ＣＮＴをトランジスタＮＭ１１のゲートに出力することで、トランジスタＮＭ１１のゲートをハイレベルに設定する場合に比べてバイポーラ動作の能力を高めることができる。
以上、この実施形態においても上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、Ｉ／ＯセルＩＯＣ３の保護回路ＥＳＤＰのトランジスタＮＭ１１のゲートを制御する制御回路ＣＮＴ３は、複数のＩ／ＯセルＩＯＣ３に共通に設けられる。これにより、１つの制御回路ＣＮＴ３により複数のＩ／ＯセルＩＯＣ３の低耐圧タイプのトランジスタを保護することができる。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
Ｃ１ 容量素子
ＣＮＴ、 制御信号
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３ 制御回路
Ｄ３１、Ｄ３２ ダイオード
ＥＳＤＰ 保護回路
ＩＯＣ１、ＩＯＣ２、ＩＯＣ３ Ｉ／Ｏセル
ＩＯＣＰ１、ＩＯＣＰ２ Ｉ／Ｏセル
ＩＶ、ＩＶ１、ＩＶ２ インバータ
ＩＶ４、ＩＶ５、ＩＶ６ インバータ
ＩＶ３１ インバータ
ＩＶＲ インバータ列
ＮＤ１、ＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５、ＮＤ６ ノード
ＮＤ３１ ノード
ＮＭ１１、ＮＭ１２ ｎチャネルＭＯＳトランジスタ
ＮＭ２１、ＮＭ２２、ＮＭ２３ ｎチャネルＭＯＳトランジスタ
ＮＭ２４、ＮＭ２５、ＮＭ２６ ｎチャネルＭＯＳトランジスタ
ＮＭ３１ ｎチャネルＭＯＳトランジスタ
ＰＡＤ パッド
ＰＡＤＩＮ ノード
ＰＭ１１、ＰＭ１２ ｐチャネルＭＯＳトランジスタ
ＰＭ２１、ＰＭ２２、ＰＭ２３ ｐチャネルＭＯＳトランジスタ
ＰＭ２４、ＰＭ２５、ＰＭ２６ ｐチャネルＭＯＳトランジスタ
ＰＭ３１ ｐチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗素子
Ｒ５、Ｒ６、Ｒ７ 抵抗素子
Ｒ８、Ｒ９、Ｒ１０、Ｒ１１ 抵抗素子
Ｒ３１、Ｒ３２ 抵抗素子
ＲＣ１ ＲＣ回路
ＳＥＭ 半導体装置
ＳＩＧ 信号
ＣＮＴ、 制御信号
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３ 制御回路
Ｄ３１、Ｄ３２ ダイオード
ＥＳＤＰ 保護回路
ＩＯＣ１、ＩＯＣ２、ＩＯＣ３ Ｉ／Ｏセル
ＩＯＣＰ１、ＩＯＣＰ２ Ｉ／Ｏセル
ＩＶ、ＩＶ１、ＩＶ２ インバータ
ＩＶ４、ＩＶ５、ＩＶ６ インバータ
ＩＶ３１ インバータ
ＩＶＲ インバータ列
ＮＤ１、ＮＤ２、ＮＤ３、ＮＤ４、ＮＤ５、ＮＤ６ ノード
ＮＤ３１ ノード
ＮＭ１１、ＮＭ１２ ｎチャネルＭＯＳトランジスタ
ＮＭ２１、ＮＭ２２、ＮＭ２３ ｎチャネルＭＯＳトランジスタ
ＮＭ２４、ＮＭ２５、ＮＭ２６ ｎチャネルＭＯＳトランジスタ
ＮＭ３１ ｎチャネルＭＯＳトランジスタ
ＰＡＤ パッド
ＰＡＤＩＮ ノード
ＰＭ１１、ＰＭ１２ ｐチャネルＭＯＳトランジスタ
ＰＭ２１、ＰＭ２２、ＰＭ２３ ｐチャネルＭＯＳトランジスタ
ＰＭ２４、ＰＭ２５、ＰＭ２６ ｐチャネルＭＯＳトランジスタ
ＰＭ３１ ｐチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗素子
Ｒ５、Ｒ６、Ｒ７ 抵抗素子
Ｒ８、Ｒ９、Ｒ１０、Ｒ１１ 抵抗素子
Ｒ３１、Ｒ３２ 抵抗素子
ＲＣ１ ＲＣ回路
ＳＥＭ 半導体装置
ＳＩＧ 信号
Claims (8)
- 信号端子と接地線との間に設けられた第１ｎチャネルＭＯＳトランジスタを有するＥＳＤ保護回路と、
前記信号端子に電気的に接続された制御回路と、
を有し、
前記制御回路は、前記信号端子にハイレベルの信号が供給されているときに、前記信号のハイレベル電圧を降圧した第１電圧を前記第１ｎチャネルＭＯＳトランジスタのゲートに出力し、前記信号端子にＥＳＤによるサージが入力されたときに前記第１電圧より低い第２電圧を前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに出力する
半導体装置。 - 前記制御回路は、
前記信号端子に接続されたＲＣ回路と、
入力が前記ＲＣ回路に接続され、出力端子が前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに電気的に接続されたバッファ回路と、
前記信号端子で受信する電圧を降圧して前記バッファ回路の電源端子に供給する降圧回路と、
を有する請求項１に記載の半導体装置。 - 信号端子と接地線との間に設けられた第１ｎチャネルＭＯＳトランジスタを有するＥＳＤ保護回路と、
前記信号端子に電気的に接続された制御回路と、
を有し、
前記制御回路は、
前記信号端子に接続されたＲＣ回路と、
入力が前記ＲＣ回路に接続され、出力端子が前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに電気的に接続されたバッファ回路と、
前記信号端子で受信する電圧を降圧して前記バッファ回路の電源端子に供給する降圧回路と、
を有する半導体装置。 - 前記バッファ回路は、前記入力でハイレベルを受けたときに前記出力端子からロウレベルを出力し、前記入力でロウレベルを受けたときに前記出力端子からハイレベルを出力し、
前記ＥＳＤ保護回路は、前記バッファ回路の前記出力端子と前記第１ｎチャネルＭＯＳトランジスタの前記ゲートとの間に設けられたインバータを有する
請求項２または請求項３に記載の半導体装置。 - 前記降圧回路は、前記信号端子と接地線との間に直列に接続されたダイオードおよび抵抗素子を有し、
前記ダイオードと前記抵抗素子との接続ノードが前記バッファ回路の前記電源端子に接続される
請求項２ないし請求項４のいずれか１項に記載の半導体装置。 - 前記制御回路は、複数の前記ＥＳＤ保護回路に共通に設けられ、
前記バッファ回路の出力は、複数の前記ＥＳＤ保護回路の前記第１ｎチャネルＭＯＳトランジスタの前記ゲートに電気的に接続される
請求項５に記載の半導体装置。 - 前記信号端子を介して入力または出力される信号のハイレベル電圧値の仕様は、前記制御回路に設けられるトランジスタの耐圧値より大きい
請求項１ないし請求項６のいずれか１項に記載の半導体装置。 - 前記信号端子は、前記第１ｎチャネルＭＯＳトランジスタのドレインに接続され、
前記ＥＳＤ保護回路は、さらに、ドレインが前記第１ｎチャネルＭＯＳトランジスタのソースに接続され、ソースおよびゲートが前記接地線に接続された第２ｎチャネルＭＯＳトランジスタを有する
請求項１ないし請求項７のいずれか１項に記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP2022022409A JP2023119481A (ja) | 2022-02-16 | 2022-02-16 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022022409A JP2023119481A (ja) | 2022-02-16 | 2022-02-16 | 半導体装置 |
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| JP2023119481A true JP2023119481A (ja) | 2023-08-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022022409A Pending JP2023119481A (ja) | 2022-02-16 | 2022-02-16 | 半導体装置 |
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-
2022
- 2022-02-16 JP JP2022022409A patent/JP2023119481A/ja active Pending
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2023
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| Publication number | Publication date |
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| US20230260987A1 (en) | 2023-08-17 |
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