CN116613717A - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN116613717A CN116613717A CN202310132291.9A CN202310132291A CN116613717A CN 116613717 A CN116613717 A CN 116613717A CN 202310132291 A CN202310132291 A CN 202310132291A CN 116613717 A CN116613717 A CN 116613717A
- Authority
- CN
- China
- Prior art keywords
- circuit
- channel mos
- voltage
- mos transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 101100341042 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IOC3 gene Proteins 0.000 description 12
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 12
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 11
- 101100341041 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IOC2 gene Proteins 0.000 description 11
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 11
- 101000979629 Homo sapiens Nucleoside diphosphate kinase A Proteins 0.000 description 7
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 7
- 102100023252 Nucleoside diphosphate kinase A Human genes 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 101710123675 Sodium/nucleoside cotransporter 1 Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- AJXONGJARXYRDO-YVNDNENWSA-N (4s)-4-amino-5-[[(2s)-1-[[(2s)-3-carboxy-1-[[(1s)-1-carboxy-2-methylpropyl]amino]-1-oxopropan-2-yl]amino]-3-hydroxy-1-oxopropan-2-yl]amino]-5-oxopentanoic acid Chemical compound CC(C)[C@@H](C(O)=O)NC(=O)[C@H](CC(O)=O)NC(=O)[C@H](CO)NC(=O)[C@@H](N)CCC(O)=O AJXONGJARXYRDO-YVNDNENWSA-N 0.000 description 3
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 3
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101100323157 Arabidopsis thaliana LAP1 gene Proteins 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 101710186856 Solute carrier family 28 member 3 Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/20—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for electronic equipment
- H02H7/205—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for electronic equipment for controlled semi-conductors which are not included in a specific circuit arrangement
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本发明提供一种半导体装置，其具有：ESD保护电路，具备设置在信号端子和接地线之间的第一N沟道MOS晶体管；及控制电路，与所述信号端子电连接。其中，当高电平的信号被供给至所述信号端子时，所述控制电路将通过对所述信号的高电平电压进行降压而获得的第一电压输出到所述第一N沟道MOS晶体管的栅极，当由ESD引起的浪涌被输入至所述信号端子时，所述控制电路将低于所述第一电压的第二电压输出到所述第一N沟道MOS晶体管的所述栅极。
Description
技术领域
本发明涉及一种半导体装置(semiconductor device(也称“半导体器件”))。
背景技术
已知一种设置在半导体装置中以保护半导体装置的内部电路免受静电放电(ESD：Electro-Static Discharge)的影响的ESD保护电路。例如，ESD保护电路具有配置在外部端子和接地线之间的晶体管、以及响应于被施加至外部端子的ESD事件(event)而提高ESD保护电路的晶体管的栅极电压的控制电路。在这种ESD保护电路中，有时还具有响应于ESD事件而生成控制电压的RC电路(Resistor-Capacitance circuit)。
[引证文件]
[专利文件]
[专利文件1]美国专利第11056880号说明书
[专利文件2]美国专利申请公开第2014/0307354号说明书
[专利文件3]美国专利第10535647号说明书
发明内容
[要解决的技术问题]
近年来，随着晶体管等半导体元件的微细化(小型化)和半导体装置的低电力化(低功耗化)，搭载(安装/设置/布置)于半导体装置的晶体管等的元件的耐压性(耐压能力)日益降低。例如，在ESD保护电路中使用低耐压型晶体管的情况下，需要控制栅极电压，以在抑制晶体管被破坏(例如，击穿)的同时提高ESD保护电路的能力(性能)。
本发明是鉴于上述问题而提出的，其目的在于，即使在ESD保护电路中设置低耐压型晶体管的情况下，也能抑制晶体管被破坏，同时还能提高ESD保护电路的性能。
[技术方案]
根据本发明的一个侧面，提供一种半导体装置，其具有：ESD保护电路，具备设置在信号端子和接地线之间的第一N沟道MOS晶体管；及控制电路，与所述信号端子电连接。其中，当高电平的信号被供给至所述信号端子时，所述控制电路将通过对所述信号的高电平电压进行降压而获得的第一电压输出到所述第一N沟道MOS晶体管的栅极，当由ESD引起的浪涌被输入至所述信号端子时，所述控制电路将低于所述第一电压的第二电压输出到所述第一N沟道MOS晶体管的所述栅极。
[有益效果]
根据公开的技术，即使在ESD保护电路中设置低耐压型晶体管的情况下，也能抑制晶体管被破坏，同时还能提高ESD保护电路的性能。
附图说明
图1是表示第一实施方式的半导体装置的布局(layout)的一例的示意图。
图2是表示图1的信号用I/O单元(cell)部的一例的电路图。
图3是表示第二实施方式的半导体装置中的信号用I/O单元部的一例的电路图。
图4是表示第三实施方式的半导体装置的概要的电路图。
图5是表示图4的信号用I/O单元部和控制电路的一例的电路图。
附图标记说明：
C1 电容元件
CNT 控制信号
CNT1、CNT2、CNT3 控制电路
D31、D32 二极管
ESDP 保护电路
IOC1、IOC2、IOC3 I/O单元
IOCP1、IOCP2 I/O单元
IV、IV1、IV2 逆变器
IV4、IV5、IV6 逆变器
IV31 逆变器
IVR 逆变器串
ND1、ND2、ND3、ND4、ND5、ND6 节点
ND31 节点
NM11、NM12 N沟道MOS晶体管
NM21、NM22、NM23 N沟道MOS晶体管
NM24、NM25、NM26 N沟道MOS晶体管
NM31 N沟道MOS晶体管
PAD 焊盘
PADIN 节点
PM11、PM12 P沟道MOS晶体管
PM21、PM22、PM23 P沟道MOS晶体管
PM24、PM25、PM26 P沟道MOS晶体管
PM31 P沟道MOS晶体管
R1、R2、R3、R4 电阻元件
R5、R6、R7 电阻元件
R8、R9、R10、R11 电阻元件
R31、R32 电阻元件
RC1 RC电路
SEM 半导体装置
SIG 信号
具体实施方式
下面参见附图对实施方式进行说明。下文中，表示信号的符号也被用作表示信号值、信号线或信号端子的符号。表示电压的符号也被用作表示被供给电压的电压线或电压端子的符号。
(第一实施方式)
图1表示第一实施方式的半导体装置的布局的一例。例如，图1所示的半导体装置SEM可为SoC(System on Chip)，也可为单个CPU(Central Processing Unit)、GPU(Graphics Processing Unit)、DSP(Digital Signal Processor)、FPGA(Field-Programmable Gate Array)、存储器等。
半导体装置SEM具有包括焊盘(pad)PAD的多个(plural)I/O单元IOC1、IOCP1。I/O单元IOC1是输入信号、输出信号、输入输出信号等的信号SIG用接口电路。I/O单元IOCP1是电源电压VDD或接地电压用接口电路。I/O单元IOC1中设置的焊盘PAD为信号端子的一例。
各I/O单元IOC1、IOCP1连接于内部电路区域。例如，内部电路区域中可安装逻辑电路，也可设置存储器。此外，内部电路区域中还可搭载模拟电路。图1中，半导体装置SEM具有1个内部电路区域，但内部电路区域的数量也可为2个以上。
需要说明的是，I/O单元IOC1、IOCP1的数量并不限定于图2所示的例子。信号SIG用焊盘PAD的数量、电源电压VDD用焊盘PAD的数量及接地电压VSS用焊盘PAD的数量以及数量之比也不限定于图1所示的例子。此外，图1中，为了易于进行说明，示出了将焊盘PAD设置于半导体装置SEM的外周部的例子，但焊盘PAD的位置也可设置在半导体装置SEM的任意位置处。另外，焊盘PAD还可设置在形成I/O单元IOC1、IOCP1的元件表面的相反侧(背面)。焊盘PAD上可连接键合线(bonding wire)，也可连接凸块(bump)。
图2表示图1的信号SIG用I/O单元部IOC1的一例。I/O单元IOC1中，除了焊盘PAD之外，还具有ESD用保护电路ESDP、控制电路CNT1及输入输出电路IOBUF。输入输出电路IOBUF例如具有用于接收被供给至焊盘PAD的信号的输入缓冲器(buffer)、向焊盘PAD输出信号的输出缓冲器、或者输入缓冲器和输出缓冲器。需要说明的是，尽管对图示进行了省略，但图1所示的I/O单元IOCP1还具有设置在电源线VDD和接地线VSS之间的ESD用保护电路。
保护电路ESDP具有在焊盘PAD和接地线VSS之间串联连接的N沟道MOS(MetalOxide Semiconductor)晶体管NM11、NM12。N沟道MOS晶体管NM11的漏极与焊盘PAD连接。N沟道MOS晶体管NM11的源极与N沟道MOS晶体管NM12的漏极连接。N沟道MOS晶体管NM12的源极和栅极与接地线VSS连接。
下文中，N沟道MOS晶体管和P沟道MOS晶体管也被简称为“晶体管”。N沟道MOS晶体管被赋予了符号“NM”，P沟道MOS晶体管被赋予了符号“PM”。
晶体管NM11的栅极接收从控制电路CNT1输出的控制信号CNT。晶体管NM11、NM12的背栅(back-gate)(P型阱区)连接于接地线VSS。
例如，内部电路区域和I/O单元IOC1、IOCP1中使用的晶体管为低耐压型。需要说明的是，设置在输入输出电路IOBUF中的输入缓冲器和输出缓冲器被设计为，根据被供给至焊盘PAD的信号的高电平电压，可承受比低耐压型所能承受的电压(也称“耐压值”)更高的电压(即，具有比低耐压型更高的耐压能力)。
例如，低耐压型晶体管所能承受的电压(耐压值)低于输入输出至I/O单元IOC1的信号的高电平电压。为此，就保护电路ESDP中与焊盘PAD连接的N沟道MOS晶体管NM11的栅极和漏极之间的电压而言，在高电平的信号被供给至焊盘PAD的期间，需要被设定(设置)为等于或低于N沟道MOS晶体管NM11的耐压值。需要说明的是，尽管没有特别限制，例如，被供给至焊盘PAD的信号的高电平电压可为1.8V，N沟道MOS晶体管NM11的耐压值为1.2V。
控制电路CNT1具有电阻元件R1、R2、R3、R4、电容元件C1、晶体管PM21、PM22、PM23及晶体管NM21、NM22、NM23。电阻元件R1、R2在焊盘PAD和接地线VSS之间经由节点ND2串联连接。电阻元件R3、R4在焊盘PAD和接地线VSS之间经由节点ND1串联连接。需要说明的是，尽管没有特别限制，例如，晶体管PM21-PM23、NM21-NM23的耐压值可为1.2V。
此外，需要说明的是，还可串联布置二极管来代替电阻元件R3。此情况下，例如，二极管的阳极与焊盘PAD连接，二极管的阴极与节点ND1连接。另外，在焊盘PAD和节点ND1之间也可串联连接多个二极管。
电容元件C1连接在节点ND2和接地线VSS之间。需要说明的是，尽管没有特别限制，例如，电容元件C1可利用栅极与节点ND2连接且源极、漏极及背栅与接地线VSS连接的N沟道MOS晶体管的栅极绝缘膜而形成。电阻元件R1和电容元件C1作为RC电路而发挥功能(作用)。
晶体管PM21、PM22、NM21在节点ND1和接地线VSS之间串联连接，作为逆变器(inverter)IV1而进行工作。晶体管PM23、NM22、NM23在节点ND1和接地线VSS之间串联连接，作为逆变器IV2而进行工作。晶体管PM21、PM22、PM23的背栅与节点ND1连接。晶体管NM21、NM22、NM23的背栅与接地线VSS连接。
逆变器IV1的输入与节点ND2连接，逆变器IV1的输出即节点ND3连接于逆变器IV2的输入。逆变器IV2的输出经由控制信号线CNT与晶体管NM11的栅极连接。逆变器IV2的输出为输出端子的一例。
下面对高电平的信号SIG被供给至焊盘PAD时的I/O单元IOC1的操作(operation)和由ESD引起的浪涌(electrical surge)被输入至焊盘PAD时的I/O单元IOC1的操作进行说明。这里，高电平(high level)作为逻辑1的电平和高电平电压的意思而使用。此外，低电平(low level)作为逻辑0的电平和低电平电压(接地电压VSS)的意思而使用。下文中，“由ESD引起的浪涌被输入焊盘PAD”也被称为“ESD事件的发生”。
高电平的信号SIG被供给至焊盘PAD的状态例如可在半导体装置SEM被纳入系统后的系统操作期间发生。当高电平的信号SIG被供给至焊盘PAD时，节点ND2被设定为，通过电阻元件R1、R2对高电平进行分压而获得的电压。类似地，节点ND1被设定为，藉由电阻元件R3、R4对高电平进行分压而得到的电压。
例如，在电阻元件R1、R3的电阻值彼此相等、且电阻元件R2、R4的电阻值也彼此相等的情况下，节点ND1、ND2的电压彼此相等。电阻元件R1、R2的分压比和电阻元件R3、R4的分压比可采用如下方式设计，即，使得高电平的信号SIG被供给至焊盘PAD时的节点ND1、ND2的电压等于或低于控制电路CNT1内的各晶体管所能承受的电压(耐压值)。据此，当高电平的信号SIG被供给至焊盘PAD时，可防止逆变器IV1、IV2的晶体管PM21-PM23、NM21-NM23和保护电路ESDP的晶体管NM11被破坏。
逆变器IV1在藉由输入而接收节点ND2的高电平的期间向节点ND3输出低电平。逆变器IV2在藉由输入而接收节点ND3的低电平的期间将高电平输出为控制信号CNT。高电平的控制信号CNT被供给至保护电路ESDP的晶体管NM11的栅极。晶体管NM11的漏极被供给信号SIG的高电平。
据此，可将晶体管NM11的漏极和栅极之间的电压设定为低耐压型晶体管NM11所能承受的电压(耐压值)以下(即，等于或低于低耐压型晶体管NM11的耐压值)。为此，当高电平的信号SIG被供给至焊盘PAD时，可防止晶体管NM11中出现电压高于耐压值的情形，进而可抑制晶体管NM11被破坏。
需要说明的是，当与节点ND1的高电平对应(相当)的控制信号CNT被供给至晶体管NM11的栅极时，晶体管NM11的源极和漏极之间的电阻减小。然而，由于晶体管NM12处于(保持)关闭(off)状态，所以当高电平的信号SIG被输入至焊盘PAD时，可防止在保护电路ESDP中的焊盘PAD和接地线VSS之间流过直通电流(through current)。
另外，当高电平的信号SIG被供给至焊盘PAD时，如果晶体管NM11的栅极被设定为低电平，则晶体管NM11的漏极和栅极之间的电压被设定为，超过晶体管NM11的耐压值的控制信号CNT的高电平电压。此情况下，晶体管NM11可能会遭到破坏。
需要说明的是，从内部电路区域输出的高电平的信号SIG被从焊盘PAD输出到半导体装置SEM的外部的情况下的动作与高电平的信号SIG被输入至焊盘PAD时的动作类似。
此外，ESD事件例如可在半导体装置SEM的制造步骤、纳入了半导体装置SEM的系统的组装步骤等中发生。例如，在焊盘PAD与带电夹具等接触且正浪涌被输入至焊盘PAD的情况下，藉由保护电路ESDP的晶体管NM11的双极型动作(bipolar operation)，ESD电流会从焊盘PAD流入接地线VSS。据此，可防止ESD电流流入内部电路区域，进而可保护内部电路区域中布置的晶体管等的元件免受浪涌的影响。
此外，在正浪涌被输入至焊盘PAD的情况下，由电阻元件R1和电容元件C1构成的RC电路的时间常数(time constant)可使节点ND2保持在低电平(接地电压VSS)。需要说明的是，在正浪涌被输入焊盘PAD的期间，RC电路被设计为具有使得节点ND2被设定为低电平的时间常数。
节点ND1被设置为与高电平的信号SIG被输入焊盘PAD时相同的电压。为此，逆变器IV1响应于节点ND1的低电平向节点ND3输出高电平。逆变器IV2响应于节点ND3的高电平向晶体管NM11的栅极输出低电平的控制信号CNT。当ESD事件发生时，通过将晶体管NM11的栅极设定为低电平，与将晶体管NM11的栅极设置成高电平时相比，可提高双极型动作的能力。
这里，节点ND1、ND2经由电阻元件R1、R3进行了电分离，所以当ESD事件发生时，可防止节点ND1与节点ND2一起变为低电平。为此，当ESD事件发生时，逆变器IV1、IV2可接收正常电源电压而进行工作，并可生成低电平的控制信号CNT。
需要说明的是，当低电平的信号SIG被供给至焊盘PAD时，或着，在焊盘PAD处于开路(open)状态的情况下，节点ND1、ND2被设置为低电平，控制信号CNT也被设置为低电平。为此，保护电路ESDP的晶体管NM11的漏极和栅极之间的电压变为0V，晶体管NM11不会被破坏。
此外，在负浪涌被输入至焊盘PAD的情况下，寄生二极管产生的电流从保护电路ESDP的晶体管NM11的背栅(P型阱层)流入漏极(N型扩散层)。据此，可抑制ESD电流从内部电路区域流入焊盘PAD，由此可对内部电路区域中安装的晶体管等的元件进行保护。在负浪涌被输入至焊盘PAD的情况下，控制信号CNT1不工作。
如上所述，在本实施方式中，当高电平的信号SIG被输入至焊盘PAD时，控制电路CNT1将高电平的控制信号CNT输出到保护电路ESDP的晶体管NM11的栅极。据此，当高电平的信号SIG被输入至焊盘PAD时，可抑制晶体管NM11中出现电压超过耐压值的情形，从而可防止晶体管NM11被破坏。换言之，即使在保护电路ESDP中设置低耐压型晶体管NM11的情况下，也可防止晶体管NM11遭受破坏。
控制电路CNT中，逆变器IV1的输入即节点ND2被供给通过对信号SIG的高电平电压进行降压而获得的电压。类似地，逆变器IV1、IV2的电源端子即节点ND1被供给通过对信号SIG的高电平电压进行降压而获得的电压。据此，当高电平的信号SIG被供给至焊盘PAD时，可防止逆变器IV1、IV2的晶体管PM21-PM23、NM21-NM23受到破坏。
此外，在正浪涌被输入至焊盘PAD的情况下，藉由保护电路ESDP的晶体管NM11的双极型动作，ESD电流会从焊盘PAD流入接地线VSS。据此，可防止ESD电流流入内部电路区域，进而可保护内部电路区域中搭载的晶体管等的元件免受浪涌的影响。另外，当ESD事件发生时，通过将晶体管NM11的栅极设置为低电平，与晶体管NM11的栅极被设定为高电平时相比，可提高双极型动作的能力。
(第二实施方式)
图3表示第二实施方式的半导体装置中的信号用I/O单元部的一例。这里，对与图2类似的要素赋予了相同的符号，并对其具体说明进行了省略。图3所示的信号SIG用I/O单元IOC2中，除了具备控制电路CNT2以代替控制电路CNT1之外，具有与图2中的I/O单元IOC1类似的构成(结构)。I/O单元IOC2取代图1中的I/O单元IOC1而被安装在半导体装置SEM上。
I/O单元IOC2中，除了取代电阻元件R1-R4而具备电阻元件R5、R6、R7之外，具有与图2中的控制电路CNT1相似的构成。电阻元件R5、R6、R7在焊盘PAD和接地线之间依次经由节点ND1、ND2串联连接。电阻元件R5、R6和电容元件C1作为RC电路而发挥功能。
I/O单元IOC2中包含的电阻元件R5-R7的数量少于图2的I/O单元IOC1中包含的电阻元件R1-R4的数量。为此，可使I/O单元IOC2的尺寸小于I/O单元IOC1的尺寸。
高电平的信号SIG被供给至焊盘PAD时的I/O单元IOC2的动作与图2中的I/O单元IOC1的动作类似。另外，由ESD引起的浪涌被输入至焊盘PAD时的I/O单元IOC2的动作也与图2中的I/O单元IOC1的动作类似。
如上所述，在本实施方式中也可获得与上述实施方式同样的效果。例如，当高电平的信号SIG被输入至焊盘PAD时，由于控制电路CNT输出高电平的控制信号CNT，所以晶体管NM11中不会发生电压超过耐压值的情形，由此可抑制晶体管NM11遭到破坏。此外，由于控制电路CNT2的节点ND1、ND2被设置为通过对信号SIG的高电平电压进行降压而获得的电压，所以还可防止晶体管PM21-PM23、NM21-NM23受到高电平的信号SIG引起的破坏。
另外，在本实施方式中，可使I/O单元IOC2中包含的电阻元件的数量少于图2的I/O单元IOC1中包含的电阻元件的数量。为此，可使I/O单元IOC2的尺寸小于I/O单元IOC1的尺寸。
就I/O单元IOC2而言，由于设置了与用于输入或输出信号SIG的焊盘PAD相同的数量，所以减小半导体装置SEM的芯片尺寸的效果较大。另一方面，在不减小半导体装置SEM的芯片尺寸的情况下，则可增加能够安装在内部电路区域中的晶体管等的元件的数量。
(第三实施方式)
图4是表示第三实施方式的半导体装置的概要的示意图。图4所示的半导体装置SEM中，除了代替I/O单元IOC1而具有I/O单元IOC3、代替I/O单元IOCP1而具有I/O单元IOCP2之外，具备与图1的半导体装置SEM类似的构成。需要说明的是，只要取代图1的I/O单元IOCP1的至少1个而配置I/O单元IOCP2即可。
I/O单元IOC3具有从图2的I/O单元IOC1中删除了控制电路CNT1并追加(增设)了逆变器IV31和二极管D31、D32的构成。二极管D31、D32在焊盘PAD和节点PADIN之间以阳极被配置在焊盘PAD侧的方式串联连接。逆变器IV31将通过对控制信号/CNT的逻辑电平进行反转而获得的控制信号CNT输出到保护电路ESDP的晶体管NM11的栅极。
I/O单元IOCP2具有控制电路CNT3和ESD用保护电路ESDV。图4的I/O单元IOCP2是焊盘PAD与电源线VDD连接的电源用I/O单元。保护电路ESDV被设置在与电源线VDD连接的焊盘PAD和接地线VSS之间。需要说明的是，也可在焊盘PAD与接地线VSS连接的I/O单元中应用I/O单元IOCP2。此情况下，I/O单元IOCP2的保护电路ESDV被设置在电源线VDD和与接地线VSS连接的焊盘PAD之间。
控制电路CNT3分别经由节点PADIN和多个I/O单元IOC3的二极管D31、D32与各I/O单元IOC3的焊盘PAD连接。此外，控制电路CNT3还分别经由控制信号线/CNT和多个I/O单元IOC3的逆变器IV31与各I/O单元IOC3的晶体管NM11的栅极连接。控制电路CNT3的例子示于图5。
图5表示图4的信号用I/O单元部IOC3和控制电路CNT3的一例。I/O单元IOC3中，除了图4所示的构成之外，还具有在焊盘PAD和接地线VSS之间串联连接的电阻元件R31、R32。设置在电阻元件R31和R32之间的节点ND31与逆变器IV31的电源线连接。
逆变器IV31具备在节点ND31和接地线VSS之间串联连接的晶体管PM31、NM31。晶体管PM31、NM31与晶体管NM11、NM12类似，都被设计为低耐压型。
电阻元件R31、R32的分压比被设计为，使得高电平的信号SIG被供给至焊盘PAD时的节点ND31的电压等于或低于晶体管PM31、NM31所能承受的电压(耐压值)。据此，与图2中的逆变器IV1、IV2一样，当高电平的信号SIG被供给至焊盘PAD时，可防止晶体管PM31、NM31被破坏。
控制电路CNT3具有电阻元件R8、R9、R11、RC电路RC1及逆变器串IVR。RC电路RC1具有在节点PADIN和接地线VSS之间经由节点ND4串联连接的电阻元件R10和电容元件C1。例如，电容元件C1可与图2中的电容元件C1类似地使用N沟道MOS晶体管的栅极绝缘膜而形成。
逆变器串IVR具有串联连接的CMOS(Complementary Metal OxideSemiconductor)逆变器IV4、IV5、IV6。逆变器IV4的输入和输出分别与节点ND4、ND5连接。逆变器IV5的输入和输出分别与节点ND5、ND6连接。逆变器IV6的输入和输出分别与节点ND6和控制信号线/CNT连接。
逆变器IV4具有在节点PADIN和接地线VSS之间串联连接的晶体管PM24、NM24。逆变器IV5具备在节点PADIN和接地线VSS之间串联连接的晶体管PM25、NM25。逆变器IV6具有在节点PADIN和接地线VSS之间串联连接的晶体管PM26、NM26。
电阻元件R8、R9在节点PADIN和接地线VSS之间串联连接。换言之，二极管D31、D32和电阻元件R8、R9在焊盘PAD和接地线VSS之间串联连接。电阻元件R8、R9的电阻值被设计为，使得高电平的信号SIG被供给至焊盘PAD时的节点PADIN的电压等于或低于逆变器串IVR的晶体管PM24-PM26、NM24-NM26的耐压值。据此，与图2的逆变器IV1、IV2同样，当高电平的信号SIG被供给至焊盘PAD时，可防止晶体管PM24-PM26、NM24-NM26遭到破坏。
电阻R11连接在控制信号线/CNT和接地线VSS之间。当被供给至焊盘PAD的信号SIG从低电平变化为高电平时，电阻R11作为下拉电阻(pull-down resistor)而发挥功能，该下拉电阻可防止控制信号/CNT的电平变得不稳定。
高电平的信号SIG被供给至焊盘PAD时和由ESD引起的浪涌被输入至焊盘PAD时的I/O单元IOC3和控制电路CNT3的操作与图2中的I/O单元IOC1(控制电路CNT1)的操作类似。
例如，当高电平的信号SIG被供给至焊盘PAD时，保护电路ESDP的晶体管NM11的栅极被供给高电平的控制信号CNT，该高电平与通过降低焊盘PAD的高电平而获得的节点ND31的电压相同。据此，可将晶体管NM11的漏极和栅极之间的电压设置为等于或低于晶体管NM11所能承受的电压(耐压值)，由此可防止晶体管NM11被破坏。
此外，当由ESD引起的正浪涌被输入至焊盘PAD时，藉由保护电路ESDP的晶体管NM11的双极型动作，ESD电流会从焊盘PAD流入接地线VSS。据此，可抑制ESD电流流入内部电路区域，进而可保护内部电路区域中搭载的晶体管等的元件免受浪涌的影响。此时，通过由控制电路CNT3将低电平的控制信号CNT输出到晶体管NM11的栅极，与晶体管NM11的栅极被设置为高电平时相比，可提高双极型动作的能力。
如上所述，在本实施方式中也可获得与上述实施方式同样的效果。另外，在本实施方式中，对I/O单元IOC3的保护电路ESDP的晶体管NM11的栅极进行控制的控制电路CNT3共同配置于多个I/O单元IOC3(即，1个控制电路CNT3由多个I/O单元IOC3共用(共同使用))。据此，藉由1个控制电路CNT3即可对多个I/O单元IOC3的低耐压型晶体管进行保护。
以上根据各实施方式对本发明进行了说明,但本发明并不限定于上述各实施方式,在不脱离本发明的主旨的范围内还可对其进行各种各样的变形和变更。
Claims (8)
1.一种半导体装置，具有：
ESD保护电路，具有设置在信号端子和接地线之间的第一N沟道MOS晶体管；及
控制电路，与所述信号端子电连接，
其中，
当高电平的信号被供给至所述信号端子时，所述控制电路将通过对所述信号的高电平电压进行降压而获得的第一电压输出到所述第一N沟道MOS晶体管的栅极，当由ESD引起的浪涌被输入至所述信号端子时，所述控制电路将低于所述第一电压的第二电压输出到所述第一N沟道MOS晶体管的所述栅极。
2.如权利要求1所述的半导体装置，其中，
所述控制电路具有：
RC电路，与所述信号端子连接；
缓冲器电路，该缓冲器电路的输入与所述RC电路连接，该缓冲器电路的输出端子与所述第一N沟道MOS晶体管的所述栅极电连接；及
降压电路，对由所述信号端子接收的电压进行降压，并将降压后的电压供给至所述缓冲器电路的电源端子。
3.一种半导体装置，具有：
ESD保护电路，具有设置在信号端子和接地线之间的第一N沟道MOS晶体管；及
控制电路，与所述信号端子电连接，
其中，
所述控制电路具有：
RC电路，与所述信号端子连接；
缓冲器电路，该缓冲器电路的输入与所述RC电路连接，该缓冲器电路的输出端子与所述第一N沟道MOS晶体管的所述栅极电连接；及
降压电路，对由所述信号端子接收的电压进行降压，并将降压后的电压供给至所述缓冲器电路的电源端子。
4.如权利要求2或3所述的半导体装置，其中，
当由所述输入接收到高电平时，所述缓冲器电路从所述输出端子输出低电平，当由所述输入接收到低电平时，所述缓冲器电路从所述输出端子输出高电平，
所述ESD保护电路具有逆变器，该逆变器设置在所述缓冲器电路的所述输出端子和所述第一N沟道MOS晶体管的所述栅极之间。
5.如权利要求2或3所述的半导体装置，其中，
所述降压电路具有在所述信号端子和接地线之间串联连接的二极管和电阻元件，
所述二极管和所述电阻元件的连接节点与所述缓冲器电路的所述电源端子连接。
6.如权利要求2或3所述的半导体装置，其中，
所述控制电路共同设置于多个所述ESD保护电路，
所述缓冲器电路的输出与多个所述ESD保护电路的所述第一N沟道MOS晶体管的所述栅极电连接。
7.如权利要求2或3所述的半导体装置，其中，
经由所述信号端子输入或输出的信号的高电平电压值大于所述控制电路中设置的晶体管的耐压值。
8.如权利要求2或3所述的半导体装置，其中，
所述信号端子与所述第一N沟道MOS晶体管的漏极连接，
所述ESD保护电路还具有第二N沟道MOS晶体管，该第二N沟道MOS晶体管的漏极与所述第一N沟道MOS晶体管的源极连接，该第二N沟道MOS晶体管的源极和栅极与所述接地线连接。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022-022409 | 2022-02-16 | ||
| JP2022022409A JP2023119481A (ja) | 2022-02-16 | 2022-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116613717A true CN116613717A (zh) | 2023-08-18 |
Family
ID=87559101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310132291.9A Pending CN116613717A (zh) | 2022-02-16 | 2023-02-09 | 半导体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230260987A1 (zh) |
| JP (1) | JP2023119481A (zh) |
| CN (1) | CN116613717A (zh) |
-
2022
- 2022-02-16 JP JP2022022409A patent/JP2023119481A/ja active Pending
-
2023
- 2023-02-03 US US18/105,477 patent/US20230260987A1/en active Pending
- 2023-02-09 CN CN202310132291.9A patent/CN116613717A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230260987A1 (en) | 2023-08-17 |
| JP2023119481A (ja) | 2023-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7755870B2 (en) | Semiconductor integrated circuit device | |
| US8867183B2 (en) | ESD protection techniques | |
| US7394631B2 (en) | Electrostatic protection circuit | |
| US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
| KR20130012565A (ko) | 반도체 집적 회로 | |
| JP5359614B2 (ja) | 入出力インターフェース回路、集積回路装置および電子機器 | |
| CN111933638A (zh) | 静电放电电路 | |
| US11411395B2 (en) | Electrostatic discharge protection circuit and operation method | |
| KR20030095349A (ko) | 반도체집적회로장치 | |
| US20040089909A1 (en) | Integrated circuit having improved esd protection | |
| US9812437B2 (en) | Semiconductor integrated circuit device, and electronic appliance using the same | |
| US6801417B2 (en) | Semiconductor integrated circuit device | |
| US6529035B2 (en) | Arrangement for improving the ESD protection in a CMOS buffer | |
| TWI780956B (zh) | 具靜電放電衝擊排除能力的積體電路 | |
| JP6398696B2 (ja) | 静電気保護回路及び半導体集積回路装置 | |
| US20030043517A1 (en) | Electro-static discharge protecting circuit | |
| JP4763324B2 (ja) | 静電保護回路及び該静電保護回路を含む半導体装置 | |
| JP6405986B2 (ja) | 静電気保護回路及び半導体集積回路装置 | |
| US6833590B2 (en) | Semiconductor device | |
| CN116613717A (zh) | 半导体装置 | |
| CN112310067B (zh) | 静电保护电路 | |
| US6583475B2 (en) | Semiconductor device | |
| JP2007227697A (ja) | 半導体装置および半導体集積装置 | |
| JP6384223B2 (ja) | 静電気保護回路および集積回路 | |
| JP7347951B2 (ja) | サージ吸収回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |