CN100334729C - 半导体集成器件及用于设计该半导体集成器件的设备 - Google Patents

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Abstract

一种半导体集成器件包括多个电源系统电路单元、从第一电源配线106向其提供电能的第一电路单元101、以及第一电路单元与之相连的第一接地配线109。此外，所述半导体集成器件包括从第二电源配线113向其提供电能的第二电路单元102、以及第二电路单元与之相连的第二接地配线116。第一电路单元包括第一接口电路单元104，而第二电路单元包括被配置以进行向和从第一接口电路单元输入或输出信号的第二接口电路单元111。第一接地配线通过保护电路117与第二接地配线相连，并将第二接口电路单元放置在第一接口电路单元附近。

Description

半导体集成器件及用于设计该半导体集成器件的设备
技术领域
本发明涉及一种半导体集成器件及一种用于设计该半导体集成器件的设备，更具体地，涉及一种包括要由多个电源进行操作的多个电路的半导体集成器件及一种用于设计该半导体集成器件的设备。
背景技术
随着近年来半导体集成器件(此后，缩写为“LSI”)单元密度的增加和数字技术的进步，在很多产品中嵌入了在单一的LSI芯片中包括数字电路和模拟电路的电路。例如，在数码照相机或视频设备中，作为单一的芯片嵌入了用于在模拟信号和数字信号之间转换信号的DA转换器和AD转换器。
由多个不同的电源系统对嵌入在单一芯片中的每个数字电路和模拟电路进行操作。此外，在将由多个不同的电源系统进行操作的电路放置在单一的LSI芯片上时，需要在与针对包括单一电源系统的电路的静电放电(ESD)设计不同的ESD设计的方面上对LSI进行设计。
具体地，随着LSI小型化的发展，考虑到小型化的ESD设计在设计和研发阶段需要多种处理。因此，研发周期的增加是不可忽略的。
如上所述，为了防止包括两组或更多电源配线的LSI器件中静电放电的损坏，对于在高电位电源配线与低电位电源配线之间插入ESD保护元件，存在多种已知的方面。例如，在日本未审专利公开No.9(1997)-172146中公开了一种典型技术。
此现有技术中的LSI器件包括第一和第二电源线。此外，分离了第一电源线的高电位侧和第二电源线的高电位侧；同时，第一电源线的低电位侧通过保护电路(HK)与第二电源线的低电位侧相连。
按照这种方式，防止了由于第一电源线的低电位侧的电位上升对第二电路内元件的损坏。此外，已经公知的还有：一种通过保护元件将电源系统的高电位侧与不同电源系统的低电位侧相连的技术，一种在第一电源系统的信号线与第二电源系统的地线之间连接保护元件的技术等等。
但是，本发明人意识到现有技术并未考虑电源线的高电位侧或电源线的低电位侧的各个电路的节点。因此，现有技术引起了ESD容限的变化，从而难以制造具有足够ESD容限的LSI。
此外，在包括了利用不同电源的模拟功能单元和数字电路在内的电路芯片方面，也存在一种公知的技术：在模拟功能电路的输入/输出信号与数字电路的输入/输出信号之间插入用于进行电平转换的电平转换电路，配置该电平转换电路以引入(draw in)要提供给模拟功能单元的电源和要提供给数字电路的电源。例如，在日本未审专利公开No.10(1998)-150364中公开了这种插入电平转换电路的技术。
本发明人意识到这种技术是一种与电路面积的优化相关的技术，并不是从改进ESD容限的观点出发而设计的。因此，配线电阻或配线延迟的产生是不可忽略的，从而改变了ESD容限。
因此，本发明的目的是提供一种LSI器件和一种用于设计LSI器件的设备，能够有效地抑制ESD对电路内部的损坏。
发明内容
根据本发明，提出了一种半导体集成器件，包括：第一电路单元，从第一电源配线和第二电源配线向其提供电能；第二电路单元，从第三电源配线和第四电源配线向其提供电能；在所述第一电路单元中形成的第一接口电路单元；以及在所述第二电路单元中形成的第二接口电路单元，配置所述第二接口电路单元，以执行向所述第一接口电路单元输入信号和从所述第一接口电路单元输出信号中的任何一个，
其中，所述第二电源配线至少通过被配置以在给定电压或以上导通的保护电路，在节点处与所述第四电源配线相连；以及其中，外部连接焊盘在所述第二电源配线与所述第四电源配线的节点附近与所述第四电源配线相连。
按照本发明第一实施例的一种半导体集成器件，包括：第一电路单元，从第一电源配线向其提供电能；第一接地配线，所述第一电路单元与其相连；第二电路单元，从第二电源配线向其提供电能；第二接地配线，所述第二单元与其相连；在所述第一电路单元中形成的第一接口电路单元；以及在所述第二电路单元中形成的第二接口电路单元，配置所述第二接口电路单元，以进行向所述第一接口电路单元输入信号或从所述第二接口电路单元输出信号中的任何一个，
其中，所述第一接地配线与所述第二接地配线相连，而且将所述第二接口电路单元放置在所述第一接口电路单元附近。通过采用此结构，能够缩减配线电阻，从而抑制ESD电流的影响。
此外，按照本发明第二实施例的一种半导体集成器件，包括：第一电路单元，从第一电源配线向其提供电能；第一接地配线，所述第一电路单元与其相连；第二电路单元，从第二电源配线向其提供电能；第二接地配线，所述第二单元与其相连；在所述第一电路单元中形成的第一接口电路单元；以及在所述第二电路单元中形成的第二接口电路单元，配置所述第二接口电路单元，以进行向所述第一接口电路单元输入信号或从所述第二接口电路单元输出信号中的任何一个，其中，所述第一接地配线与所述第二接地配线相连，而且所述第二接口电路单元在所述第一接地配线与所述第二接地配线的节点附近与所述第二接地配线相连。
此外，按照本发明第三实施例的一种半导体集成器件，包括：第一电路单元，从第一电源配线向其提供电能；第一接地配线，所述第一电路单元与其相连；第二电路单元，从第二电源配线向其提供电能；第二接地配线，所述第二单元与其相连；在所述第一电路单元中形成的第一接口电路单元；以及在所述第二电路单元中形成的第二接口电路单元，配置所述第二接口电路单元，以进行向所述第一接口电路单元输入信号或从所述第二接口电路单元输出信号中的任何一个，其中，所述第一接地配线与所述第二接地配线相连，而且外部连接焊盘在所述第一接地配线与所述第二接地配线的节点附近与所述第二接地配线相连。
附图说明
图1示出了按照本发明第一实施例的LSI器件的电路结构。
图2示出了第一实施例的LSI器件中的ESD浪涌电流的影响。
图3也示出了第一实施例的LSI器件中的ESD浪涌电流的影响。
图4A示出了按照本发明第二实施例的LSI器件的电路结构。
图4B示出了按照本发明第二实施例的另一LSI器件的电路结构。
图5示出了按照本发明第三实施例的LSI器件的电路结构。
图6示出了按照本发明第四实施例的LSI器件的电路结构。
图7示出了按照本发明第五实施例的LSI器件的电路结构。
图8示出了用于设计与本发明有关的LSI器件的设备的逻辑结构。
图9示出了用于设计与本发明有关的LSI器件的设备的硬件结构。
图10示出了用于设计与本发明有关的LSI器件的设备中的元件/电路特性处理流程的流程图。
具体实施方式
现在，将参照示例性实施例，在这里对本发明进行描述。本领域的技术人员将意识到利用本发明的教益，可以实现多种可选实施例，而且本发明并不局限于为了说明性的目的而描述的实施例。
首先，将参照附图，对本发明的LSI器件的实施例进行详细描述。
在各个附图中，以相同参考数字标注的元件表示相同的元件，在适当时，将省略对其的重复描述。为了解释本发明的实施例而提供以下描述，而且应当注意的是，本发明不应当仅仅局限于以下实施例。为了解释的清楚起见，在适当时，将精简或简化以下的描述。此外，对于本领域的技术人员，在本发明的范围内，可以容易地对以下实施例中的各个元件进行修改、添加和/或替换。
(第一实施例)
图1是用于描述按照第一实施例的LSI器件的示意性电路结构的方框图。参照图1，第一实施例的LSI器件包括由从第一电源系统提供的电能进行操作的第一电源系统电路单元101和由第二电源系统提供的电能进行操作的第二电源系统电路单元102。
第一电源系统电路单元和第二电源系统电路单元的典型示例是放置在LSI芯片中的数字电路单元和模拟电路单元。其他示例可以包括被配置以在数字内部电路和输入/输出接口电路单元之间使用不同电源系统的LSI器件。
此外，例如，数字电路单元具有比模拟电路单元更大数量的元件，而且数字电路单元也具有比模拟电路单元更大的芯片面积。
在配置以将数字电路单元和模拟电路单元组合到单芯片LSI器件中的混合电路中，与数字电路单元的电源焊盘和接地焊盘不同地设置模拟电路单元的电源焊盘和接地焊盘，以便抑制由于数字电路单元中所产生的噪声分量对模拟电路的特性的损坏。此外，数字电路单元内部的电路和模拟电路单元内部的电路包括不同的电源配线和接地配线，借此，作为不同的电源系统，对数字电路单元和模拟电路单元进行操作。
现在，将对图1的电路结构进行描述。按照第一实施例的LSI器件的第一电源系统电路单元101包括第一电源系统内部电路单元103，其中在由第一电源提供电能的元件之间进行信号交换；和第一电源系统输入/输出电路单元104，其中在由第二电源提供电能的元件之间进行信号交换。
第一实施例的LSI器件包括从设置在电路外部的电源向其提供第一电源电压(VDD1)的第一电源系统电源焊盘105；以及与第一电源系统电源焊盘105相连、用于传输要从第一电源系统电源焊盘105提供的电源电压的第一电源系统电源配线106。
将第一电源系统内部电路103和第一电源系统输入/输出电路104与第一电源系统电源配线106相连，并向其提供所需的电能。按照第一实施例的LSI器件还包括与电路外部的接地电路单元相连、并被提供以地电位(GND1)的第一电源系统接地焊盘(107和108)。
换句话说，此实施例的第一电源系统电路单元101包括两个接地焊盘。
按照第一实施例的LSI器件还包括与第一电源系统接地焊盘107和108相连、并被配置以向第一电源系统电路单元101提供地电位的第一电源系统接地配线109。将第一电源系统内部电路103和第一输入/输出电路104与第一电源系统接地配线109相连，借此向其提供所需的地电位。
第二电源系统电路单元102包括第二电源系统内部电路单元110.其中在由第二电源提供电能的元件之间进行信号交换；和第二电源系统输入/输出电路单元111，其中在由第一电源提供电能的元件之间进行信号交换。
此外，第一实施例的LSI器件包括从设置在电路外部的电源向其提供第二电源电压(VDD2)的第二电源系统电源焊盘112和与第二电源系统电源焊盘112相连、用于传输要从第二电源系统电源焊盘112提供的电源电压的第二电源系统电源配线113。
第一电源系统输入/输出电路和第二电源系统输入/输出电路中的每一个是接口电路的示例。接口电路包括被配置以进行输入和输出中的任何一个的电路，或被配置以进行输入和输出的电路。
将第二电源系统内部电路110和第二电源系统输入/输出电路111与第二电源系统电源配线113相连，并向其提供所需的电能。第二电源系统接地焊盘(114和115)与电路外部的接地电路单元相连并被提供以地电位(GND2)。此实施例的第二电源系统包括两个接地焊盘。将用于向第二电源系统电路102提供地电位的第二电源系统接地配线116与第二电源系统接地焊盘114和115相连。
将第二电源系统内部电路110和第二输入/输出电路111与第二电源系统接地配线116相连，借此向其提供所需的地电位。
通过静电放电(ESD)保护元件117，将第一电源系统接地配线109与第二电源系统接地配线116相连。保护元件117具有以下功能：当两组接地配线之间的电位达到预定值时，导通两组接地配线，并使电流在其间流动。ESD保护元件117最好是双向的，并且可以使用晶体管、双向二极管等。
这里，当根据电路设计需要该元件时，可以使用保护元件117。保护元件117尤其用于抑制模拟电路和数字电路之间的不利相互作用，例如，在数字噪声易于影响模拟电路时。当保护元件不必需时，第一电源系统接地配线可以通过未放置任何特定元件的节点与第二电源系统接地配线相连。这种节点只需要是电路中的点，并不局限于视觉可识别的点。
此外，两个电源系统上的电位值可以不同或相同。而将地电位设置为比电源电位低的数值，通过设计适当地确定这些电位值。依照电路设计，要提供给两个电源系统的地电位值可以相同或不同。此外，尽管在图1中未示出，第一电源系统电源配线106可以通过电源保护电路与第一电源系统接地配线109相连。类似地，第二电源系统电源配线113可以通过电源保护电路与第二电源系统接地配线116相连。上述方面也将应用于后面将要描述的其他实施例。
将参照图2，对可能引起LSI芯片的静电损坏的来自外部的ESD浪涌的影响进行描述。LSI芯片可能会受到通过焊盘从外部输入的ESD浪涌的静电损坏。为了描述来自外部的ESD浪涌所引起的静电损坏，下面，将考虑到当ESD浪涌电流从第一电源系统电源焊盘流向第二电源系统接地焊盘时电路内部的电位来进行描述。
现在，将对ESD浪涌电流从本实施例的LSI中的第一电源系统电源焊盘流向第二电源系统接地焊盘时的情况进行描述。LSI静电损坏的因素之一是对MOS晶体管的栅极氧化膜的损坏。在包括不同电源系统中的电路的LSI器件中，不同电源系统中的电路单元之间的输入/输出单元中的MOS晶体管，更具体地，对输入侧的MOS晶体管的栅极氧化膜的损坏将成为问题。
图2是用于解释本实施例中的ESD浪涌电路的影响的电路图。这里，为了解释清楚的目的，对简化电路进行描述。
参照图2，以与图1中的参考数字相同的参考数字表示的元件类似于图1所述的元件，并在这里，省略对其的重复描述。
在图2中，将第一电源系统输入/输出电路定义为输出侧，而将第二电源系统输入/输出电路定义为输入侧。应当注意的是，输入/输出电路对应于LSI电路内部的基本模块的最终级，因而与LSI外部的输入/输出电路单元不同。电源保护电路201连接在第一电源系统电源配线和第一电源系统接地配线之间，而电源保护电路202连接在第二电源系统电源配线和第二电源系统接地配线之间。包含在第一电源系统输入/输出电路单元104中的输出反相器203是包括要与第一电源系统电源配线106相连的PMOS和要与第一电源系统接地配线109相连的NMOS的CMOS电路。包含在第二电源系统输入/输出电路单元111中的输入反相器204包括要与第二电源系统电源配线113相连的PMOS和要与第二电源系统接地配线116相连的NMOS的CMOS电路。信号配线205将第一电源系统中的CMOS与第二电源系统中的CMOS相连。
将第二电源系统中的NMOS晶体管的栅极和源极之间所施加的电位差定义为Vgs，并将第一电源系统中的PMOS的源极和漏极之间所施加的电位差定义为Vpmos。此外，将第一电源系统中的电源保护电路201的钳位电压定义为Vpower，并将第一和第二电源系统中的接地配线组之间的保护元件117的钳位电压定义为Vdiode。与此同时，将从第一电源系统电源保护电路201到第一电源系统输出反相器203的第一电源系统接地配线的电阻定义为RGND1，并将从第一电源系统输出反相器203到设置在接地配线组之间的保护元件117的第一电源系统接地配线的电阻定义为RGND1D。此外，将从设置在接地配线组之间的保护元件117到第二电源系统输入反相器204的第二电源系统接地配线的电阻定义为RGND2，并将从第二电源系统输入反相器204到GND焊盘2的第二电源系统接地配线的电阻定义为RGND2D。
当在第一电源系统电源焊盘105与第二电源系统接地焊盘114之间被施加了ESD浪涌电流时，第一电源系统电源保护电路201导通，ESD浪涌电流(Iesd)从其上流过。下面，将对如下的情况进行检查：ESD浪涌电流流经以下路径：第一电源系统电源焊盘105第一电源系统电源保护电路201γ第一电源系统接地配线109接地配线组之间的保护元件117第二电源系统接地配线116第二电源系统接地焊盘114。
当施加ESD浪涌时，应为归因于ESD浪涌电流所流经的路径上的配线电阻而引起的电压降，在芯片内部产生电位差。当在第一电源系统电源焊盘105和第二电源系统接地焊盘114之间施加ESD浪涌时，通过以下公式计算将要施加在第二电源系统的NMOS的栅极和源极之间的电源Vgs：
Vgs＝(Vpower+RGND1*Iesd+RGND1D*Iesd+Vdiode+RGND2D*Iesd)-Vpmos。
将NMOS晶体管的施加电位差(Vgs)的击穿电压定义为Vgs.max。为了保护NMOS不受到由于NMOS晶体管的施加电位差(Vgs)的击穿电压而引起的损坏，需要设计LSI，从而使电压Vgs不超过击穿电压Vgs.max。
在130-nm级的CMOS处理中，MOS晶体管的栅极氧化膜的厚度大约为Tox＝2nm。典型地，在将大约6V的电位差施加在栅极氧化膜上时，发生栅极氧化膜的损坏。当依照人体模型(HBM)标准施加2000V的ESD浪涌时，ESD浪涌电流Iesd的峰值等于1.3A。为了通过依照HBM标准的2000V的ESD容限测试，需要设计LSI，从而使即使此ESD浪涌电流流过LSI内部，电压Vgs仍然不超过6V。
例如，当电源保护电路的钳位电压Vpower等于3.5V，接地配线组之间的保护二极管的钳位电压Vdiode等于1.2V，而且输出反相器的PMOS的源极和漏极之间的电压Vpmos等于0V时，接地配线电阻需要满足：
RGND1+RGND1D+RGND2D (6V-3.5V-1.2V)/1.3A＝1.0Ω。
如上所述，当施加ESD浪涌时，关键要素之一是缩减使ESD浪涌电流流过的路径上的接地配线电阻。
接下来，将对接地配线GND1直接与接地配线GND2相连而没有保护器件117的情况进行描述。在这种情况下，将接地配线GND1和接地配线GND2之间的连接节点看作寄生电阻。将此寄生电阻的阻值定义为RGND12，通过以下公式计算将要施加在第二电源系统的NMOS的栅极和源极之间的电压Vgs：
Vgs＝(Vpower+RGND1*Iesd+RGND1D*Iesd+RGND12*Iesd+RGND2D*Iesd)-Vpmos。
正如参照图2所描述的那样，由彼此不同的电源系统中的电源焊盘与接地焊盘之间的ESD浪涌引起LSI芯片的静电损坏的一个方面。除了这个方面以外，还可能由来自焊盘的芯片上的静电荷的发射引起LSI芯片的静电损坏。充电器件模型(CDM)测试是与这种类型的静电损坏有关的测试。CDM测试是通过在整个LSI芯片中积累了电荷的情况下短路测量引脚与外部GND来测量LSI的ESD容限的测试。
接下来，将参照图3，对积累在芯片中的电荷的放电操作进行描述。图3所示的电路结构除了这里额外进行了描述的主要杂散电容(CVDD1、CVDD1I、CVDD2I、CVDD2、CSO、CSI、CGND1、CGND1I、CGND1D、CGND2D、CGND2I、CGND2)以外，类似于图2中的电路，因此，将省略对其他部分的描述。
主要杂散电容中的每一个都是设置在衬底与电源配线、接地配线、信号配线和扩散层中的任何一个之间的杂散电容。从外部连接焊盘，对积累在这些杂散电容中的电荷进行放电。现在，将对当将第一电源系统电源焊盘与外部GND短路时芯片内部的状态进行描述，在这种情况下，对电荷进行积累，然后，对积累在LSI内部的电荷进行放电。
将由积累在第一电源系统接地配线109和第二电源系统接地配线1 16中的电荷的运动所产生的电流定义为Icdmg，将由积累在输出反相器和输入反相器之间的信号配线205中的电荷的运动所产生的电流定义为Icdms，以及将第一电源系统电源配线的电阻分量定义为RVDD1。在放电时，通过下式计算输入反相器204的NMOS的栅极和源极之间的电压Vgs：
Vgs＝(Vpower+RGND1*Icdmg+RGND1D*Icdmg+Vdiode+RGND2D*Icdmg)-(Rs*Icdms+Vpmos+RVDD1*Icdms)。
当在信号配线电阻和接地配线电阻之间存在较大差别，或者在信号配线电阻和电源配线电阻之间存在较大差别时，电流Icdmg与Icdms之间的时间差的产生增大了电压Vgs，从而损坏了栅极氧化膜。由于电源配线电阻和接地配线电阻通常较小，所以重要的是，缩减信号配线电阻RS，以便防止CDM对栅极氧化膜的损坏。
将参照图1，对本实施例的LSI的电路结构进行详细的描述。在本实施例的LSI中，彼此靠近地设置第一电源系统输入/输出电路104和第二电源系统输入/输出电路111。更为优选的是，设置第一电源系统输入/输出电路104和第二电源系统输入/输出电路111，从而在第一电源系统电路101和第二电源系统电路102之间的边界处彼此接触。通过靠近第二电源系统输入/输出电路111地设置第一电源系统输入/输出电路104，可以减小接地配线电阻。
参照图2，可以减小RGND1D和RGND2D的接地配线电阻值。因此，能够降低由于ESD浪涌所引起的MOS栅极电位，从而抑制栅极氧化膜的损坏。另外，由于能够减小信号配线电阻RS，从而能够抑制在积累电容放电时、接地配线与信号配线之间在电流上的延迟。
相对于ESD而言，所形成的第一电源系统和第二电源系统的输入/输出电路之间的延迟较小。可以通过缩短配线长度、增加配线宽度或降低配线电阻来实现配线延迟。通过抑制配线延迟，能够抑制由于ESD放电电流的时间差而引起的对栅极绝缘膜的损坏。
第一和第二输入/输出电路单元104和111分别与接地配线组之间的保护元件117附近的相关接地配线相连。按照这种方式，能够减小ESD浪涌电流路径上的接地配线电阻。参照图2，能够减小RGND1D和RGND2D的接地配线电阻值。
第一和第二电源系统中的各个接地焊盘108和115连接在接地配线组之间的保护元件117附近。第二电源系统中的接地焊盘115最好在位于保护元件117与第二电源系统输入/输出电路和第二电源系统接地配线的节点119之间的节点118处与第二电源系统接地配线116相连。通过将接地焊盘连接到比输入/输出电路单元更靠近的保护元件，形成了旁路输入/输出电路单元的ESD浪涌电流路径，并能够抑制ESD浪涌对输入/输出电路单元(或电路单元内部的栅极电压Vgs)的影响。类似地，第一电源系统中的接地焊盘108在位于保护元件117与第一电源系统输入/输出电路和第二电源系统接地配线的节点121之间的节点120处与第一电源系统接地配线109相连。
如上所述，按照本实施例，当在LSI芯片内部存在多个电源系统时，能够抑制寄生在电源线上的电阻的电阻值，从而防止芯片内部元件的损坏。此外，能够与LSI内部的电路结构无关地防止芯片内部元件的ESD损坏，从而能够稳定地获得较高的ESD容限。
(第二实施例)
图4A是示出了按照本发明第二实施例的LSI的示意性结构的电路图。本实施例的LSI包括作为第一电源系统电路的数字电路和作为第二电源系统电路的模拟电路。将部分模拟电路设置为模拟宏(analogmacro)，而且该模拟宏包含要以第一电源进行操作的第一电源系统输入/输出电路。
在图4A中，本实施例的LSI包括数字电路单元401和模拟宏402。模拟宏402包括模拟内部电路403和输入/输出电路单元404。
图4B是示出了模拟宏的输入/输出电路单元404的细节结构的电路图。输入/输出电路单元404包括第一电源系统输入/输出电路单元405和第二电源系统输入/输出电路单元406。在图4B中，模拟宏的输入/输出电路单元404包括第一电源系统输出反相器407、第一电源系统输入反相器408、第二电源系统输出反相器409、第二电源系统输入反相器410和栅极保护元件411。
将栅极保护元件411形成为与用于接收第一电源系统输入反相器408的输入信号的栅极相连并与第一电源系统接地配线109相连的NMOS晶体管。当产生高电压时，栅极保护元件411将输入反相器的栅极和源极之间的电位钳制到钳位电位。因此，能够通过将输入反相器的栅极和源极之间的电位维持在钳位电位内来抑制栅极绝缘膜的损坏。可以将多种广泛公知的元件用作这种钳位元件。
类似地，栅极保护元件412连接在用于接收第二电源系统输入反相器410的输入信号的栅极和第二电源系统接地配线116之间。钳位元件也可以连接在用于接收输入反相器的输入信号的栅极和电源配线之间。例如，钳位元件连接在用于接收第二电源系统输入反相器410的输入信号的栅极和第二电源系统电源配线113之间。第一电源系统输出反相器的输出利用连接配线与第二电源系统输入反相器相连，而且第二电源系统输出反相器的输出利用连接配线与第一电源系统输入反相器相连。
通过在模拟宏内部设置第一电源系统输入/输出电路单元和第二电源系统输入/输出单元，能够在模拟宏内部设计针对ESD的防范措施。即，方便了LSI芯片布局设计中的ESD设计，并可以削减数字电路设计中的ESD设计。
此外，通过在模拟宏内部设置两个输入/输出电路单元，将第一电源系统输入/输出电路单元和第二电源系统输入/输出电路单元设置在第一电源系统电路单元和第二电源系统电路单元之间的边界处，从而防止静电损坏。按照这种方式，易于设计临近区域中的布局。
如上所述，按照本实施例，能够防止芯片内部的ESD损坏，获得连接单元，以在较小的面积中实现具有高ESD容限的LSI，并在分离由另一公司设计的硬件宏的电源与芯片内部的另一电源时，进行自动化设计。
(第三实施例)
接下来，将参照图5，对按照本发明的第三实施例进行描述。图5是示出了本实施例的LSI器件的示意性结构的电路图。如图5所示，本实施例的LSI器件包括：位于VDD1和GND1之间的保护元件501，连接在第一电源系统电源配线106和第一电源系统接地配线109之间；以及位于VDD2和GND2之间的保护元件502，连接在第二电源系统电源配线113和第二电源系统接地配线116之间。
通常，在施加ESD时，如果电源与地之间的电位差达到或超过钳位电位，电源保护元件将电源与地之间的电位钳制到钳位电位。可以将如应用了晶体管的钳位元件等多种广泛公知的元件用作保护元件。
VDD1和GND1之间的保护元件501在节点503与第一电源系统接地配线109相连。节点503位于接地配线组之间的保护元件117附近。按照这种方式，能够减小节点与保护元件117之间的接地配线电阻，从而有利于减小ESD浪涌电流的接地配线电阻。
优选地，节点503位于第一电源系统输入/输出电路单元和第一电源系统接地配线的节点121与接地配线组之间的保护元件117之间。通过相对于输入/输出电路的节点形成ESD电流路径的旁路，能够抑制ESD浪涌电流对输入/输出电路的影响。
类似地，VDD2和GND2之间的保护元件502在节点504与第二电源系统接地配线116相连。节点504位于接地配线组之间的保护元件117附近。优选地，节点504比第二电源系统输入/输出电路单元和第二电源系统接地配线的节点119更靠近接地配线组之间的保护元件117。在一个单元中形成VDD1和GND1之间的保护元件501、VDD2和GND2之间的保护元件502以及接地配线组之间的保护元件117。按照这种方式，通过将一个预先设计的单元设置在要以不同电源系统进行操作的电路的边界处，易于实现ESD设计。
(第四实施例)
接下来，将参照图6，对按照本发明的第四实施例进行描述。图6是示出了本实施例的LSI器件的示意性结构的电路图。在本实施例的LSI器件中，将ESD保护元件设置在彼此不同的电源系统中的电源和地之间。如图6所示，按照本发明第四实施例的LSI器件包括：位于VDD1和GND2之间的保护元件601，连接在第一电源系统电源配线106和第二电源系统接地配线116之间；以及位于VDD2和GND1之间的保护元件602，连接在第二电源系统电源配线113和第一电源系统接地配线109之间。
当从保护元件117侧观察时，VDD1和GND2之间的保护元件601与接地配线116的节点603连接在比第二电源系统输入/输出电路单元和第二电源系统接地配线的节点119更远的位置。节点603位于节点119与第二电源系统接地焊盘114之间。VDD2和GND1之间的保护元件与接地配线的节点604连接在第一电源系统输入/输出电路单元和第一电源系统接地配线的节点121与第一电源系统接地焊盘107之间。
考虑通过将第一电源系统电源配线通过保护元件与第二电源系统接地配线相连而形成从第一电源系统电源焊盘VDD1到第二电源系统接地焊盘GND2的ESD浪涌电流路径。VDD1和GND2之间的保护元件601与接地配线116的节点603比第一电源系统输入/输出电路单元与第一电源系统接地配线的节点119更靠近接地焊盘114。因此，形成了旁路第二电源系统输入/输出电路单元与接地配线的节点的ESD浪涌电流路径，从而，可以抑制ESD浪涌电流对第二电源系统输入/输出电路单元的影响。类似地，考虑到第二电源系统电源配线113与第一电源系统接地配线109之间通过VDD2和GND1之间的保护元件602的连接，能够抑制与起始于第二电源系统电源焊盘的ESD浪涌电流路径相关的对第一电源系统输入/输出电路单元的影响。
可以在一个单元中形成VDD1和GND2之间的保护元件601、VDD2和GND1之间的保护元件602以及接地配线组之间的保护元件117中的每一个。通过将一个预先设计的单元设置在要以不同电源系统进行操作的电路的边界处，易于实现ESD设计。
(第五实施例)
接下来，将参照图7，对按照本发明的第五实施例进行描述。图7是示出了本实施例的LSI器件的示意性结构的电路图。在本实施例的LSI器件中，将ESD保护元件设置在相同电源系统中的各个电源和地之间。如图7所示，按照本发明第五实施例的LSI器件包括：位于VDD1和GND1之间的保护元件701，连接在第一电源系统电源配线106和第一电源系统接地配线109之间；以及位于VDD2和GND2之间的保护元件702，连接在第二电源系统电源配线113和第二电源系统接地配线116之间。要用作保护元件的元件类似于用在第四实施例中的那些元件。
VDD1和GND1之间的保护元件701与第一电源系统电源配线106的节点703连接在第一电源系统电源焊盘105与第一电源系统输入/输出电路104和第一电源系统电源配线106之间。通过将VDD1和GND1之间的保护元件701连接在比第一电源系统输入/输出电路单元更靠近第一电源系统电源焊盘的位置，能够形成旁路第一电源系统输入/输出电路单元的ESD浪涌电流路径。起始于第一电源系统电源焊盘的ESD浪涌电流路径通过VDD1和GND1之间的保护元件701，并流向第一电源系统接地配线109。
因此，与参照图5所描述的电路不同，从第一电源焊盘VDD1通过VDD1和GND1之间的保护元件701流向第一电源系统接地配线的ESD浪涌电流路径旁路了第一电源系统输入/输出电路的节点。按照这种方式，能够抑制ESD浪涌电流对第一电源系统输入/输出电路的影响。
以及，考虑到第二电源系统电源配线与第二电源系统接地配线之间的连接，VDD2和GND2之间的保护元件702与第二电源系统电源配线113的节点705连接在第二电源系统电源焊盘112与第二电源系统输入/输出电路111和第二电源系统电源配线113的节点706之间。按照这种方式，形成了旁路第二电源输入/输出电路单元的节点的ESD浪涌电流路径。因此，能够抑制ESD浪涌电流对第二电源系统输入/输出电路单元的影响。
考虑到图6所述的VDD1和GND2之间的保护元件601，同样优选的是，第一电源系统电源配线的节点比第一电源系统输入/输出电路单元更靠近电源焊盘。以及，考虑到VDD2和GND1之间的保护元件602，优选的是，第二电源系统电源配线的节点位于第二电源系统输入/输出电路的节点与电源焊盘之间。按照这种方式，能够形成旁路输入/输出电路的节点的ESD浪涌电流路径。
现在，将参照图8，对与本发明有关的技术进行描述。即，下面，将对应用了设计按照本发明的LSI器件的方法的设计设备进行描述。
在第一到第五实施例中，已经描述了能够获得高ESD容限的LSI芯片的电路结构。为了获得这些电路结构，在设计LSI芯片的步骤中，需要进行考虑到ESD容限的设计。
原因之一在于针对LSI器件的布局设计，事先形成电路结构，从而减小ESD浪涌电流流经的路径上的电阻。按照这种方式，能够实现具有高ESD容限的LSI的自动化布局设计，而与LSI的内部电路结构无关。
此外，能够通过自动化布局设计来设计具有高ESD容限的LSI芯片，从而允许ESD浪涌电流路径旁路输入/输出电路单元的节点。为了设计按照本发明的LSI器件，需要找出ESD容限低的位置。
在包括多个电源系统的电路中，需要找出在不同的电源系统间交换信号的输入/输出电路单元。具体地，重要的是找出从不同的电源系统向其输入信号的晶体管。
图8示出了用于设计LSI器件的设备的逻辑的结构视图。参照图8，LSI器件设计设备800包括单元库801，用于存储与多个单元有关的大范围信息，例如，单元的形状或引脚布局等。
此外，LSI器件设计设备800包括：布局设计单元803，通过使用单元布局方面的布局规则信息802和输入电路数据804，产生用于对单元进行布局的电路数据805。布局设计单元803根据事先准备的单元库和布局规则，产生单元布局方面的电路数据805。布局设计单元803包括元件/电路特性单元和布局设计处理单元807。
元件/电路特性单元806包括以下功能：根据电路数据804和单元数据，检测用于在不同的电源系统之间交换信号的输入/输出电路单元或输入/输出电路单元中的特定电路。在整个电路的布局设计中，布局设计处理单元807可以依照预定的布局规则802来布置特定的输入/输出电路单元。
接下来，将参照图10，描述元件/电路特性单元806对LSI器件布局设计的处理。用于找出从不同的电源系统向其输入信号的晶体管的处理之一可以包括以下处理流程。
首先，获得要进行布局设计的晶体管电路数据804(步骤S11)。在电路数据中，考虑到包括至少一个与电源接线端相连的接线端的元件，修改连接信息，从而使未与电源相连的其他接线端也与电源相连，或者代替地，短路该元件(步骤S12)。
例如，考虑到其中其漏极、栅极、源极和背栅极中的源极与电源接线端相连的MOS晶体管，将漏极、栅极和背栅极也与电源相连。这里，代替通过修改连接信息而短路该元件，也可以准备事先已经短路的单元，并利用该单元代替原始的元件。
接下来，向与电源焊盘相对应的位置提供特定的名称(步骤S13)。在这种场合，向不同的电源焊盘提供不同的名称。最后，找出其中短路了具有不同名称的接线端的节点(步骤S14)。
将此节点规定为从不同的电源系统向其输入信号的元件。当规定了从不同的电源系统向其输入信号的节点时，规定用于在不同的电源系统之间交换信号的输入/输出电路单元(步骤S15)。
当规定了元件和输入/输出电路单元时，由布局设计处理单元807根据预定的布局规则802执行布局设计，从而实现第一到第五实施例中所描述的任意电路结构。
例如，设计不同电源系统的输入/输出电路单元，以放置在附近区域中，以及放置在不同电源系统之间的边界处。代替地，设计以缩减输入电路和输出电路之间的ESD配线延迟。通过减少配线长度、或者通过设计以减少配线宽度的增加或减小电阻，可以缩减ESD配线延迟。
根据被表示为与ESD有关的设计规则的规则，在与电源配线、接地配线和保护元件有关的上述连接的各个方面中，类似地进行电路设计。同时，能够进行设计，从而通过规定从不同的电源系统向其输入信号的MOS晶体管，增加包括钳位元件的单元，作为用于防止栅极绝缘摸的损坏的保护元件，或者以这种单元替代原始的元件。
图9示出了上述相关技术的设计设备900的硬件结构的一个示例。通过以下组合来实现设计设备900的功能：包括CPU 910、ROM920、RAM 930、硬盘驱动器940和作为外部存储设备的CD-ROM驱动器950的计算机和将要在该计算机上执行的程序。可以事先将单元库801和布局规则802存储在硬盘940中。用于实现设计器件功能的程序可以使计算机用作元件/电路特性单元806、布局设计处理单元807、单元库存储单元和布局规则存储单元。可以将该程序或所需的数据记录在包括软盘、CD-ROM、光盘、磁光盘、磁带介质等的多种记录介质上。
如上所述，按照本实施例，可以提供能够易于设计实现了高ESD容限的LSI的设计设备。具体地，可以提供能够进行具有高ESD容限的LSI的自动化布局设计的设计设备。代替地，可以通过事先形成用于减小ESD浪涌电流所流经的路径的电阻的器件，来消除自动化设计时的约束。
即，按照本发明，可以获得实现了高ESD容限的LSI。
应当清楚的是，本发明并不局限于上述实施例，在不偏离本发明的范围和精神的前提下，可以对其进行修改和改变。

Claims (19)

1、一种半导体集成器件，包括：
第一电路单元，从第一电源配线和第二电源配线向其提供电能；
第二电路单元，从第三电源配线和第四电源配线向其提供电能；
在所述第一电路单元中形成的第一接口电路单元；以及
在所述第二电路单元中形成的第二接口电路单元，配置所述第二接口电路单元，以执行向所述第一接口电路单元输入信号和从所述第一接口电路单元输出信号中的任何一个，
其中，所述第二电源配线至少通过被配置以在给定电压或以上导通的保护电路，在节点处与所述第四电源配线相连；以及
其中，外部连接焊盘在所述第二电源配线与所述第四电源配线的节点附近与所述第四电源配线相连。
2、按照权利要求1所述的半导体集成器件，
其特征在于将所述第二接口电路单元设置在所述第一接口电路单元附近。
3、按照权利要求1所述的半导体集成器件，
其特征在于将所述第一接口电路单元和所述第二接口电路单元设置在所述第一电路单元和所述第二电路单元之间的边界处。
4、按照权利要求3所述的半导体集成器件，
其特征在于所述第一接口电路单元是第一内部电路单元中的接口电路单元，而所述第二接口电路单元是第二电路单元中的接口电路单元，而且
所述第一内部电路单元具有比所述第二内部电路更大数量的元件。
5、按照权利要求3所述的半导体集成器件，
其特征在于，所述第一接口电路单元是第一内部电路单元中的接口电路单元，而所述第二接口电路单元是第二电路单元中的接口电路单元，而且
所述第一内部电路单元具有比所述第二内部电路更大的芯片面积。
6、按照权利要求1所述的半导体集成器件，
其特征在于，所述第二接口电路单元在所述第二电源配线与所述第四电源配线的节点附近与所述第四电源配线相连。
7、按照权利要求6所述的半导体集成器件，
其特征在于，所述第一接口电路单元在所述第二电源配线与所述第四电源配线的节点附近与所述第二电源配线相连。
8、按照权利要求1所述的半导体集成器件，
其中所述外部连接焊盘与所述第四电源配线的节点位于所述第二接口电路单元和所述第四电源配线的节点与所述第二电源配线和所述第四电源配线的节点之间。
9、按照权利要求1所述的半导体集成器件，
其特征在于，将所述第一电源配线通过被配置以在给定电压或以上导通的第二保护电路，在所述第二电源配线和所述第四电源配线的节点附近，与所述第二电源配线相连。
10、按照权利要求1所述的半导体集成器件，
其特征在于，将所述第一电源配线通过被配置以在给定电压或以上导通的第二保护电路与所述第二电源配线相连，以及
所述第一电源配线和所述第二电源配线的节点位于所述第一接口电路单元和所述第二电源配线的节点与所述第二电源配线和所述第四电源配线的节点之间。
11、按照权利要求1所述的半导体集成器件，
其特征在于，将所述第一电源配线通过被配置以在给定电压或以上导通的第三保护电路与所述第四电源配线相连，而且
所述第三保护电路和所述第四电源配线的节点位于所述第二接口电路单元和所述第四电源配线的节点与所述第四电源配线和所述外部连接焊盘的节点之间。
12、按照权利要求11所述的半导体集成器件，
其特征在于，所述第二接口电路单元和所述第四电源配线的节点位于所述第二电源配线和所述第四电源配线的节点与所述第四电源配线和所述外部连接焊盘的节点之间。
13、按照权利要求1所述的半导体集成器件，
其特征在于，将所述第一电源配线通过被配置以在给定电压或以上导通的第二保护电路与所述第二电源配线相连，而且
将所述第二电源配线通过被配置以在给定电压或以上导通的第三保护电路与所述第四电源配线相连。
14、按照权利要求1所述的半导体集成器件，
其特征在于，所述第一接口电路单元和所述第二接口电路单元中的每一个包括被配置以保护用于接收输入信号的栅极的钳位元件。
15、按照权利要求9所述的半导体集成器件，
其特征在于，所述第二电源配线通过所述保护电路，在位于所述第一接口电路单元和所述第一电源配线的节点与所述第一电源配线的外部连接焊盘之间的位置，与所述第一电源配线相连。
16、按照权利要求8所述的半导体集成器件，
其特征在于，在单一的单元中形成连接在所述第一电源配线和所述第二电源配线之间的第二保护电路以及连接在所述第二电源配线和所述第四电源配线之间的所述保护电路。
17、按照权利要求11所述的半导体集成器件，
其特征在于，所述第三保护电路和所述第一电源配线的节点位于所述第一接口电路单元和所述第一电源配线的节点与所述第一电源配线的外部连接焊盘之间。
18、按照权利要求8所述的半导体集成器件，
其特征在于，在单一的单元中形成连接在所述第一电源配线和所述第四电源配线之间的第二保护电路以及连接在所述第二电源配线和所述第四电源配线之间的所述保护电路。
19、按照权利要求1所述的半导体集成器件，
其特征在于，将所述第一接口电路单元和所述第二接口电路单元之间的配线延迟设计为等于或小于预定值。
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