KR20040077524A - 반도체 집적 장치와 그 설계 방법 - Google Patents
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Abstract
다수의 전원 시스템 회로 유닛, 제 1의 전원 배선(106)으로부터 전력이 공급되는 제 1의 회로 유닛(101), 및 상기 제 1의 회로 유닛이 연결되는 제 1의 접지 배선(109)를 포함하는 반도체 집적 장치. 또한, 상기 반도체 집적 장치는 제 2의 전원 배선(113)으로부터 전력이 공급되는 제 2의 회로 유닛(102)과, 상기 제 2의 회로 유닛에 연결된 제 2의 접지 배선(116)을 포함한다.
상기 제 1의 회로 유닛은 제 1의 인터페이스 회로 유닛(104)을 포함하고, 상기 제 2의 회로 유닛은 상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 또는 출력을 수행하도록 구성된 제 2의 인터페이스 회로를 포함한다. 제 1의 접지 배선은 보호 회로(117)를 통해 제 2의 접지 배선에 연결되고, 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛 부근에 배치된다.
Description
발명의 배경
발명의 분야
본 발명은 반도체 집적 장치 및 그 설계 방법에 관한 것으로, 특히, 다수의 전원에 의해 동작되는 다수의 회로를 포함하는 반도체 집적 장치와 그 설계 방법에 관한 것이다.
종래 기술의 설명
최근, 반도체 집적 장치(이하, LSI로 칭함)의 셀 밀도의 증가와 디지털 기술의 발달과 더불어, 디지털 회로와 아날로그 회로를 단일의 LSI 칩에 포함하는 회로가 많은 제품에 실장되어 있다. 예를 들면, 디지털 카메라 또는 비디오 장치에 있어서, 아날로그 신호와 디지털 신호간의 신호 변환을 위한 DA 변환기 및 AD 변환기가 단일 칩으로서 실장되어 있다.
단일 칩에 실장되는 디지털 회로 및 아날로그 회로 각각은 다수의 상이한 전원 시스템에 의해 동작된다. 또한, 다수의 상이한 전원 시스템에 의해 동작되는 회로가 단일의 LSI 칩에 배치되는 경우, ESD(electrostatic discharge) 설계에 있어서, 단일의 전원 시스템을 포함하는 ESD 설계와는 상이한 설계를 필요로 한다.
특히, LSI의 미세화가 진행됨에 따라, 미세화의 관점에서 ESD 설계는 설계시 많은 공정과 개발 단계를 필요로한다. 따라서, 개발 기간의 증가를 무시할 수 없게된다.
상기 상술된 바와 같이, 두 세트 이상의 전원 배선을 포함하는 LSI 장치에서 정전 방전에 의한 손상을 방지하기 위해서, 고전위 전원 배선과 저전위 전원 배선 사이에 ESD 보호 소자를 삽입하는 많은 기술이 알려져 있다. 그 통상적인 기술은, 예를 들면, 일본 특개평9(1997)-172146호에 개시되어 있다.
이 종래 기술의 LSI 장치는 제 1 및 제 2의 전원선을 포함한다. 또한, 제 1의 전원선의 고전위측과 제 2의 전원선의 고전위측은 분리되고; 제 1의 전원선의 저전위측은 보호 회로(HK)를 통해 제 2의 전원선의 저전위측에 결합된다.
이렇게 하여, 제 1의 전원선의 저전위측의 전위를 상승에 기인하는 제 2의 회로 내부의 소자의 파괴가 방지된다. 또한, 전원 시스템의 고전위측을 보호 소자를 통해 다른 전원 시스템의 저전위측에 연결하는 기술과, 제 1의 전원 시스템의 신호선과 제 2의 전원 시스템의 접지선 사이에 보호 소자를 연결하는 기술 등이 알려져 있다.
그러나, 본 발명가는 종래 기술에 있어서는, 전원선의 고전위측 또는 전원선의 저전위측의 각 회로의 노드를 고려하지 않았음을 인지하였다. 따라서, 이 종래의 기술에 있어서는, ESD 내성의 변화를 유발하고 그 결과 충분한 ESD 내성을 갖는 LSI를 제조하는 것이 어렵게 된다.
또한, 아날로그 기능 셀과 디지털 회로를 포함하며 상이한 전원을 사용하는 회로 칩에 관해서, 아날로그 기능 회로의 입/출력 신호와 디지털 회로의 입/출력 신호 사이의 레벨 변환을 수행하기 위해, 아날로그 기능 셀에 제공될 전원과 디지털 회로에 제공될 전원 둘 다를 끌어 들이도록 구성된 레벨 변환 회로를 삽입하는 기술이 공지되어 있다. 예를 들면, 레벨 변환 회로를 삽입하는 기술은 일본 특개평10(1998)-150364호에 개시되어 있다.
본 발명가는 이 기술이 회로 면적의 최적화에 관한 기술이며 ESD 내성 향상의 측면에서 설계된 것이 아니라는 것을 인지하였다. 따라서, 배선 저항 또는 배선 지연의 발생을 무시할 수 없고, 따라서 ESD 내성이 변하게 된다.
따라서, 본 발명의 목적은 회로 내부의 ESD 파괴를 효과적으로 억제할 수 있는 LSI 장치 및 LSI 장치 설계 방법을 제공하는 것이다.
도 1은 본 발명의 제 1의 실시예에 따른 LSI 장치의 회로 구성도.
도 2는 제 1의 실시예의 LSI 장치에서 ESD 서지 전류의 영향을 나타낸 도면.
도 3은 제 1의 실시예의 LSI 장치에서 ESD 서지 전류의 영향을 나타낸 도면.
도 4의 A는 본 발명의 제 2의 실시예에 따른 LSI 장치의 회로 구성도.
도 4의 B는 본 발명의 제 2의 실시예에 따른 다른 LSI 장치의 회로 구성도.
도 5는 본 발명의 제 3의 실시예에 따른 LSI 장치의 회로 구성도.
도 6은 본 발명의 제 4의 실시예에 따른 LSI 장치의 회로 구성도.
도 7은 본 발명의 제 5의 실시예에 따른 LSI 장치의 회로 구성도.
도 8은 본 발명과 관련된 LSI 장치를 설계하기 위한 장치의 논리 구성을 나타내는 도면.
도 9는 본 발명과 관련된 LSI 장치를 설계하기 위한 장치의 하드웨어 구성도.
도 10은 본 발명과 관련된 LSI 장치를 설계하기 위한 장치에서의 소자/회로 특정 처리 흐름을 나타내는 순서도.
♠도면의 주요 부분에 대한 부호의 설명♠
101 : 제 1의 회로 유닛
102 : 제 2의 회로 유닛
103 : 제 1의 전원 시스템 내부 회로 유닛
104 : 제 1의 전원 시스템 입/출력 회로 유닛
105 : 제 1의 전원 시스템 전원 패드
106 : 제 1의 전원 시스템 전원 배선
107, 108 : 제 1의 전원 시스템 접지 패드
109 : 제 1의 전원 시스템 접지 배선
110 : 제 2의 전원 시스템 내부 회로 유닛
111 : 제 2의 전원 시스템 입/출력 회로 유닛
112 : 제 2의 전원 시스템 전원 패드
113 : 제 2의 전원 시스템 전원 배선
114, 115 : 제 2의 전원 시스템 접지 패드
116 : 제 2의 전원 시스템 접지 배선
117 : 보호 소자
201 : 제 1의 전원 시스템 전원 보호 회로
202 : 전원 보호 회로
203 : 출력 인버터
204 : 입력 인버터
205 : 신호 배선
본 발명의 제 1의 실시예에 따른 반도체 집적 장치는: 제 1의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛과; 상기 제 1의 회로 유닛에 연결된 제 1의 접지 배선과; 제 2의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛과; 상기 제 2의 회로 유닛에 연결된 제 2의 접지 배선과; 상기 제 1의 회로 유닛 내에 형성된 제 1의 인터페이스 회로 유닛; 및 상기 제 2의 회로 유닛 내에 형성된 제 2의 인터페이스 회로 유닛을 포함하고, 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 및/또는 출력을 수행하도록 구성되며,
상기 제 1의 접지 배선은 상기 제 2의 접지 배선에 연결되고, 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛 부근에 배치된다. 이러한 구성을 채택함으로써, 배선 저항을 줄일 수 있고 그 결과 ESD 전류의 영향을 억제할 수 있다.
또한, 본 발명의 제 2의 실시예에 다른 반도체 집적 장치는: 제 1의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛과; 상기 제 1의 회로 유닛에 연결된 제 1의 접지 배선과; 제 2의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛과; 상기 제 2의 회로 유닛에 연결된 제 2의 접지 배선과; 상기 제 1의 회로 유닛 내에 형성된 제 1의 인터페이스 회로 유닛; 및 상기 제 2의 회로 유닛 내에 형성된 제 2의 인터페이스 회로 유닛을 포함하고, 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 및/또는 출력을 수행하도록 구성되며,
상기 제 1의 접지 배선은 상기 제 2의 접지 배선에 연결되고, 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 접지 배선 및 상기 제 2의 접지 배선에 대한 노드 부근에서 상기 제 2의 접지 배선에 연결된다.
또한, 본 발명의 제 3의 실시예에 따른 반도체 집적 장치는: 제 1의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛과; 상기 제 1의 회로 유닛에 연결된 제 1의 접지 배선과; 제 2의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛과; 상기 제 2의 회로 유닛에 연결된 제 2의 접지 배선과; 상기 제 1의 회로 유닛 내에 형성된 제 1의 인터페이스 회로 유닛; 및 상기 제 2의 회로 유닛 내에 형성된 제 2의 인터페이스 회로 유닛을 포함하고, 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 및/또는 출력을 수행하도록 구성되며,
상기 제 1의 접지 배선은 상기 제 2의 접지 배선에 연결되고, 상기 제 1의 접지 배선과 제 2의 접지 배선에 대한 노드 부근에서 상기 제 2의 접지 배선에 외부 접속 패드가 연결된다.
실시예
예증적인 실시예를 참조로 본 발명이 설명될 것이다. 본 발명의 교시를 사용하여 많은 수정예가 수행될 수 있으며, 본 발명이 예증적으로 설명된 실시예에 제한되지 않음을 당업자는 알 수 있을 것이다.
먼저, 본 발명의 LSI 장치의 실시예가 첨부된 도면을 참조로 상세히 설명될 것이다.
각 도면에 있어서, 동일한 도면 부호가 병기된 소자는 동일한 소자를 나타내며, 중복 설명은 적절히 생략될 것이다. 하기의 설명은 본 발명의 실시예를 설명하기 위한 것으로 본 발명은 하기의 실시예에 제한되지 않음을 주지해야 한다. 설명의 명확성을 기하기 위해, 하기의 설명은 필요에 따라 단축되거나 또는 단순화 될 것이다. 또한, 당업자라면, 본 발명의 범위 내에서 하기의 실시예의 각 소자를 쉽게 수정, 부가, 및/또는 교체할 수 있을 것이다.
제 1의 실시예
도 1은 제 1의 실시예에 따른 LSI 장치의 개략적인 회로 구성을 도시하는 블로도로서, 제 1의 실시예의 LSI 장치는 제 1의 전원 시스템으로부터 제공되는 전원에 의해 동작되는 제 1의 전원 시스템 회로 유닛(101)과, 제 2의 전원 시스템으로부터 제공되는 전원에 의해 동작되는 제 2의 전원 시스템 회로 유닛(102)을 포함한다.
제 1의 전원 시스템 회로 유닛과 제 2의 전원 시스템 회로 유닛의 통상적인 예는 LSI 칩에 배치되는 디지털 회로 유닛과 아날로그 회로 유닛이다. 다른 예는 디지털 내부 회로와 입/출력 인터페이스 회로 유닛 사이에 상이한 전원 시스템을 사용하도록 구성된 LSI 장치를 포함할 수 있다.
또한, 디지털 회로 유닛은, 예를 들면, 아날로그 회로 유닛보다 많은 수의 소자를 구비하고, 디지털 회로 유닛은, 또한, 아날로그 회로 유닛보다 큰 칩 면적을 갖는다.
디지털 회로 유닛과 아날로그 회로 유닛을 원-칩 LSI 장치에 내장하도록 구성된 하이브리드 회로에 있어서, 디지털 회로 유닛에서 발생되는 노이즈 성분으로 인한 아날로그 회로의 특성 열화를 억제하기 위해 아날로그 회로 유닛의 전원 패드 및 접지 패드가 디지털 회로 유닛의 전원 패드 및 접지 패드와는 상이하게 제공된다. 또한, 디지털 회로 유닛 내부의 회로와 아날로그 회로 유닛 내부의 회로는 상이한 전원 배선과 접지 배선을 포함하며, 이에 의해 디지털 회로 유닛과 아날로그 회로 유닛은 상이한 전원 시스템으로서 동작된다.
도 1의 회로 구성이 설명될 것이다. 제 1의 실시예에 따른 LSI 장치의 제 1의 전원 시스템 회로 유닛(101)은 제 1의 전원에 의해 전력을 제공받는 소자 사이에서 신호 교환이 수행되는 제 1의 전원 시스템 내부 회로 유닛(103), 및 제 2의 전원에 의해 전력을 제공받는 소자 사이에서 신호 교환이 수행되는 제 1의 전원 시스템 입/출력 회로 유닛(104)을 포함한다.
제 1의 실시예의 LSI 장치는 회로 외부에 배치된 전원으로부터 제 1의 전원 전압(VDD1)을 제공받는 제 1의 전원 시스템 전원 패드(105)와, 제 1의 전원 시스템 전원 패드(105)에 연결되며 제 1의 전원 시스템 전원 패드(105)로부터 제공되는 전원 전압을 전송하기 위한 제 1의 전원 시스템 전원 배선(106)을 포함한다.
제 1의 전원 시스템 내부 회로(103)와 제 1의 전원 시스템 입/출력 회로(104)는 제 1의 전원 시스템 전원 배선(106)에 연결되고, 필요한 전력이 공급된다. 제 1의 실시예에 따른 LSI 장치는 회로 외부의 접지 회로 유닛에 연결되며 접지 전위(GND1)가 제공되는 제 1의 전원 시스템 접지 패드(107 및 108)를 더 포함한다.
다시 말하면, 본 실시예의 제 1의 전원 시스템 회로 유닛(101)은 두 개의 접지 패드를 포함한다.
제 1의 실시예에 따른 LSI 장치는 제 1의 전원 시스템 접지 패드(107 및 108)에 연결되며 제 1의 전원 시스템 회로 유닛(101)에 접지 전위를 제공하도록 구성된 제 1의 전원 시스템 접지 배선(109)을 더 포함한다. 제 1의 전원 시스템 내부 회로(103)와 제 1의 전원 시스템 입/출력 회로(104)는 제 1의 전원 시스템 접지 배선(109)에 연결되고, 필요한 접지 전위가 제공된다.
제 2의 전원 시스템 회로 유닛(102)은 제 2의 전원에 의해 전력을 제공받는 소자 사이에서 신호 교환이 수행되는 제 2의 전원 시스템 내부 회로 유닛(110)과, 제 1의 전원에 의해 전력을 제공받는 소자 사이에서 신호 교환이 수행되는 제 2의전원 시스템 입/출력 회로 유닛(111)을 포함한다.
또한, 제 1의 실시예의 LSI 장치는 회로 외부에 배치된 전원으로부터 제 2의 전원 전압(VDD2)을 제공받는 제 2의 전원 시스템 전원 패드(112)와, 제 2의 전원 시스템 전원 패드(112)에 연결되며 제 2의 전원 시스템 전원 패드(112)로부터 제공되는 전원 전압을 전송하기 위한 제 2의 전원 시스템 전원 배선(113)을 포함한다.
제 1의 전원 시스템 입/출력 회로와 제 2의 전원 시스템 입/출력 회로 각각은 인터페이스 회로의 예이다. 인터페이스 회로는 입력 및 출력 중 어느 하나를 수행하도록 구성된 회로, 또는 입력 및 출력 둘 다를 수행하도록 구성된 회로를 포함한다.
제 2의 전원 시스템 내부 회로(110)와 제 2의 전원 시스템 입/출력 회로(111)는 제 2의 전원 시스템 전원 배선(113)에 연결되고, 필요한 전력이 공급된다. 제 2의 전원 시스템 접지 패드(114 및 115)는 회로 외부의 접지 회로 유닛에 연결되고 접지 전위(GND2)를 제공받는다. 본 실시예의 제 2의 전원 시스템은 두 개의 접지 패드를 포함한다. 제 2의 전원 시스템 회로(102)에 접지 전위를 제공하기 위한 제 2의 전원 시스템 접지 배선(116)은 제 2의 전원 시스템 접지 패드(114 및 115)에 연결된다.
제 2의 전원 시스템 내부 회로(110)와 제 2의 전원 시스템 입/출력 회로(111)는 제 2의 전원 시스템 접지 배선(116)에 연결되고, 필요한 전위가 제공된다.
제 1의 전원 시스템 접지 배선(109)은 정전 방전(ESD) 보호 소자(117)를 통해 제 2의 전원 시스템 접지 배선(116)에 연결된다. 보호 소자(117)는 접지 배선 사이의 전위가 소정의 값에 도달하면 접지 배선을 도통시켜 그들 사이에 전류를 흐르게 하는 기능을 갖는다. ESD 보호 소자(117)는 양방향인 것이 바람직하며, 트랜지스터, 양방향 다이오드 등이 사용될 수 있다.
또한, 회로 설계에 따라 소자가 필요할 때 보호 소자(117)가 사용될 수 있다. 예를 들면, 보호 소자(117)는, 예를 들면, 디지털 노이즈가 아날로그 회로에 영향을 줄 때, 아날로그 회로와 디지털 회로 사이의 바람직하지 않은 상호 작용을 억제하는데 특히 유용하다. 보호 소자가 불필요하면, 제 1의 전원 시스템 접지 배선은 특별한 소자가 배치되지 않은 노드를 통해 제 2의 전원 시스템 접지 배선에 연결될 수 있다. 이러한 노드는 회로 내의 점으로서, 시각적으로 인식되는 것에 한정되지 않는다.
또한, 두 전원 시스템의 전위의 값은 상이하거나 동일할 수 있다. 접지 전위가 전원 전위보다 낮은 값으로 설정되는 반면, 이들 전위 값은 설계에 의해 적절히 결정된다. 두 개의 전원 시스템에 제공되는 접지 전위의 값은 회로 설계에 따라 동일하거나 상이할 수 있다. 또한, 도 1에 도시되진 않았지만, 제 1의 전원 시스템 전원 배선(106)은 전원 보호 회로를 통해 제 1의 전원 시스템 접지 배선(109)에 연결될 수 있다. 유사하게, 제 2의 전원 시스템 전원 배선(113)은 전원 보호 회로를 통해 제 2의 전원 시스템 접지 배선(116)에 연결될 수 있다. 상기 상술된 양태는 나중에 설명될 다른 실시예에 적용될 수도 있다.
LSI 칩의 정전 파괴를 유발할 수 있는 외부로부터의 ESD 서지에 의한 영향이도 2를 참조로 설명될 것이다. LSI 칩은 패드를 통해 외부로부터 입력되는 ESD 서지에 의해 정전 파괴될 수 있다. 외부로부터의 ESD 서지에 의해 야기되는 정전 파괴를 설명하기 위해, 제 1의 전원 시스템 전원 패드로부터 제 2의 전원 시스템 접지 패드로 ESD 서지 전류가 흐를 때 회로 내부의 전위에 관해 설명할 것이다.
본 실시예의 LSI에서 제 1의 전원 시스템 전원 패드로부터 제 2의 전원 시스템 접지 패드로 서지 전류가 흐르는 경우에 대해 설명할 것이다. LSI의 정전 파괴에 대한 요인 중 하나는 MOS 트랜지스터의 게이트 산화막의 파괴이다. 상이한 전원 시스템의 회로가 혼재하는 LSI 장치에 있어서, 상이한 전원 시스템 회로 유닛 사이의 입/출력 회로 유닛에 있어서의 MOS 트랜지스터, 특히 입력측의 M0S 트랜지스터의 게이트 산화막 파괴가 문제로 된다.
도 2는, 본 실시예에 있어서의 ESD 서지 전류의 영향을 설명하기 위한 회로도이다. 여기서, 설명의 명확화를 위해, 간략화된 회로가 기재되어 있다.
도 2를 참조하면, 도 1과 동일한 소자에는 동일한 도면 부호를 병기하고, 그 중복 설명은 생략한다.
도 2에 있어서, 제 1의 전원 시스템 입/출력 회로는 출력측으로 정의되고, 제 2의 전원 시스템 입/출력 회로는 입력측으로 정의된다. 여기서, 입/출력 회로는 LSI 회로 내부의 프리미티브 블록의 최종단에 대응하고, 따라서 LSI 외부의 입/출력 회로 유닛과는 상이하다. 전원 보호 회로(201)는 제 1의 전원 시스템 전원 배선과 제 1의 전원 시스템 접지 배선 사이에 연결되고, 전원 보호 회로(202)는 제 2의 전원 시스템 전원 배선과 제 2의 전원 시스템 접지 배선 사이에 연결된다. 제 1의전원 시스템 입/출력 회로 유닛(104)에 포함된 출력 인버터(203)는 제 1의 전원 시스템 전원 배선(106)에 연결되는 PMOS와 제 1의 전원 시스템 접지 배선(109)에 연결되는 NMOS를 포함하는 CMOS 회로이다. 제 2의 전원 시스템 입/출력 회로 유닛(111)에 포함된 입력 인버터(204)는 제 2의 전원 시스템 전원 배선(113)에 연결되는 PMOS와 제 2의 전원 시스템 접지 배선(116)에 연결되는 NMOS를 포함하는 CMOS이다. 신호 배선(205)은 제 1의 전원 시스템의 CMOS를 제 2의 전원 시스템의 CMOS에 연결시킨다.
제 2의 전원 시스템의 NMOS 트랜지스터의 게이트와 소스 사이의 인가 전위차는 Vgs로 정의되고, 제 1의 전원 시스템의 PMOS의 소스와 드레인 사이의 인가 전위차는 Vpmos로 정의된다. 또한, 제 1의 전원 시스템의 전원 보호 회로(201)의 클램프 전압은 Vpower로서 정의되고, 제 1 및 제 2의 전원 시스템의 접지 배선 사이의 보호 소자(117)에 의한 클램프 전압은 Vdiode로서 정의된다. 한편, 제 1의 전원 시스템 전원 보호 회로(201)로부터 제 1의 전원 시스템 출력 인버터(203)로의 제 1의 전원 시스템 접지 배선의 저항은 RGND1로서 정의되고, 제 1의 전원 시스템 출력 인버터(203)로부터 접지 배선 사이에 위치된 보호 소자(117)로의 제 1의 전원 시스템 접지 배선의 저항은 RGND1D로 정의된다. 또한, 접지 배선 사이에 배치된 보호 소자(117)로부터 제 2의 전원 시스템 입력 인버터(204)로의 제 2의 전원 시스템 접지 배선의 저항은 RGND2로 정의되고, 제 2의 전원 시스템 입력 인버터(204)로부터 GND 패드(2)로의 제 2의 전원 시스템 접지 배선의 저항은 RGND2D로 정의된다.
제 1의 전원 시스템 전원 패드(105)와 제 2의 전원 시스템 접지 패드(114)사이에 ESD 서지 전류가 인가되면, 제 1의 전원 시스템 전원 보호 회로(201)는 온되고 ESD 서지 전류(Iesd)가 흐른다. ESD 서지 전류가 제 1의 전원 시스템 전원 패드(105)-->제 1의 전원 시스템 전원 보호 회로(201)-->제 1의 전원 시스템 접지 배선(109)-->접지 배선 사이의 보호 소자(117)-->제 2의 전원 시스템 접지 배선(116)-->제 2의 전원 시스템 접지 패드(114)의 경로로 흐르는 경우에 대해서 검토한다.
ESD 서지가 인가되면, ESD 서지 전류가 흐르는 경로에 존재하는 배선 저항으로 인한 전압 강하 때문에, 칩 내부에서 전위차가 발생된다. 제 1의 전원 시스템 전원 패드(105)와 제 2의 전원 시스템 접지 패드(114) 사이에 ESD 서지가 인가되면, 제 2의 전원 시스템의 NMOS의 게이트와 소스 사이에 인가되는 전압(Vgs)은 하기의 식에 의해 계산된다:
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+Vdiode+RGND2D*Iesd)-Vpmos
NMOS 트랜지스터의 인가된 전위차(Vgs)의 항복 전압은 Vgs.max로 정의된다. NMOS 트랜지스터의 인가된 전위차(Vgs)의 항복 전압으로 인해 NMOS가 파괴되는 것을 방지하기 위해서는, Vgs가 항복 전압(Vgs.max)을 초과하지 않도록 LSI를 설계해야 한다.
130㎚ 클래스의 CMOS 공정에 있어서, MOS 트랜지스터의 게이트 산화막의 두깨는 약 Tox=2㎚이다. 통상적으로, 게이트 산화막의 파괴는 약 6V의 전위차가 게이트 산화막에 인가될 때 발생한다. 2000V의 ESD 서지가 인체 모델(human body model; HBM) 규격에 따라 인가되면, ESD 서지 전류(Iesd)의 피크는 1.3A와 동일하다. HBM 규격에 따라 2000V에서 ESD 내성 테스트를 통과하기 위해서는, 이 ESD 서지 전류가 LSI 내부를 흐르는 경우에도 Vgs가 6V를 초과하지 않도록 설계되어야 한다.
예를 들면, 전원 보호 회로의 클램프 전압(Vpower)이 3.5V이고, 접지 배선 사이의 보호 다이오드의 클램프 전압(Vdiode)이 1.2V이고, 출력 인버터의 PMOS의 소스 및 드레인 사이의 전압(Vpmos)이 0V이면, 접지 배선 저항은 다음 식을 만족해야 한다:
RGND1+RGND1D+RGND2D≤(6V-3.5V-1.2V)/1.3A=1.0Ω
상기 상술된 바와 같이, ESD 서지가 인가되면, ESD 서지 전류가 흐르는 경로에서의 접지 배선 저항을 작게 하는 것이 중요한 요소의 하나이다.
다음에, 접지 배선(GND1)이 보호 장치(117) 없이 접지 배선(GND2)에 직접적으로 연결되는 경우의 회로 구성이 설명될 것이다. 이 경우, 접지 배선(GND1)과 접지 배선(GND2) 사이의 접속 노드는 기생 저항으로서 간주된다. 기생 저항의 값은 RGND12로서 정의되고, 제 2의 전원 시스템의 NMOS의 게이트 및 소스 사이에 인가되는 전압(Vgs)은 다음 식에 의해 계산된다:
Vgs=(Vpower+RGND1*Iesd+RGND1D*Iesd+RGND12*Iesd+RGND2D*Iesd)-Vpmos
도 2를 참조로 설명된 바와 같이, LSI 칩의 정전 파괴의 한 양태는 상호 상이한 전원 시스템의 전원 패드와 접지 패드 사이의 ESD 서지에 의해 야기된다. 이 양태 외에, 칩에 대전된 전하가 패드로부터 방출되는 것에 의해, LSI 칩의 정전 파괴가 야기될 수 있다. CDM(charged device model) 테스트는 이러한 형태의 정전 파괴에 관한 테스트이다. CDM 테스는 전체 LSI 칩에 전하가 축적된 상태에서 측정 핀과 외부 GND를 단락시키는 것에 의해 LSI의 ESD 내성을 측정하는 테스트이다.
다음에, 칩에 축적된 전하의 방전 동작에 대해 도 3을 참조로 설명할 것이다. 도 3에 도시된 회로 구성은, 추가 기재된 주요 부유 커패시터(CVDD1, CVDD1I, CVDD2I, CVDD2, CSO, CSI, CGND1, CGND1I, CGND1D, CGND2D, CGND2I, CGND2)를 제외하면, 도 2의 구성과 유사하기 때문에 그 상세한 설명은 생략한다.
주요 부유 커패시터 각각은 전원 배선, 접지 배선, 신호 배선 및 확산층 각각과 기판 사이에 제공되는 부유 커패시터이다. 이들 부유 커패시터에 축적된 전하는 외부 접속 패드로부터 방전된다. 이제, 전하가 축적된 상태에서 제 1의 전원 시스템 전원 패드와 외부 GND가 단락되고 그 다음 LSI 칩 내부에 축적된 전하가 방전될 때 칩 내부의 상태에 대해 설명할 것이다.
제 1의 전원 시스템 접지 배선(109)과 제 2의 전원 시스템 접지 배선(116)에 축적된 전하의 이동에 의해 발생되는 전류는 Icdmg로 정의되고, 출력 인버터와 입력 인버터 사이의 신호 배선(205)에 축적되고 전하의 이동에 의해 발생되는 전류는 Icdms로 정의되며, 제 1의 전원 시스템 전원 배선의 저항 성분은 RVDD1으로 정의된다. 방전시, 입력 인버터(204)의 NMOS의 게이트 및 소스 사이의 전압(Vgs)은 다음 식에 의해 계산된다:
Vgs=(Vpower+RGND1*Icdmg+RGND1D*Icdmg+Vdiode+RGND2D*Icdmg)-(Rs*Icdms+Vpmos+RVDD1*Icdms)
신호 배선 저항과 접지 배선 저항 사이에 큰 차이가 있는 경우, 또는 신호배선 저항과 전원 배선 저항 사이에 큰 차이가 있는 경우, 전류(Icdmg 및 Icdms) 사이의 시간차의 발생에 의해 전압(Vgs)이 증가되고, 그 결과 게이트 산화막이 파괴된다. 전원 배선 저항과 접지 배선 저항이 통상적으로 작기 때문에, CDM에 의한 게이트 산화막의 파괴를 방지하기 위해서 신호 배선 저항(RS)을 감소시키는 것이 중요하다.
본 실시예의 LSI의 회로 구성이 도 1을 참조로 상세히 설명될 것이다. 본 실시예의 LSI에 있어서, 제 1의 전원 시스템 입/출력 회로(104)와 제 2의 전원 시스템 입/출력 회로(111)는 서로 근접하여 배치된다. 제 1의 전원 시스템 회로(101)와 제 2의 전원 시스템 회로(102) 사이의 경계에서 제 1의 전원 시스템 입/출력 회로(104)와 제 2의 전원 시스템 입/출력 회로(111)는 서로 접촉하도록 배치되는 것이 더 바람직하다. 제 1의 전원 시스템 입/출력 회로(104)를 제 2의 전원 시스템 입/출력 회로(111)에 근접하게 배치함으로써 접지 배선 저항을 감소시킬 수 있다.
도 2를 참조하면, RGND1D 및 RGND2D의 접지 배선 저항값을 감소시킬 수 있다. 따라서, ESD 서지에 기인하는 MOS 게이트 전위를 감소시킬 수 있기 때문에, 게이트 산화막의 파괴를 억제할 수 있다. 다르게는, 신호 배선 저항(RS)을 감소시킬 수 있기 때문에, 축적된 용량의 방전시 접지 배선과 신호 배선 사이의 전류의 지연을 억제할 수 있다.
제 1의 전원 시스템 및 제 2의 전원 시스템의 입/출력 회로 사이의 지연은 ESD의 관점에서 작게 형성된다. 배선 지연은 배선 길이를 짧게 하고, 배선 폭을 크게 하거나, 또는 배선 저항을 감소함으로써 작게----될 수 있다. 배선 지연을 억제함으로써, ESD 방전 전류에서의 시간차에 기인하는 게이트 절연막의 파괴를 억제할 수 있다.
제 1 및 제 2의 입/출력 회로 유닛(104 및 111)은 접지 배선 사이의 보호 소자(117) 근처의 관련 접지 배선에 각각 연결된다. 이렇게 하여, ESD 서지 전류 경로에서의 접지 배선 저항을 감소시킬 수 있다. 도 2를 참조하면, RGND1D 및 RGND2D의 접지 배선 저항값을 감소시킬 수 있다.
제 1 및 제 2의 전원 시스템의 각 접지 패드(108 및 115)는 접지 배선 사이의 보호 소자(117) 근처에 연결된다. 제 2의 전원 시스템의 접지 패드는 제 2의 전원 시스템 입/출력 회로와 제 2의 전원 시스템 접지 배선에 대한 노드(119)와 보호 소자(117) 사이에 위치된 노드(118)에서 제 2의 전원 시스템 접지 배선(116)에 연결되는 것이 바람직하다. 입/출력 회로 유닛을 우회하는 ESD 서지 전류 경로는 접지 패드를 입/출력 회로 유닛보다 보호 소자에 더 가깝게 연결함으로써 형성되고, 입/출력 회로 유닛(또는 회로 유닛 내부의 게이트 전압(Vgs))에 대한 ESD 서지의 영향을 억제할 수 있다. 유사하게, 제 1의 전원 시스템의 접지 패드(108)는 제 1의 전원 시스템 입/출력 회로와 제 1의 전원 시스템 접지 배선에 대한 노드(121)와 보호 소자(117) 사이에 위치된 노드(120)에서 제 1의 전원 시스템 접지 배선(109)에 연결된다.
상기 상술된 바와 같이, 본 실시예에 따르면, LSI 칩 내부에 다수의 전원 시스템이 존재할 때, 전원선에 기생하는 저항기의 저항값을 억제하여 칩 내부의 소자의 파괴를 방지할 수 있다. 또한, LSI 내부의 회로 구성에 의존하지 않으면서 칩내부 소자의 ESD 파괴를 방지할 수 있고 그 결과 높은 ESD 내성을 안정하게 얻을 수 있다.
제 2의 실시예
도 4의 A는 본 발명의 제 2의 실시예에 따른 LSI의 개략적인 구성을 도시하는 회로도이다. 본 실시예의 LSI는 제 1의 전원 시스템 회로로서 디지털 회로와, 제 2의 전원 시스템 회로로서 아날로그 회로를 포함한다. 아날로그 회로의 일부는 아날로그 매크로로서 설계되고, 아날로그 매크로는 제 1의 전원에 의해 동작되는 제 1의 전원 시스템 입/출력 회로를 포함한다.
도 4의 A에 있어서, 본 실시예의 LSI는 디지털 회로 유닛(401)과 아날로그 매크로(402)를 포함한다. 아날로그 매크로(402)는 아날로그 내부 회로(403)와 입/출력 회로 유닛(404)를 포함한다.
도 4의 B는 아날로그 매크로의 입/출력 회로 유닛(404)의 상세 구성을 도시하는 회로도이다. 입/출력 회로 유닛(404)은 제 1의 전원 시스템 입/출력 회로 유닛(405)과 제 2의 전원 시스템 입/출력 회로 유닛(406)을 포함한다. 도 4의 B에 있어서, 아날로그 매크로의 입/출력 회로 유닛(404)은 제 1의 전원 시스템 출력 인버터(407), 제 1의 전원 시스템 입력 인버터(408), 제 2의 전원 시스템 출력 인버터(409), 제 2의 전원 시스템 입력 인버터(410), 및 게이트 보호 소자(411)를 포함한다.
게이트 보호 소자(411)는 제 1의 전원 시스템 입력 인버터(408)의 입력 신호를 수신하는 게이트와 제 1의 전원 시스템 접지 배선(109)에 결합되는 NMOS 트랜지스터로 형성된다. 고전압이 생성되면, 게이트 보호 소자(411)는 입력 인버터의 게이트 및 소스 사이의 전위를 클램프 전위로 클램프한다. 따라서, 입력 인버터의 게이트 및 소스 사이의 전위를 클램프 전위 내로 유지함으로써 게이트 절연막의 파괴를 억제할 수 있다. 아주 널리 알려진 소자가 클램프 소자로서 사용될 수 있다.
유사하게, 게이트 보호 소자(412)는 제 2의 전원 시스템 입력 인버터(410)의 입력 신호를 수신하는 게이트와 제 2의 전원 시스템 접지 배선(116) 사이에 연결된다. 입력 인버터의 입력 신호를 수신하는 게이트와 전원 배선 사이에 클램프 소자가 또한 연결될 수 있다. 예를 들면, 클램프 소자는 제 2의 전원 시스템 입력 인버터(410)의 입력 신호를 수신하는 게이트와 제 2의 전원 시스템 전원 배선(113) 사이에 연결된다. 제 1의 전원 시스템 출력 인버터의 출력은 접속 배선을 통해 제 2의 전원 시스템 입력 인버터에 연결되고, 제 2의 전원 시스템 출력 인버터의 출력은 접속 배선을 통해 제 1의 전원 시스템 입력 인버터에 연결된다.
아날로그 매크로 내부에 제 1의 전원 시스템 입/출력 회로 유닛과 제 2의 전원 시스템 입/출력 유닛을 배치함으로써, 아날로그 매크로 내부의 ESD에 대한 대책을 설계할 수 있다. 즉, LSI 칩 레이아웃 설계에서의 ESD 설계가 용이해지고 디지털 회로 설계에서의 ESD 설계가 생략될 수 있다.
또한, 아날로그 매크로 내부에 두 개의 입/출력 회로 유닛을 배치함으로써, 정전 파괴를 방지하기 위해서, 제 1의 전원 시스템 입/출력 회로 유닛과 제 2의 전원 시스템 입/출력 회로 유닛은 제 1의 전원 시스템 회로 유닛과 제 2의 전원 시스템 회로 유닛 사이의 경계에 배치된다. 따라서, 부근 영역 내에 배치 설계하는 것이 보다 용이하게 된다.
상기 상술된 바와 같이, 본 실시예에 따르면, 칩 내부의 ESD 파괴를 방지하고, 높은 ESD 내성을 갖는 LSI를 실현하기 위한 연결 셀을 작은 면적으로 달성하며, 칩 내부에 다른 전원을 갖는 다른 회사에 의해 설계된 하드 매크로의 전원을 분리할 때 자동화된 설계를 수행할 수 있다.
제 3의 실시예
본 발명에 따른 제 3의 실시예가 도 5를 참조로 설명될 것이다. 도 5는 본 실시예의 LSI 장치의 개략적인 구성을 도시하는 회로도이다. 도 5에 도시된 바와 같이, 본 실시예의 LSI 장치는 제 1의 전원 시스템 전원 배선(106)과 제 1의 전원 시스템 접지 배선(109) 사이에 연결된 VDD1-GND1간 보호 소자(501)와, 제 2의 전원 시스템 전원 배선(113)과 제 2의 전원 시스템 접지 배선(116) 사이에 연결된 VDD2-GND2간 보호 소자(502)를 포함한다.
일반적으로, 전원 보호 소자는, ESD의 인가시, 전원과 접지 사이의 전위차가 클램프 전위에 도달하던지 또는 클램프 전위를 초과하면, 전원과 접지 사이의 전위를 클램프 전위로 클램프한다. 트랜지스터를 이용한 클램프 소자와 같은 널리 공지된 소자가 보호 소자로서 사용될 수 있다.
VDD1-GDN1간 보호 소자(501)는 노드(503)에서 제 1의 전원 시스템 접지 배선(109)과 연결된다. 노드(503)는 접지 배선 사이의 보호 소자(117) 근처에 배치된다. 이로써, 노드와 보호 소자(117) 사이의 접지 배선 저항을 감소할 수 있고 그 결과 ESD 서지 전류의 접지 배선 저항의 감소에 기여할 수 있게 된다.
제 1의 전원 시스템 입/출력 회로 유닛과 제 1의 전원 시스템 접지 배선에 대한 노드(121)와 접지 배선 사이의 보호 소자 사이에 노드(503)가 배치되는 것이 바람직하다. 입/출력 회로의 노드에 대해 ESD 전류 경로의 우회로를 형성함으로써, 입/출력 회로에 대한 ESD 서지 전류의 영향을 억제할 수 있다.
유사하게, VDD2-GND2간 보호 소자(502)는 노드(504)에서 제 2의 전원 시스템 접지 배선(116)에 연결된다. 노드(504)는 접지 배선 사이의 보호 소자(117) 근처에 배치된다. 노드(504)는, 제 2의 전원 시스템 입/출력 회로 유닛과 제 2의 전원 시스템 접지 배선에 대한 노드(119)보다 접지 배선 사이의 보호 소자(117)에 더 가깝게 배치되는 것이 바람직하다. VDD1-GND1간 보호 소자(501)와, VDD2-GND2간 보호 소자(502), 및 접지 배선 사이의 보호 소자(117)는 하나의 셀 내에 형성된다. 상이한 전원 시스템에 의해 동작되는 회로의 경계에 미리 설계된 하나의 셀을 배치함으로써 ESD 설계를 용이하게 수행할 수 있다.
제 4의 실시예
다음에, 본 발명에 따른 제 4의 실시예가 도 6을 참조로 설명될 것이다. 도 6은 본 실시예의 LSI 장치의 개략적인 구성을 도시하는 회로도이다. 본 실시예의 LSI 장치에 있어서, ESD 보호 소자는 상호 상이한 전원 시스템의 전원과 접지 사이에 제공된다. 도 6에 도시된 바와 같이, 본 발명의 제 4의 실시예에 따른 LSI 장치는 제 1의 전원 시스템 전원 배선(106)과 제 2의 전원 시스템 접지 배선(116) 사이에 연결되는 VDD1-GND2간 보호 소자(601)와, 제 2의 전원 시스템 전원 배선(113)과 제 1의 전원 시스템 접지 배선(109) 사이에 연결되는 VDD2-GND1간 보호 소자(602)를 포함한다.
VDD1-GND2간 보호 소자(601)와 접지 배선(116)에 대한 노드(603)는, 보호 소자(117)측에서 봤을 때, 제 2의 전원 시스템 입/출력 회로 유닛과 제 2의 전원 시스템 접지 배선에 대한 노드보다 더 먼 위치에 연결된다. 노드(603)는 노드(119)와 제 2의 전원 시스템 접지 패드(114) 사이에 배치된다. VDD2-GND1간 보호 소자와 접지 배선에 대한 노드(604)는 제 1의 전원 시스템 입/출력 회로 유닛과 제 1의 전원 시스템 접재 배선에 대한 노드(121)와 제 1의 전원 시스템 접지 패드(107) 사이에 연결된다.
제 1의 전원 시스템 전원 배선을 보호 소자를 통해 제 2의 전원 시스템 접지 배선에 연결함으로써 제 1의 전원 시스템 전원 패드(VDD1)로부터 제 2의 전원 시스템 접지 패드(GND2)로 형성되는 ESD 서지 전류 경로에 대해 고려한다. VDD1-GND2간 보호 소자(601)와 접지 배선(116)에 대한 노드(603)는 제 1의 전원 시스템 입/출력 회로 유닛과 제 1의 전원 시스템 접지 배선에 대한 노드 보다 접지 패드(114)에 더 가깝게 배치된다. 따라서, 제 2의 전원 시스템 입/출력 회로 유닛과 접지 배선에 대한 노드를 우회하는 ESD 서지 전류 경로가 형성되고, 따라서 ESD 서지 전류에 의한 제 2의 전원 시스템 입/출력 회로에 대한 영향은 억제될 수 있다. 유사하게, VDD2-GND1간 보호 소자(602)를 통한 제 2의 전원 시스템 전원 배선(113)과 제 1의 전원 시스템 접지 배선(109) 사이의 접속에 관해서도, 제 2의 전원 시스템 전원 패드로부터 시작하는 ESD 서지 전류 경로에 관한 제 1의 전원 시스템 입/출력 회로 유닛에 대한 영향을 억제할 수 있다.
VDD1-GND2간 보호 소자(601), VDD2-GND1간 보호 소자(602), 및 접지 배선 사이의 보호 소자(117) 각각은 하나의 셀 내에 형성될 수 있다. 상이한 전원 시스템에 의해 동작되는 회로의 경계에 미리 설계된 하나의 셀을 배치함으로써 ESD 설계를 용이하게 수행할 수 있다.
제 5의 실시예
다음에, 본 발명에 따른 제 5의 실시예가 도 7을 참조로 설명될 것이다. 도 7은 본 실시예의 LSI 장치의 개략적인 구성을 도시하는 회로도이다. 본 실시예의 LSI 장치에 있어서, ESD 보호 소자는 동일한 전원 시스템의 전원과 접지 사이에 마련된다. 도 7에 도시된 바와 같이, 본 발명의 제 5의 실시예에 따른 LSI 장치는 제 1의 전원 시스템 전원 배선(106)과 제 1의 전원 시스템 접지 배선(109) 사이에 연결된 VDD1-GND1간 보호 소자(701)와, 제 2의 전원 시스템 전원 배선(113)과 제 2의 전원 시스템 접지 배선(116) 사이에 연결된 VDD2-GND2간 보호 소자(702)를 포함한다. 보호 소자로서 사용되는 소자는 제 4의 실시예에서 사용된 것과 유사하다.
VDD1-GND1간 보호 소자(701)와 제 1의 전원 시스템 전원 배선(106)에 대한 노드(703)는 제 1의 전원 시스템 입/출력 회로(104)와 제 1의 전원 시스템 전원 배선(106)에 대한 노드(704)와 제 1의 전원 시스템 전원 패드(105) 사이에 연결된다. VDD1-GND1간 보호 소자(701)를 제 1의 전원 시스템 입/출력 회로 유닛에 대한 노드(704)보다 제 1의 전원 시스템 전원 패드에 더 가까운 위치에서 연결함으로써, 제 1의 전원 시스템 입/출력 회로 유닛에 대한 노드를 우회하는 ESD 서지 전류 경로를 형성할 수 있다. 제 1의 전원 시스템 전원 패드로부터 시작하는 ESD 서지 전류 경로는 VDD1-GND1간 보호 소자(701)를 통과하여 제 1의 전원 시스템 접지 배선(109)으로 흐른다.
따라서, 도 5를 참조로 설명된 회로와는 달리, VDD1-GND1간 보호 소자(701)를 통해 제 1의 전원 패드(VDD1)로부터 제 1의 전원 시스템 접지 배선으로 흐르는 ESD 서지 전류 경로는 제 1의 전원 시스템 입/출력 회로에 대한 노드를 우회한다. 이로써, ESD 서지 전류에 의한 제 1의 전원 시스템 입/출력 회로 유닛에 대한 영향을 억제할 수 있다.
제 2의 전원 시스템 전원 배선과 제 2의 전원 시스템 접지 배선 사이의 접속에 있어서, VDD2-GND2간 보호 소자(702)와 제 2의 전원 시스템 전원 배선(113)에 대한 노드(705)는 제 2의 전원 시스템 입/출력 회로(111)와 제 2의 전원 시스템 전원 배선(113)에 대한 노드(706)와 제 2의 전원 시스템 전원 패드(112) 사이에 연결된다. 이로써, 제 2의 전원 시스템 입/출력 회로 유닛에 대한 노드를 우회하는 ESD 서지 전류 경로가 형성된다. 따라서, ESD 서지 전류에 의한 제 2의 전원 시스템 입/출력 회로 유닛에 대한 영향을 억제할 수 있다.
도 6에 도시된 VDD1-GND2간 보호 소자(601)에 있어서는, 제 1의 전원 시스템 전원 배선에 대한 노드가 제 1의 전원 시스템 입/출력 회로 유닛보다 전원 패드에 더 가깝게 위치되는 것이 또한 바람직하다. 또한 VDD2-GND1간 보호 소자(602)에 있어서는, 제 2의 전원 시스템 전원 배선에 대한 노드가 제 2의 전원 시스템 입/출력 회로에 대한 노드와 전원 패드 사이에 위치되는 것이 바람직하다. 이로써, 입/출력 회로에 대한 노드를 우회하는 ESD 서지 전류 경로를 형성할 수 있다.
이제, 본 발명과 관련된 기술이 도 8을 참조로 설명될 것이다. 즉, 이하, 본 발명에 따른 LSI 장치를 설계하는 방법을 사용하는 설계 장치에 관해 설명할 것이다.
높은 ESD 내성을 얻을 수 있는 LSI 칩의 회로 구성이 제 1 내지 제 5의 실시예에서 설명되었다. 이들 회로 구성을 얻기 위해서는, LSI 칩을 설계하는 단계에서 ESD 내성을 고려한 설계를 수행하여야 한다.
그 이유 중 하나는, 레이아웃 설계를 위해 ESD 서지 전류가 흐르는 경로상의 저항을 작게 하도록 회로 구성이 미리 형성된다. 이로써, LSI의 내부 회로 구성에 관계 없이 높은 ESD 내성을 갖는 LSI의 자동 레이아웃 설계를 수행할 수 있다.
또한, ESD 서지 전류 경로가 입/출력 회로 유닛에 대한 노드를 우회하도록 자동 레이아웃 설계에 의해 높은 ESD 내성을 갖는 LSI 칩을 설계할 수 있다. 본 발명에 따른 LSI 장치를 설계하기 위해, ESD 내성이 낮아지는 위치를 찾아야 한다.
다수의 전원 시스템을 포함하는 회로에 있어서, 상이한 전원 시스템 사이에서 신호를 교환하는 입/출력 회로 유닛을 찾아낼 필요가 있다. 특히, 상이한 전원 시스템으로부터 신호가 입력되는 트랜지스터를 찾아내는 것이 중요하다.
도 8은 LSI 장치를 설계하기 위한 장치의 논리를 도시하는 구성도이다. 도 8을 참조하면, LSI 장치 설계 장치(800)는 셀의 형태 또는 핀 배치와 같은 많은 셀에 관한 넓은 범위의 정보를 저장하기 위한 셀 라이브러리를 포함한다.
또한, LSI 장치 설계 장치(800)는 배치 설계 유닛(803)을 포함하는데, 상기 배치 설계 유닛(803)은 셀 배치에 있어서 미리 설정된 배치 룰 정보(802)와 입력된회로 데이터(804)의 사용에 의해 셀을 레이아웃하는 회로 데이터(805)를 생성하는 배치 설계 유닛(803)을 포함한다. 배치 설계 유닛(803)은 회로 데이터(805)를 생성하는데, 회로 데이터(805)는 미리 준비된 셀 라이브러리와 배치 룰에 기초하여 셀 배치의 관점에서 미리 설정된다. 배치 설계 유닛(803)은 소자/회로 특정 유닛과 배치 설계 처리 유닛(807)을 포함한다.
소자/회로 특정 유닛(806)은 상이한 전원 시스템 사이에서 신호를 교환하는 입/출력 회로 유닛 또는 회로 데이터(804) 및 셀 데이터에 기초하여 입/출력 회로 유닛의 특정 회로를 검출하는 기능을 포함한다. 전체 회로의 배치 설계에 있어서, 배치 설계 처리 유닛(807)은 소정의 배치 룰(802)에 따라 특정 입/출력 회로 유닛을 배치할 수 있다.
다음에, LSI 장치 설계 장치(800)에 의한 레이아웃 설계에서 소자/회로 특정 유닛(806)의 처리를 도 10을 참조하여 설명한다. 상이한 전원 시스템으로부터 신호가 입력되는 트랜지스터를 찾기 위한 처리 중 하나는 다음의 처리 흐름을 포함할 것이다.
먼저, 레이아웃 설계를 위한 트랜지스터 회로 데이터(804)가 얻어진다(단계 S11). 회로 데이터에 있어서, 전원 단자에 연결된 적어도 하나의 단자를 포함하는 소자에 관해서, 전원에 연결되지 않은 다른 단자도 전원에 연결되도록, 또는, 상기 소자가 단락되도록 접속 정보가 변경된다(단계 S12).
예를 들면, 드레인, 게이트, 소스 및 백게이트 중 소스가 전원 단자에 연결된 MOS 트랜지스터에 있어서, 드레인, 게이트 및 백게이트도 전원에 연결된다. 여기서, 접속 정보를 변경하는 것에 의해 소자를 단락시키는 대신, 미리 단락된 셀을 준비하고 이것을 원래의 소자와 교체하는 것도 가능하다.
다음에, 전원 패드에 대응하는 위치에 특정 이름이 제공된다(단계 S13). 이 경우, 상이한 전원 패드에 상이한 이름이 제공된다. 마지막으로, 상이한 이름을 갖는 단자가 단락된 노드를 발견한다(단계 S14).
이 노드는 상이한 전원 시스템으로부터 신호가 입력되는 소자로 특정된다. 상이한 전원 시스템으로부터 신호가 입력되는 노드가 특정되면, 상이한 전원 시스템 사이에서 신호를 교환하기 위한 입/출력 회로 유닛이 특정된다(단계 S15).
소자와 입/출력 회로 유닛이 특정되면, 소정의 배치 룰(802)에 기초한 배치 설계 처리 유닛(07)에 의해 레이아웃 설계가 수행되어 제 1 내지 제 5의 실시예에서 설명된 회로 구성 중 어느 하나를 실현한다.
예를 들면, 상이한 전원 시스템의 입/출력 회로 유닛은 부근 영역과 상이한 전원 시스템 사이의 경계에 배치되도록 설계된다. 다르게는, 입력 회로 및 출력 회로 사이의 ESD 배선 지연이 작아지도록 설계된다. ESD 배선 지연은 배선 길이를 작게 하고, 또는 배선 폭을 증가하거나 저항을 내리도록 설계함에 의해 작아질 수 있다.
회로 설계는, ESD에 관한 설계 룰로서 특별히 지적된 룰에 기초하여, 전원 배선, 접지 배선, 및 보호 소자에 관해 상기 상술된 접속의 각 양태에서 유사하게 수행된다. 한편, 상이한 전원 시스템으로부터 신호가 입력되는 MOS 트랜지스터를 특정하는 것에 의해, 게이트 절연막의 파괴를 방지하기 위해 보호 소자로서 클램프소자를 포함하는 셀을 부가하거나, 또는 원래의 소자를 이러한 셀로 교체하도록 설계할 수 있다.
도 9는 상기 상술된 관련 기술의 설계 장치(900)의 하드웨어 구성의 일 예를 도시한다. 설계 장치(900)의 기능은: CPU(910), ROM(920), RAM(930), 하드디스크 드라이브(940), 및 외부 기억장치로서의 CD-ROM 드라이브(950)을 포함하는 컴퓨터와 이 컴퓨터 상에서 수행되는 프로그램의 조합에 의해 수행된다. 셀 라이브러리(810)와 배치 룰(802)은 하드디스크(940)에 미리 저장될 수 있다. 설계 장치의 기능을 수행하는 프로그램은 컴퓨터가 소자/회로 특정 유닛(806), 배치 설계 처리 유닛(807), 셀 라이브러리 기억 유닛, 및 배치 룰 기억 유닛으로서 기능하도록 할 수 있다. 프로그램 또는 필요한 데이터는 플렉시블 디스크, CD-ROM, 광디스크, 광자기 디스크, 테이프 매체 등을 포함하는 여러 기록 미디어에 기록될 수 있다.
상기 상술된 바와 같이, 본 실시예에 따르면, 높은 ESD 내성을 달성하는 LSI를 쉽게 설계할 수 있는 설계 장치를 제공할 수 있다. 특히, ESD 내성이 높은 LSI의 자동 레이아웃 설계를 수행할 수 있는 설계 장치를 제공할 수 있다. 다르게는, ESD 서지 전류가 흐르는 경로의 저항을 감소시키기 위한 장치를 미리 형성함으로써 자동 설계시 제한을 없앨 수 있다.
즉, 본 발명에 따르면, 높은 ESD 내성을 달성하는 LSI를 얻을 수 있다.
본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 취지와 범위를 벗어나지 않으면서 수정 및 변경될 수 있다.
Claims (30)
- 제 1의 전원 배선 및 제 2의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛과;제 3의 전원 배선 및 제 4의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛과;상기 제 1의 회로 유닛 내에 형성된 제 1의 인터페이스 회로 유닛; 및상기 제 2의 회로 유닛 내에 형성되며, 상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 및/또는 출력을 행하는 제 2의 인터페이스 회로 유닛을 포함하고,상기 제 2의 전원 배선은, 적어도, 소정의 전압 이상에서 도통하도록 구성된 보호 회로를 통해, 상기 제 4의 전원 배선에 한 노드에서 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1의 전원 배선 및 제 2의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛과;제 3의 전원 배선 및 제 4의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛과;상기 제 1의 회로 유닛 내에 형성된 제 1의 인터페이스 회로 유닛; 및상기 제 2의 회로 유닛 내에 형성되며, 상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 및/또는 출력을 행하는 제 2의 인터페이스 회로 유닛을 포함하고,상기 제 2의 전원 배선은 상기 제 4의 전원 배선에 한 노드에서 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛의 부근에 배치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 2항에 있어서,상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 인터페이스 회로 유닛의 부근에 배치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 1의 인터페이스 회로 유닛과 상기 제 2의 인터페이스 회로 유닛은 상기 제 1의 회로 유닛과 상기 제 2의 회로 유닛 사이의 경계에 배치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 5항에 있어서,상기 제 1의 인터페이스 회로 유닛은 제 1의 내부 회로 유닛 내의 인터페이스 회로 유닛이고 상기 제 2의 인터페이스 회로 유닛은 제 2의 내부 회로 유닛 내의 인터페이스 회로 유닛이며,상기 제 1의 내부 회로 유닛은 상기 제 2의 내부 회로 유닛보다 더 많은 수의 소자를 구비하는 것을 특징으로 하는 반도체 집적 장치.
- 제 5항에 있어서,상기 제 1의 인터페이스 회로 유닛은 제 1의 내부 회로 유닛 내의 인터페이스 회로이고 상기 제 2의 인터페이스 회로 유닛은 제 2의 내부 회로 유닛 내의 인터페이스 회로 유닛이며,상기 제 1의 내부 회로 유닛은 상기 제 2의 내부 회로 유닛보다 더 큰 칩 면적을 갖는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 2의 인터페이스 회로 유닛은 상기 제 2의 배선과 상기 제 4의 배선에 대한 노드의 부근에서 상기 제 4의 배선에 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 8항에 있어서,상기 제 1의 인터페이스 회로 유닛은 상기 제 2의 배선 및 상기 제 4의 배선에 대한 상기 노드의 부근에서 상기 제 2의 배선에 연결되는 것을 특징으로 하는반도체 집적 장치.
- 제 1항에 있어서,상기 제 2의 배선과 상기 제 4의 배선에 대한 노드의 부근에서 상기 제 4의 배선에 외부 접속 패드가 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 4의 배선에 연결되는 외부 접속 패드를 더 포함하고,상기 외부 접속 패드와 상기 제 4의 배선에 대한 노드는 상기 제 2의 인터페이스 회로 유닛과 상기 제 4의 배선에 대한 노드와 상기 제 2의 배선과 상기 제 4의 배선에 대한 노드 사이에 위치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 1의 전원 배선은 상기 제 2의 배선 및 상기 제 4의 배선에 대한 노드의 부근에서 소정 전압 이상에서 도통하도록 구성된 제 2의 보호 회로를 통해 상기 제 2의 배선에 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 1의 전원 배선은 소정 전압 이상에서 도통하도록 구성된 제 2의 보호 회로를 통해 상기 제 2의 배선에 연결되며,상기 제 1의 전원 배선과 상기 제 2의 배선에 대한 노드는 상기 제 1의 인터페이스 회로 유닛에 대한 노드와 상기 제 2의 배선과 상기 제 4의 배선에 대한 노드 사이에 위치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 2의 접지 배선에 외부 접속 패드가 연결되고,상기 제 1의 전원 배선은 소정 전압 이상에서 도통하도록 구성된 제 3의 보호 회로를 통해 상기 제 2의 접지 배선에 연결되며,상기 제 3의 보호 회로와 상기 제 4의 배선에 대한 노드는 상기 제 2의 인터페이스 회로 유닛과 상기 외부 접속 패드에 대한 노드 사이에 위치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 14항에 있어서,상기 제 2의 인터페이스 회로 유닛과 상기 제 4의 배선에 대한 노드는 상기 제 2의 배선과 상기 제 4의 배선에 대한 노드와 상기 제 4의 배선과 상기 외부 접속 패드에 대한 노드 사이에 위치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 1의 전원 배선은 소정 전압 이상에서 도통하도록 구성된 제 2의 보호 회로를 통해 상기 제 2의 배선에 연결되며,상기 제 2의 전원 배선은 소정 전압 이상에서 도통하도록 구성된 제 3의 보호 회로를 통해 상기 제 4의 배선에 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 1항에 있어서,상기 제 1의 인터페이스 회로 유닛과 상기 제 2의 인터페이스 회로 유닛 각각은 입력 신호를 수신하는 게이트를 보호하도록 구성된 클램프 소자를 포함하는 것을 특징으로 하는 반도체 집적 장치.
- 제 12항에 있어서,상기 제 2의 배선은 상기 제 1의 인터페이스 회로 유닛과 상기 제 1의 전원 배선에 대한 노드와 상기 제 1의 전원 배선의 외부 접속 패드 사이의 위치에서 상기 보호 회로를 통해 상기 제 1의 전원 배선에 연결되는 것을 특징으로 하는 반도체 집적 장치.
- 제 11항에 있어서,상기 제 1의 전원 배선과 상기 제 2의 배선 사이에 연결된 상기 제 2의 보호 회로와 상기 제 2의 배선과 상기 제 4의 배선 사이에 연결된 보호 회로는 단일 셀 내에 형성되는 것을 특징으로 하는 반도체 집적 장치.
- 제 14항에 있어서,상기 제 3의 보호 회로와 상기 제 1의 전원 배선에 대한 노드는 상기 제 1의 인터페이스 회로 유닛과 상기 제 1의 전원 배선에 대한 노드와 상기 제 1의 전원 배선의 외부 접속 패드 사이에 위치되는 것을 특징으로 하는 반도체 집적 장치.
- 제 11항에 있어서,상기 제 1의 전원 배선과 상기 제 4의 배선 사이에 연결된 상기 제 2의 보호 회로와 상기 제 2의 배선과 상기 제 4의 배선 사이에 연결된 상기 보호 회로는 단일 셀 내에 형성되는 것을 특징으로 하는 반도체 집적 장치.
- 상기 제 1의 인터페이스 회로 유닛과 상기 제 2의 인터페이스 회로 유닛 사이의 배선 지연은 소정의 값 이하로 설계되는 것을 특징으로 하는 반도체 집적 장치.
- 반도체 집적 장치를 설계하기 위한 방법에 있어서,제 1의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛 내에 형성될 제 1의 인터페이스 회로 유닛을 특정하는 단계와;상기 제 1의 인터페이스 회로 유닛과의 사이에서 신호의 입력 및/또는 출력을 행하도록 구성되며, 제 2의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛 내에 형성될 제 2의 인터페이스 회로 유닛을 특정하는 단계와;소정의 배치 룰에 따라 상기 제 1의 인터페이스 회로 유닛과 상기 제 2의 인터페이스 회로 유닛을 서로 밀접하게 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 반도체 집적 장치를 설계하기 위한 방법에 있어서,제 1의 전원 배선으로부터 전력이 공급되는 제 1의 회로 유닛 내에 형성될 제 1의 인터페이스 회로 유닛을 특정하는 단계와;제 2의 전원 배선으로부터 전력이 공급되는 제 2의 회로 유닛 내에 형성될 제 2의 인터페이스 회로 유닛을 특정하는 단계; 및소정의 배치 룰에 따라 상기 제 1의 인터페이스 회로 유닛과 상기 제 2의 인터페이스 회로 유닛 사이의 배선 지연을 감소시키도록 배선 설계를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 제 23항에 있어서,상기 제 1의 인터페이스 회로 유닛을 특정하는 단계는:상기 제 1의 전원 배선에 연결된 접속 단자를 구비하는 제 1의 소자를 단락시키도록 접속 정보를 변경하는 단계와;상기 제 2의 전원 배선에 연결된 접속 단자를 구비하는 제 2의 소자를 단락시키도록 접속 정보를 변경하는 단계와;상기 제 1의 전원 배선과 상기 제 2의 전원 배선에 각각 상이한 텍스트를 제공하는 단계; 및상이한 텍스트를 제공받은 단자가 단락되는 노드를 특정하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 제 23항에 있어서,상기 제 1의 인터페이스 회로 유닛을 특정하는 단계는:상기 제 1의 전원 배선에 연결된 접속 단자를 구비하는 제 1의 소자를 단락시키도록 접속 정보가 변경된 제 1의 셀을 취득하여 상기 제 1의 소자를 상기 제 1의 셀로 교체하는 단계와;상기 제 2의 전원 배선에 연결된 접속 단자를 구비하는 제 2의 소자를 단락시키도록 접속 정보가 변경된 제 2의 셀을 취득하여 상기 제 2의 소자를 상기 제 2의 셀로 교체하는 단계와;상기 제 1의 전원 배선과 상기 제 2의 전원 배선에 각각 상이한 이름을 제공하는 단계; 및상이한 이름이 제공된 단자가 단락되는 노드를 특정하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 반도체 집적 장치를 설계하기 위한 방법에 있어서,제 1의 전원 배선에 연결된 접속 단자를 구비하는 제 1의 소자를 단락시키도록 접속 정보를 변경하는 단계와;제 2의 전원 배선에 연결된 접속 단자를 구비하는 제 2의 소자를 단락시키도록 접속 정보를 변경하는 단계와;상기 제 1의 전원 배선과 상기 제 2의 전원 배선 내의 상이한 전원 패드 각각에 상이한 이름을 제공하는 단계와;상이한 이름이 제공된 단자가 단락되는 노드를 특정하는 단계; 및상기 특정된 노드에 관해 소정의 소자 변경을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 반도체 집적 장치를 설계하기 위한 방법에 있어서,제 1의 전원 배선에 연결된 접속 단자를 구비하는 제 1의 소자를 단락시키도록 접속 정보가 변경된 제 1의 셀을 취득하여 상기 제 1의 소자를 상기 제 1의 셀로 교체하는 단계와;제 2의 전원 배선에 연결된 접속 단자를 구비하는 제 2의 소자를 단락시키도록 접속 정보가 변경된 제 2의 셀을 취득하여 상기 제 2의 소자를 상기 제 2의 셀로 교체하는 단계와;상기 제 1의 전원 배선과 상기 제 2의 전원 배선에 각각 상이한 이름을 제공하는 단계와;상이한 이름이 제공된 단자가 단락되는 노드를 특정하는 단계; 및상기 특정된 노드에 관해 소정의 소자 변경을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 제 27항에 있어서,게이트 보호 소자를 포함하는 셀이 상기 특정된 노드에 부가되거나 또는 상기 특정된 노드와 교체되는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
- 제 28항에 있어서,게이트 보호 소자를 포함하는 셀이 상기 특정된 노드에 부가되거나 또는 상기 특정된 노드와 교체되는 것을 특징으로 하는 반도체 집적 장치 설계 방법.
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