JPH0637268A - 多電源駆動のｃｍｏｓ半導体装置 - Google Patents
多電源駆動のｃｍｏｓ半導体装置Info
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- JPH0637268A JPH0637268A JP4187030A JP18703092A JPH0637268A JP H0637268 A JPH0637268 A JP H0637268A JP 4187030 A JP4187030 A JP 4187030A JP 18703092 A JP18703092 A JP 18703092A JP H0637268 A JPH0637268 A JP H0637268A
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Abstract
(57)【要約】
【目的】 本発明は、ＬＳＩの品質を確認するための静
止状態試験に要する時間を大幅に短縮することができ、
しかも、駆動用多電源のうちの一部電源が喪失したとき
のＬＳＩ内部の情報の保持に有効な多電源駆動のＣＭＯ
Ｓ半導体装置を提供することを目的とする 【構成】 複数の電源によって駆動されるＬＳＩにおい
て、前記の複数の電源の間に、アノードを低電位電源に
接続され、カソードを高電位電源に接続されているダイ
オードを有する。
止状態試験に要する時間を大幅に短縮することができ、
しかも、駆動用多電源のうちの一部電源が喪失したとき
のＬＳＩ内部の情報の保持に有効な多電源駆動のＣＭＯ
Ｓ半導体装置を提供することを目的とする 【構成】 複数の電源によって駆動されるＬＳＩにおい
て、前記の複数の電源の間に、アノードを低電位電源に
接続され、カソードを高電位電源に接続されているダイ
オードを有する。
Description
【０００１】
【産業上の利用分野】本発明は、多電源駆動のＣＭＯＳ
半導体装置の改良に関する。特に、ＬＳＩの品質を確認
するための静止状態試験に要する時間を大幅に短縮する
ことができ、しかも、駆動用多電源のうちの一部電源が
喪失したときのＬＳＩ内部の情報の保持に有効な多電源
駆動のＣＭＯＳ半導体装置を提供することを目的とする
改良に関する。
半導体装置の改良に関する。特に、ＬＳＩの品質を確認
するための静止状態試験に要する時間を大幅に短縮する
ことができ、しかも、駆動用多電源のうちの一部電源が
喪失したときのＬＳＩ内部の情報の保持に有効な多電源
駆動のＣＭＯＳ半導体装置を提供することを目的とする
改良に関する。
【０００２】
【従来の技術】近年、ノートパソコン、電子手帳、携帯
電話、コードレス電話、ビデオカメラ等電池およびバッ
テリー等で駆動される装置が多く製品化されています。
電話、コードレス電話、ビデオカメラ等電池およびバッ
テリー等で駆動される装置が多く製品化されています。
【０００３】それらの製品は電池等で駆動されるため、
省電力化が図られています。省電力化するためには、電
源電圧を下げれば、電圧の二乗に反比例して電力は減少
します。従来のＬＳＩは標準電圧が５Ｖで、近年のＬＳ
Ｉは３Ｖ前後で動作するように設計され、省電力化の傾
向があります。
省電力化が図られています。省電力化するためには、電
源電圧を下げれば、電圧の二乗に反比例して電力は減少
します。従来のＬＳＩは標準電圧が５Ｖで、近年のＬＳ
Ｉは３Ｖ前後で動作するように設計され、省電力化の傾
向があります。
【０００４】しかし、ＬＳＩが３Ｖ前後で動作したとし
てもその他の素子等（周辺装置）では３Ｖ前後で動作さ
せるには問題がある場合があります。そのため、５Ｖ動
作回路（ＬＳＩ、その他の素子等）と３Ｖ前後で動作可
能なＬＳＩ（一般的にはＣＭＯＳ ＬＳＩを指しま
す。）とをインターフェースするための素子が必要でし
た。（図９を参照して下さい。）
てもその他の素子等（周辺装置）では３Ｖ前後で動作さ
せるには問題がある場合があります。そのため、５Ｖ動
作回路（ＬＳＩ、その他の素子等）と３Ｖ前後で動作可
能なＬＳＩ（一般的にはＣＭＯＳ ＬＳＩを指しま
す。）とをインターフェースするための素子が必要でし
た。（図９を参照して下さい。）
【０００５】上記のようなことから、インターフェース
するための素子をＬＳＩ内部に取り込むことにより、ひ
とつのＬＳＩで構成する（図２）ことが可能になり、製
品のコンパクト化ができます。
するための素子をＬＳＩ内部に取り込むことにより、ひ
とつのＬＳＩで構成する（図２）ことが可能になり、製
品のコンパクト化ができます。
【０００６】しかし、そういったＬＳＩは電源が二電源
電圧（５Ｖと３Ｖ前後）以上になってしまします。上記
のような二電源電圧で動作可能なＬＳＩはＣＭＯＳ Ｌ
ＳＩが一般的です。（図10：電源電圧とスピードの相
関）最近ＢｉＣＭＯＳ ＬＳＩでも動作可能になってき
ました。
電圧（５Ｖと３Ｖ前後）以上になってしまします。上記
のような二電源電圧で動作可能なＬＳＩはＣＭＯＳ Ｌ
ＳＩが一般的です。（図10：電源電圧とスピードの相
関）最近ＢｉＣＭＯＳ ＬＳＩでも動作可能になってき
ました。
【０００７】近年、ＬＳＩを使用する電子機器の省電力
化の推進がめざましく、省電力化の一環として、ＬＳＩ
の使用目的に対応したＬＳＩ用電源電圧の低電圧化が進
められている。すなわち、高速動作を必要とするＬＳＩ
に対しては従来の５Ｖ電源を使用し、比較的低速動作で
目的を達するＬＳＩ例えばメモリ用ＬＳＩ等に対しては
３．３Ｖ電源を使用する。その結果、市場には５Ｖ電源
を使用するＬＳＩと３．３Ｖ電源を使用するＬＳＩとが
混在し、１個の装置の中に５Ｖ電源駆動のＬＳＩと３．
３Ｖ電源駆動のＬＳＩとが併用される場合が多い。
化の推進がめざましく、省電力化の一環として、ＬＳＩ
の使用目的に対応したＬＳＩ用電源電圧の低電圧化が進
められている。すなわち、高速動作を必要とするＬＳＩ
に対しては従来の５Ｖ電源を使用し、比較的低速動作で
目的を達するＬＳＩ例えばメモリ用ＬＳＩ等に対しては
３．３Ｖ電源を使用する。その結果、市場には５Ｖ電源
を使用するＬＳＩと３．３Ｖ電源を使用するＬＳＩとが
混在し、１個の装置の中に５Ｖ電源駆動のＬＳＩと３．
３Ｖ電源駆動のＬＳＩとが併用される場合が多い。
【０００８】以下、多電源例えば５Ｖ電源と３．３Ｖ電
源とで駆動される、従来技術に係る半導体装置について
説明する。図８は従来技術に係る二電源駆動のＣＭＯＳ
半導体装置の構成概念図である。
源とで駆動される、従来技術に係る半導体装置について
説明する。図８は従来技術に係る二電源駆動のＣＭＯＳ
半導体装置の構成概念図である。
【０００９】図８参照 図において、１は第１の電源ＶＤＤ１（３．３Ｖ）で駆
動される第１のＬＳＩであり、２は第２の電源ＶＤＤ２
（５Ｖ）で駆動される第２のＬＳＩである。上記の第１
のＬＳＩ１と第２のＬＳＩ２とは情報を伝送するバス５
で接続されている。
動される第１のＬＳＩであり、２は第２の電源ＶＤＤ２
（５Ｖ）で駆動される第２のＬＳＩである。上記の第１
のＬＳＩ１と第２のＬＳＩ２とは情報を伝送するバス５
で接続されている。
【００１０】また、図９に示すように、パッケージＰに
収容された１チップＬＳＩ内に第１の電源ＶＤＤ１で駆
動される回路部分と第２の電源ＶＤＤ２で駆動される回
路部分とが混在している場合もある（図９参照）。
収容された１チップＬＳＩ内に第１の電源ＶＤＤ１で駆
動される回路部分と第２の電源ＶＤＤ２で駆動される回
路部分とが混在している場合もある（図９参照）。
【００１１】従来技術に係る多電源駆動のＣＭＯＳ半導
体装置においては、多電源は相互に独立して給電してい
る。
体装置においては、多電源は相互に独立して給電してい
る。
【００１２】
【発明が解決しようとする課題】上記のように、従来技
術に係る多電源駆動のＣＭＯＳ半導体装置においては、
多電源は相互に独立して給電しているので、ＬＳＩが良
品か不良品かを判別するための静止状態試験（例えば漏
れ電流試験）を行う場合には、それぞれの電源を使用
し、それぞれのＬＳＩについて個別に試験を行うので、
試験時間が著しく長大化し、生産効率を低下すると云う
欠点がある。
術に係る多電源駆動のＣＭＯＳ半導体装置においては、
多電源は相互に独立して給電しているので、ＬＳＩが良
品か不良品かを判別するための静止状態試験（例えば漏
れ電流試験）を行う場合には、それぞれの電源を使用
し、それぞれのＬＳＩについて個別に試験を行うので、
試験時間が著しく長大化し、生産効率を低下すると云う
欠点がある。
【００１３】また、ただ単になんにもしないで、測定す
ると試験のパフォーマンスも低下し、ＬＳＩの品質が悪
くなってしまいます。問題点を下記に示します。 （図12：貫通電流と入力電圧相関、図13：不良例の図）
ると試験のパフォーマンスも低下し、ＬＳＩの品質が悪
くなってしまいます。問題点を下記に示します。 （図12：貫通電流と入力電圧相関、図13：不良例の図）
【００１４】 ＣＭＯＳ ＬＳＩは静止状態の電源電
流を測定することによってＬＳＩの品質を大きく左右す
るデバイスのため、電源が二種類以上存在すると静止状
態の電源電流をその電源種類測定する必要があります。
その測定には時間がかかります。 測定電源以外の電源系での欠陥がある場合、不良を
チェックできない可能性があります。
流を測定することによってＬＳＩの品質を大きく左右す
るデバイスのため、電源が二種類以上存在すると静止状
態の電源電流をその電源種類測定する必要があります。
その測定には時間がかかります。 測定電源以外の電源系での欠陥がある場合、不良を
チェックできない可能性があります。
【００１５】従来の二電源ＬＳＩは片方の電源をバック
アップする目的でＬＳＩ外部にダイオードを付加し、省
電力化を図っていました。同一電源といった意味あいが
大きいものでした。
アップする目的でＬＳＩ外部にダイオードを付加し、省
電力化を図っていました。同一電源といった意味あいが
大きいものでした。
【００１６】今回の多電源ＬＳＩはＬＳＩの外に細工を
するもの（テスター上で電源間にリレー等を挿入し、電
源を接続する方法：図11）ではなく、ＬＳＩ内部にいれ
ることに以下の問題を解決します。
するもの（テスター上で電源間にリレー等を挿入し、電
源を接続する方法：図11）ではなく、ＬＳＩ内部にいれ
ることに以下の問題を解決します。
【００１７】 同一パッケージで電源位置が異なる各
種ＬＳＩにおいて、テスター上（テストボード）にリレ
ー等を使用するためには、パッケージのピン数のリレー
等が必要になる。 リレー等での接続により、ノイズに対して特性が悪
くなり、問題が発生する。
種ＬＳＩにおいて、テスター上（テストボード）にリレ
ー等を使用するためには、パッケージのピン数のリレー
等が必要になる。 リレー等での接続により、ノイズに対して特性が悪
くなり、問題が発生する。
【００１８】なお、静止状態試験は、ＣＭＯＳ ＬＳＩ
の静止状態での消費電力を測定することで不良検出をす
る試験である。ＣＭＯＳ ＬＳＩは、入力信号を所定論
理に固定した状態では理論上消費電力はないはずであ
る。よって、静止状態で電源電流が流れれば内部でリー
ク電流が生じる欠陥があることが分る。
の静止状態での消費電力を測定することで不良検出をす
る試験である。ＣＭＯＳ ＬＳＩは、入力信号を所定論
理に固定した状態では理論上消費電力はないはずであ
る。よって、静止状態で電源電流が流れれば内部でリー
ク電流が生じる欠陥があることが分る。
【００１９】本発明の目的は、上記の欠点を解消するこ
とにあり、ＬＳＩの品質を確認するための静止状態試験
に要する時間を大幅に短縮することができ、しかも、駆
動用電源のうちの一部の電源が喪失したときのＬＳＩ内
部の情報の保持に有効な多電源駆動のＣＭＯＳ半導体装
置を提供することにある。
とにあり、ＬＳＩの品質を確認するための静止状態試験
に要する時間を大幅に短縮することができ、しかも、駆
動用電源のうちの一部の電源が喪失したときのＬＳＩ内
部の情報の保持に有効な多電源駆動のＣＭＯＳ半導体装
置を提供することにある。
【００２０】
【課題を解決するための手段】上記の目的は、下記のい
ずれの手段によって達成される。第１の手段は、複数の
電源によって駆動されるＣＭＯＳ半導体装置において、
前記の複数の電源の間に、アノードを低電位電源に接続
され、カソードを高電位電源に接続されているダイオー
ド（３）を有する多電源駆動のＣＭＯＳ半導体装置であ
る。
ずれの手段によって達成される。第１の手段は、複数の
電源によって駆動されるＣＭＯＳ半導体装置において、
前記の複数の電源の間に、アノードを低電位電源に接続
され、カソードを高電位電源に接続されているダイオー
ド（３）を有する多電源駆動のＣＭＯＳ半導体装置であ
る。
【００２１】第２の手段は、複数の電源によって駆動さ
れるＣＭＯＳ半導体装置において、前記の複数の電源の
間に、電界効果トランジスタ（４）のソース・ドレイン
が接続されており、この電界効果トランジスタ（４）の
ゲートには第３の電源が接続されている多電源駆動のＣ
ＭＯＳ半導体装置である。
れるＣＭＯＳ半導体装置において、前記の複数の電源の
間に、電界効果トランジスタ（４）のソース・ドレイン
が接続されており、この電界効果トランジスタ（４）の
ゲートには第３の電源が接続されている多電源駆動のＣ
ＭＯＳ半導体装置である。
【００２２】第３の手段は、マルチチップを構成するそ
れぞれのＬＳＩの電源の間に、アノードを低電位電源に
接続され、カソードを高電位電源に接続されているダイ
オード（３）を有する多電源駆動のＣＭＯＳ半導体装置
である。
れぞれのＬＳＩの電源の間に、アノードを低電位電源に
接続され、カソードを高電位電源に接続されているダイ
オード（３）を有する多電源駆動のＣＭＯＳ半導体装置
である。
【００２３】第４の手段は、マルチチップを構成するそ
れぞれのＬＳＩの電源の間に、電界効果トランジスタ
（４）のソース・ドレインが接続されており、この電界
効果トランジスタ（４）のゲートには第３の電源が接続
されている多電源駆動のＣＭＯＳ半導体装置である。
れぞれのＬＳＩの電源の間に、電界効果トランジスタ
（４）のソース・ドレインが接続されており、この電界
効果トランジスタ（４）のゲートには第３の電源が接続
されている多電源駆動のＣＭＯＳ半導体装置である。
【００２４】
【作用】本発明に係る多電源駆動のＣＭＯＳ半導体装置
においては、複数の電源相互間にダイオードまたは電界
効果トランジスタが接続されており、上記のダイオード
の場合はアノードが低電位電源に接続され、カソードが
高電位電源に接続され、上記の電界効果トランジスタの
場合には、両電源間にソース・ドレインが接続され、ゲ
ートが第３の電源に接続される。そして、常時は、ダイ
オードの素子機能またはゲートへ電圧（HighまたはLow
）を印加して電界効果トランジスタをオフすることに
より、ダイオードまたは電界効果トランジスタが接続さ
れる両電源は相互に遮断され、独立した電源を構成す
る。
においては、複数の電源相互間にダイオードまたは電界
効果トランジスタが接続されており、上記のダイオード
の場合はアノードが低電位電源に接続され、カソードが
高電位電源に接続され、上記の電界効果トランジスタの
場合には、両電源間にソース・ドレインが接続され、ゲ
ートが第３の電源に接続される。そして、常時は、ダイ
オードの素子機能またはゲートへ電圧（HighまたはLow
）を印加して電界効果トランジスタをオフすることに
より、ダイオードまたは電界効果トランジスタが接続さ
れる両電源は相互に遮断され、独立した電源を構成す
る。
【００２５】多電源に接続されるＣＭＯＳ ＬＳＩの静
止状態試験（例えば漏れ電流試験）を行う場合には、こ
の試験に必要な電源電圧は低電圧で十分であるので、上
記のダイオード接続の場合は高電位電源を遮断すること
により、上記の電界効果トランジスタ接続の場合は高電
位電源を遮断するとゝもにゲートに反対極性の電圧（Lo
w またはHigh）を印加することによって上記のトランジ
スタをオンし、高電位電源側のＬＳＩに低電位電源から
給電することが可能になり、装置内のすべてのＬＳＩに
対して同時に静止状態試験を実行することができ、従来
技術の場合に比し、試験時間を大幅に短縮することがで
きる。
止状態試験（例えば漏れ電流試験）を行う場合には、こ
の試験に必要な電源電圧は低電圧で十分であるので、上
記のダイオード接続の場合は高電位電源を遮断すること
により、上記の電界効果トランジスタ接続の場合は高電
位電源を遮断するとゝもにゲートに反対極性の電圧（Lo
w またはHigh）を印加することによって上記のトランジ
スタをオンし、高電位電源側のＬＳＩに低電位電源から
給電することが可能になり、装置内のすべてのＬＳＩに
対して同時に静止状態試験を実行することができ、従来
技術の場合に比し、試験時間を大幅に短縮することがで
きる。
【００２６】多電源のうち高電位電源が喪失した場合に
は、ダイオードを介して、または、ゲートに上記のよう
に反対極性の電圧（Low またはHigh）を印加することに
より電界効果トランジスタを介して、低電位電源から高
電位電源側のＬＳＩに給電され、これらＬＳＩの内部の
情報の保持が可能になる。
は、ダイオードを介して、または、ゲートに上記のよう
に反対極性の電圧（Low またはHigh）を印加することに
より電界効果トランジスタを介して、低電位電源から高
電位電源側のＬＳＩに給電され、これらＬＳＩの内部の
情報の保持が可能になる。
【００２７】
【実施例】以下、図面を参照しつゝ、本発明の６実施例
に係る多電源駆動のＣＭＯＳ半導体装置について説明す
る。
に係る多電源駆動のＣＭＯＳ半導体装置について説明す
る。
【００２８】図１は、第１実施例（請求項１に対応）に
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。本実施例は二電源の場合である。
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。本実施例は二電源の場合である。
【００２９】図１参照 図において、１は、低電位電源である第１の電源ＶＤＤ
１（３．３Ｖ）で駆動される第１のＣＭＯＳ回路であ
り、２は、高電位電源である第２の電源ＶＤＤ２（５
Ｖ）で駆動される第２のＣＭＯＳ回路である。上記の第
１のＣＭＯＳ回路１と第２のＣＭＯＳ回路２とは情報を
伝送するバス５で接続されている。３は本発明の要旨に
係るダイオードであり、アノードは低電位電源ＶＤＤ１
に接続され、カソードは高電位電源ＶＤＤ２に接続され
ている。
１（３．３Ｖ）で駆動される第１のＣＭＯＳ回路であ
り、２は、高電位電源である第２の電源ＶＤＤ２（５
Ｖ）で駆動される第２のＣＭＯＳ回路である。上記の第
１のＣＭＯＳ回路１と第２のＣＭＯＳ回路２とは情報を
伝送するバス５で接続されている。３は本発明の要旨に
係るダイオードであり、アノードは低電位電源ＶＤＤ１
に接続され、カソードは高電位電源ＶＤＤ２に接続され
ている。
【００３０】つぎに、本実施例の動作について説明す
る。常時はダイオード３の阻止機能によって高電位電源
ＶＤＤ２の電圧が阻止され、高電位電源ＶＤＤ２と低電
位電源ＶＤＤ１とは独立である。第１のＣＭＯＳ回路１
及び第２のＣＭＯＳ回路２の静止状態試験を行う場合
は、静止状態試験では、入力信号レベルを固定すること
でＣＭＯＳ回路内の各ノードの電位が変化しなくなり、
理論上消費電力がなくなることを利用し、消費電流から
リーク電流の有無を見出すものである。よって、電源電
圧は、ＣＭＯＳ回路の各ノードの電位が例えばＣＭＯＳ
インバータ等回路が動作する電圧さえあればよい。よっ
て、この試験に必要な電源電圧は低電圧（例えば２Ｖ程
度）で十分であるので高電位電源ＶＤＤ２を遮断し、第
２のＣＭＯＳ回路２にはダイオード３を介して低電位電
源ＶＤＤ１から給電することにより、第１のＣＭＯＳ回
路１と第２のＣＭＯＳ回路２とを同時に試験することが
できる。
る。常時はダイオード３の阻止機能によって高電位電源
ＶＤＤ２の電圧が阻止され、高電位電源ＶＤＤ２と低電
位電源ＶＤＤ１とは独立である。第１のＣＭＯＳ回路１
及び第２のＣＭＯＳ回路２の静止状態試験を行う場合
は、静止状態試験では、入力信号レベルを固定すること
でＣＭＯＳ回路内の各ノードの電位が変化しなくなり、
理論上消費電力がなくなることを利用し、消費電流から
リーク電流の有無を見出すものである。よって、電源電
圧は、ＣＭＯＳ回路の各ノードの電位が例えばＣＭＯＳ
インバータ等回路が動作する電圧さえあればよい。よっ
て、この試験に必要な電源電圧は低電圧（例えば２Ｖ程
度）で十分であるので高電位電源ＶＤＤ２を遮断し、第
２のＣＭＯＳ回路２にはダイオード３を介して低電位電
源ＶＤＤ１から給電することにより、第１のＣＭＯＳ回
路１と第２のＣＭＯＳ回路２とを同時に試験することが
できる。
【００３１】図２は、第２実施例（請求項１に対応）に
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
り、図３は図２の部分詳細図である。図３において、
（ａ）はバッファ回路例であり、（ｂ）はレベルコンバ
ータの回路例である。
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
り、図３は図２の部分詳細図である。図３において、
（ａ）はバッファ回路例であり、（ｂ）はレベルコンバ
ータの回路例である。
【００３２】図２・図３参照 図２は図１のＣＭＯＳ回路の具体的ブロック図である。
10はＶＤＤ１で駆動される入力バッファであり、バッフ
ァの入力には５Ｖまたは３Ｖの入力信号が入力される。
11はＶＤＤ２で駆動される入力バッファであり、５Ｖの
入力信号が入力される。12は内部ＣＭＯＳ論理回路でＶ
ＤＤ１で駆動される。13はレベルコンバータであり、入
力する３Ｖ振幅の信号を５Ｖ振幅の信号にレベル変換す
る。14は出力バッファであり３Ｖで駆動される。15は出
力バッファであり５Ｖで駆動される。
10はＶＤＤ１で駆動される入力バッファであり、バッフ
ァの入力には５Ｖまたは３Ｖの入力信号が入力される。
11はＶＤＤ２で駆動される入力バッファであり、５Ｖの
入力信号が入力される。12は内部ＣＭＯＳ論理回路でＶ
ＤＤ１で駆動される。13はレベルコンバータであり、入
力する３Ｖ振幅の信号を５Ｖ振幅の信号にレベル変換す
る。14は出力バッファであり３Ｖで駆動される。15は出
力バッファであり５Ｖで駆動される。
【００３３】図４は、第３実施例（請求項２に対応）に
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。本実施例は二電源の場合である。
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。本実施例は二電源の場合である。
【００３４】図４参照 図４は、Ｓｉ基板上に二つのＬＳＩチップが搭載された
マルチチップ構成を示している。ダイオードはＳｉ基板
上に形成する。
マルチチップ構成を示している。ダイオードはＳｉ基板
上に形成する。
【００３５】図においては、４は、二つの電源ＶＤＤ１
・ＶＤＤ２の相互間にソース・ドレインが接続され、ゲ
ートには第３の電源ＶＧによって電圧が印加されるＮチ
ャネル電界効果トランジスタである。ゲートは、Ｎチャ
ネルＭＯＳＴｒのときはチップ内の高い電圧であるＶＤ
Ｄ２（５Ｖ）にＰチャネルＭＯＳＴｒのときはグランド
に接続される。その他の符号の説明は図１の場合と同一
である。
・ＶＤＤ２の相互間にソース・ドレインが接続され、ゲ
ートには第３の電源ＶＧによって電圧が印加されるＮチ
ャネル電界効果トランジスタである。ゲートは、Ｎチャ
ネルＭＯＳＴｒのときはチップ内の高い電圧であるＶＤ
Ｄ２（５Ｖ）にＰチャネルＭＯＳＴｒのときはグランド
に接続される。その他の符号の説明は図１の場合と同一
である。
【００３６】つぎに本実施例の動作について説明する。
常時は、電界効果トランジスタ４のゲートに電圧（High
またはLow ）を印加して電界効果トランジスタ４をオフ
しておき、したがって高電位電源ＶＤＤ２と低電位電源
ＶＤＤ１とは相互に独立である。つぎに、ＬＳＩの静止
状態試験を行う場合には、高電位電源ＶＤＤ２を遮断す
るとゝもにゲートに常時とは反対極性の電圧（Low また
はHigh）を印加し、電界効果トランジスタ４をオンする
ことによって高電位電源側のＬＳＩ２に低電位電源ＶＤ
Ｄ１から給電して静止状態試験を行う。また、高電位電
源ＶＤＤ２喪失の場合には、上記の試験の場合と同様に
電界効果トランジスタのゲートに電圧を印加してトラン
ジスタをオンし、低電位電源ＶＤＤ１からＬＳＩ２に給
電し、ＬＳＩ２の内部の情報を保持する。
常時は、電界効果トランジスタ４のゲートに電圧（High
またはLow ）を印加して電界効果トランジスタ４をオフ
しておき、したがって高電位電源ＶＤＤ２と低電位電源
ＶＤＤ１とは相互に独立である。つぎに、ＬＳＩの静止
状態試験を行う場合には、高電位電源ＶＤＤ２を遮断す
るとゝもにゲートに常時とは反対極性の電圧（Low また
はHigh）を印加し、電界効果トランジスタ４をオンする
ことによって高電位電源側のＬＳＩ２に低電位電源ＶＤ
Ｄ１から給電して静止状態試験を行う。また、高電位電
源ＶＤＤ２喪失の場合には、上記の試験の場合と同様に
電界効果トランジスタのゲートに電圧を印加してトラン
ジスタをオンし、低電位電源ＶＤＤ１からＬＳＩ２に給
電し、ＬＳＩ２の内部の情報を保持する。
【００３７】図５は、第４実施例（請求項２に対応）に
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。
【００３８】図５参照 本実施例が第１実施例と相違する点は、本実施例はパッ
ケージＰに収容された１チップＬＳＩ内に、第１の電源
ＶＤＤ１で駆動される回路部分と第２の電源ＶＤＤ２で
駆動される回路部分とが混在している点である。本実施
例の動作及び効果の説明は第３実施例の場合と同様であ
る。
ケージＰに収容された１チップＬＳＩ内に、第１の電源
ＶＤＤ１で駆動される回路部分と第２の電源ＶＤＤ２で
駆動される回路部分とが混在している点である。本実施
例の動作及び効果の説明は第３実施例の場合と同様であ
る。
【００３９】図６は、第５実施例（請求項３に対応）に
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。
【００４０】図６参照 本実施例は、複数のＬＳＩ（ＬＳＩ1 ・ＬＳＩ2 ・ＬＳ
Ｉ3 ・・・ＬＳＩn ）が１個のパッケージＰ内に収容さ
れ、上記のＬＳＩのそれぞれが個別に電源（ＶＤＤ１・
ＶＤＤ２・ＶＤＤ３・・・ＶＤＤｎ）に接続され、これ
らの電源の相互間に、アノードがより低電位側の電源に
接続され、カソードがより高電位側の電源に接続されて
いるダイオード３が存在しているものである。
Ｉ3 ・・・ＬＳＩn ）が１個のパッケージＰ内に収容さ
れ、上記のＬＳＩのそれぞれが個別に電源（ＶＤＤ１・
ＶＤＤ２・ＶＤＤ３・・・ＶＤＤｎ）に接続され、これ
らの電源の相互間に、アノードがより低電位側の電源に
接続され、カソードがより高電位側の電源に接続されて
いるダイオード３が存在しているものである。
【００４１】本実施例の動作について説明する。ＬＳＩ
の静止状態試験をを行う場合には、最低電位の電源以外
の電源はすべて遮断し、最低電位の電源のみをもってす
べてのＬＳＩに給電し、すべてのＬＳＩに対して同時に
静止状態試験を実行することができる。上記以外の動作
の説明は第１実施例の場合と同一なので省略する。
の静止状態試験をを行う場合には、最低電位の電源以外
の電源はすべて遮断し、最低電位の電源のみをもってす
べてのＬＳＩに給電し、すべてのＬＳＩに対して同時に
静止状態試験を実行することができる。上記以外の動作
の説明は第１実施例の場合と同一なので省略する。
【００４２】図７は、第６実施例（請求項４に対応）に
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。 図７参照 本実施例は第３実施例におけるダイオード３を電界効果
トランジスタ４で置換したものである。
係る多電源駆動のＣＭＯＳ半導体装置の構成概念図であ
る。 図７参照 本実施例は第３実施例におけるダイオード３を電界効果
トランジスタ４で置換したものである。
【００４３】本実施例の動作について説明する。ＬＳＩ
の静止状態試験を行う場合は、最低電位の電源以外の電
源はすべて遮断し、すべての電界効果トランジスタ４を
オンして、最低電位の電源のみをもってすべてのＬＳＩ
に給電し、すべてのＬＳＩに対して同時に静止状態試験
を実行することができる。上記以外の動作の説明は第３
実施例の場合と同一なので省略する。
の静止状態試験を行う場合は、最低電位の電源以外の電
源はすべて遮断し、すべての電界効果トランジスタ４を
オンして、最低電位の電源のみをもってすべてのＬＳＩ
に給電し、すべてのＬＳＩに対して同時に静止状態試験
を実行することができる。上記以外の動作の説明は第３
実施例の場合と同一なので省略する。
【００４４】
【発明の効果】以上説明したとおり、本発明に係る多電
源駆動のＣＭＯＳ半導体装置においては、駆動用電源相
互間にダイオードまたは電界効果トランジスタが接続さ
れているので、ＬＳＩの静止状態試験を行う場合に、多
電源のうちのより高電位の電源を遮断し、電界効果トラ
ンジスタの場合はさらにベースに電圧を印加してトラン
ジスタをオンさせることによって、低電位電源をもって
すべてのＬＳＩに給電することができ、静止状態試験を
すべてのＬＳＩに対して同時に実行することができるか
ら、試験時間を著しく短縮できる。また、高電位電源が
停電等の電源喪失を起こした場合、ダイオードを介して
自動的に、または、電界効果トランジスタをオンするこ
とによって、低電位電源が高電位電源側のＬＳＩに給電
するので、高電位電源側のＬＳＩの内部情報を保持する
ことができる。さらに、ダイオードまたは電界効果トラ
ンジスタの浮遊容量を介してノイズを電源間で逃すの
で、半導体装置の耐ノイズ特性を向上することができ
る。
源駆動のＣＭＯＳ半導体装置においては、駆動用電源相
互間にダイオードまたは電界効果トランジスタが接続さ
れているので、ＬＳＩの静止状態試験を行う場合に、多
電源のうちのより高電位の電源を遮断し、電界効果トラ
ンジスタの場合はさらにベースに電圧を印加してトラン
ジスタをオンさせることによって、低電位電源をもって
すべてのＬＳＩに給電することができ、静止状態試験を
すべてのＬＳＩに対して同時に実行することができるか
ら、試験時間を著しく短縮できる。また、高電位電源が
停電等の電源喪失を起こした場合、ダイオードを介して
自動的に、または、電界効果トランジスタをオンするこ
とによって、低電位電源が高電位電源側のＬＳＩに給電
するので、高電位電源側のＬＳＩの内部情報を保持する
ことができる。さらに、ダイオードまたは電界効果トラ
ンジスタの浮遊容量を介してノイズを電源間で逃すの
で、半導体装置の耐ノイズ特性を向上することができ
る。
【００４５】したがって、本発明は、ＬＳＩの品質を確
認するための静止状態試験に要する時間を大幅に短縮す
ることができ、しかも、駆動電源のうちの一部の電源が
喪失したときのＬＳＩ内部の情報の保持に有効な多電源
駆動のＣＭＯＳ半導体装置を提供することができる。
認するための静止状態試験に要する時間を大幅に短縮す
ることができ、しかも、駆動電源のうちの一部の電源が
喪失したときのＬＳＩ内部の情報の保持に有効な多電源
駆動のＣＭＯＳ半導体装置を提供することができる。
【図１】本発明の第１実施例に係る多電源駆動のＣＭＯ
Ｓ半導体装置の構成概念図である。
Ｓ半導体装置の構成概念図である。
【図２】本発明の第２実施例に係る多電源駆動のＣＭＯ
Ｓ半導体装置の構成概念図である。
Ｓ半導体装置の構成概念図である。
【図３】図２の部分詳細図である。
【図４】本発明の第３実施例に係る多電源駆動のＣＭＯ
Ｓ半導体装置の構成概念図である。
Ｓ半導体装置の構成概念図である。
【図５】本発明の第４実施例に係る多電源駆動のＣＭＯ
Ｓ半導体装置の構成概念図である。
Ｓ半導体装置の構成概念図である。
【図６】本発明の第５実施例に係る多電源駆動のＣＭＯ
Ｓ半導体装置の構成概念図である。
Ｓ半導体装置の構成概念図である。
【図７】本発明の第６実施例に係る多電源駆動のＣＭＯ
Ｓ半導体装置の構成概念図である。
Ｓ半導体装置の構成概念図である。
【図８】従来技術に係る二電源駆動のＣＭＯＳ半導体装
置の構成概念図である。
置の構成概念図である。
【図９】従来技術に係る二電源駆動のＣＭＯＳ半導体装
置の構成概念図である。
置の構成概念図である。
【図１０】電源電圧とＣＭＯＳのスピードの関係図であ
る。
る。
【図１１】テスター上でリレー等により電源間を接続す
る場合の説明図である。
る場合の説明図である。
【図１２】貫通電流（ＩD ）と入力電圧（ＶIN）の関係
図である。
図である。
【図１３】不良例の説明図である。
１ 第１のＬＳＩ ２ 第２のＬＳＩ ３ ダイオード ４ 電界効果トランジスタ ５ バス 10・11・14・15 バッファ 12 内部論理回路 13 レベルコンバータ ＶＤＤ1 第１の電源（低電位電源） ＶＤＤ2 第２の電源（高電位電源） Ｐ パッケージ
Claims (4)
- 【請求項１】 複数の電源によって駆動されるＣＭＯＳ
半導体装置において、前記複数の電源の間に、アノード
を低電位電源に接続され、カソードを高電位電源に接続
されてなるダイオード（３）を有することを特徴とする
多電源駆動のＣＭＯＳ半導体装置。 - 【請求項２】 複数の電源によって駆動されるＣＭＯＳ
半導体装置において、前記複数の電源の間に、電界効果
トランジスタ（４）のソース・ドレインが接続されてな
り、該電界効果トランジスタ（４）のゲートには第３の
電源が接続されてなることを特徴とする多電源駆動のＣ
ＭＯＳ半導体装置。 - 【請求項３】 マルチチップを構成するそれぞれのＬＳ
Ｉの電源の間に、アノードを低電位電源に接続され、カ
ソードを高電位電源に接続されてなるダイオード（３）
を有することを特徴とする多電源駆動のＣＭＯＳ半導体
装置。 - 【請求項４】 マルチチップを構成するそれぞれのＬＳ
Ｉの電源の間に、電界効果トランジスタ（４）のソース
・ドレインが接続されてなり、該電界効果トランジスタ
（４）のゲートには第３の電源が接続されてなることを
特徴とする多電源駆動のＣＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187030A JPH0637268A (ja) | 1992-07-14 | 1992-07-14 | 多電源駆動のｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187030A JPH0637268A (ja) | 1992-07-14 | 1992-07-14 | 多電源駆動のｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637268A true JPH0637268A (ja) | 1994-02-10 |
Family
ID=16198965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187030A Withdrawn JPH0637268A (ja) | 1992-07-14 | 1992-07-14 | 多電源駆動のｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082544A (ja) * | 2003-02-27 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
-
1992
- 1992-07-14 JP JP4187030A patent/JPH0637268A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082544A (ja) * | 2003-02-27 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |