JPH10150364A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10150364A JPH10150364A JP30520796A JP30520796A JPH10150364A JP H10150364 A JPH10150364 A JP H10150364A JP 30520796 A JP30520796 A JP 30520796A JP 30520796 A JP30520796 A JP 30520796A JP H10150364 A JPH10150364 A JP H10150364A
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- supply voltage
- signal processing
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Abstract
(57)【要約】
【課題】 回路構成を簡単化して集積回路面積を最適化
し、ＡＮＡＬＯＧ電源にＤＩＧＩＴＡＬノズルがのらな
い半導体集積回路を提供する。 【解決手段】 ＡＮＡＬＯＧ回路（３）はＡＮＡＬＯＧ
信号（Ａ１）を入力して電源電圧（ＶＤＤ１）の基でＡ
ＮＡＬＯＧ処理し、ＡＮＡＬＯＧ信号（Ａ２）を振幅変
換回路（５）へ出力する。ＡＮＡＬＯＧ信号（Ａ２）は
電源電圧値（ＶＤＤ１）でフル振幅していないので、振
幅変換回路（５）が入力したＡＮＡＬＯＧ信号（Ａ２）
を、電源電圧値（ＶＤＤ２）でフル振幅するＤＩＧＩＴ
ＡＬ信号（Ｄ２）に変換し、ＤＩＧＩＴＡＬ回路（７）
へ出力する。
し、ＡＮＡＬＯＧ電源にＤＩＧＩＴＡＬノズルがのらな
い半導体集積回路を提供する。 【解決手段】 ＡＮＡＬＯＧ回路（３）はＡＮＡＬＯＧ
信号（Ａ１）を入力して電源電圧（ＶＤＤ１）の基でＡ
ＮＡＬＯＧ処理し、ＡＮＡＬＯＧ信号（Ａ２）を振幅変
換回路（５）へ出力する。ＡＮＡＬＯＧ信号（Ａ２）は
電源電圧値（ＶＤＤ１）でフル振幅していないので、振
幅変換回路（５）が入力したＡＮＡＬＯＧ信号（Ａ２）
を、電源電圧値（ＶＤＤ２）でフル振幅するＤＩＧＩＴ
ＡＬ信号（Ｄ２）に変換し、ＤＩＧＩＴＡＬ回路（７）
へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＤＣやＤＡＣの
ようにＡＮＡＬＯＧ信号とＤＩＧＩＴＡＬ信号とを変換
処理する半導体集積回路に関するものである。
ようにＡＮＡＬＯＧ信号とＤＩＧＩＴＡＬ信号とを変換
処理する半導体集積回路に関するものである。
【０００２】
【従来の技術】近年広く普及されているデジタルカメラ
やビデオ装置等では、ＡＮＡＬＯＧ信号とＤＩＧＩＴＡ
Ｌ信号とを変換処理するＡＤＣやＤＡＣが集積回路化さ
れて内蔵されている。この回路構成の従来例を図５に示
す。
やビデオ装置等では、ＡＮＡＬＯＧ信号とＤＩＧＩＴＡ
Ｌ信号とを変換処理するＡＤＣやＤＡＣが集積回路化さ
れて内蔵されている。この回路構成の従来例を図５に示
す。
【０００３】図５で示すように、ＡＮＡＬＯＧ機能セル
（２１）内に設けられたＡＮＡＬＯＧ回路（２３）とＢ
ＵＦＦＥＲ回路（２５）、およびＬＥＶＥＬ変換回路
（２７）、ＤＩＧＩＴＡＬ回路（２９）から構成されて
いる。ＡＮＡＬＯＧ回路（２３）とＢＵＦＦＥＲ回路
（２５）は電源電圧（ＶＤＤ１）で、ＤＩＧＩＴＡＬ回
路（２９）は電源電圧（ＶＤＤ２）で駆動し、ＬＥＶＥ
Ｌ変換回路（２７）は電源電圧（ＶＤＤ１）、（ＶＤＤ
２）の両方を使用する。
（２１）内に設けられたＡＮＡＬＯＧ回路（２３）とＢ
ＵＦＦＥＲ回路（２５）、およびＬＥＶＥＬ変換回路
（２７）、ＤＩＧＩＴＡＬ回路（２９）から構成されて
いる。ＡＮＡＬＯＧ回路（２３）とＢＵＦＦＥＲ回路
（２５）は電源電圧（ＶＤＤ１）で、ＤＩＧＩＴＡＬ回
路（２９）は電源電圧（ＶＤＤ２）で駆動し、ＬＥＶＥ
Ｌ変換回路（２７）は電源電圧（ＶＤＤ１）、（ＶＤＤ
２）の両方を使用する。
【０００４】このような構成において、ＡＮＡＬＯＧ回
路（２３）から出力されるＡＮＡＬＯＧ信号（Ａ２）は
電源電圧（ＶＤＤ１）でフル振幅しておらず、ＢＵＦＦ
ＥＲ回路（２５）によって電源電圧（ＶＤＤ１）でフル
振幅するＤＩＧＩＴＡＬ信号（Ｄ１）に波形整形され
る。ＤＩＧＩＴＡＬ信号（Ｄ１）はＬＥＶＥＬ変換回路
（２７）によって電源電圧（ＶＤＤ２）の振幅にＬＥＶ
ＥＬ変換され、ＤＩＧＩＴＡＬ信号（Ｄ２）としてＤＩ
ＧＩＴＡＬ回路（２９）へ出力される。
路（２３）から出力されるＡＮＡＬＯＧ信号（Ａ２）は
電源電圧（ＶＤＤ１）でフル振幅しておらず、ＢＵＦＦ
ＥＲ回路（２５）によって電源電圧（ＶＤＤ１）でフル
振幅するＤＩＧＩＴＡＬ信号（Ｄ１）に波形整形され
る。ＤＩＧＩＴＡＬ信号（Ｄ１）はＬＥＶＥＬ変換回路
（２７）によって電源電圧（ＶＤＤ２）の振幅にＬＥＶ
ＥＬ変換され、ＤＩＧＩＴＡＬ信号（Ｄ２）としてＤＩ
ＧＩＴＡＬ回路（２９）へ出力される。
【０００５】
【発明が解決しようとする課題】この様な従来の構成で
は、異なる電源電圧（ＶＤＤ１）と（ＶＤＤ２）との間
でＤＩＧＩＴＡＬ信号を受け渡しするＬＥＶＥＬ変換回
路（２７）や、このＬＥＶＥＬ変換回路（２７）で使用
する２種類の電源が必要である。このため、これらを構
成するためのトランジスタ数が多くなり、集積回路の面
積が大きくなるという欠点があった。
は、異なる電源電圧（ＶＤＤ１）と（ＶＤＤ２）との間
でＤＩＧＩＴＡＬ信号を受け渡しするＬＥＶＥＬ変換回
路（２７）や、このＬＥＶＥＬ変換回路（２７）で使用
する２種類の電源が必要である。このため、これらを構
成するためのトランジスタ数が多くなり、集積回路の面
積が大きくなるという欠点があった。
【０００６】また、異なる電源電圧（ＶＤＤ１）と（Ｖ
ＤＤ２）との間のＥＳＤ耐圧を行うためのＥＳＤ耐圧回
路をＡＮＡＬＯＧ機能セル（２１）付近に配置すること
が出来ず、集積回路周辺部に配置していたため、本来周
辺部に配置すべきバッファセルを犠牲にしなければなら
なかった。さらに、ＡＮＡＬＯＧ電源（ＶＤＤ１）で波
形整形を行うため、ＡＮＡＬＯＧ電源（ＶＤＤ１）にＤ
ＩＧＩＴＡＬノズルがのりやすいという問題もあった。
ＤＤ２）との間のＥＳＤ耐圧を行うためのＥＳＤ耐圧回
路をＡＮＡＬＯＧ機能セル（２１）付近に配置すること
が出来ず、集積回路周辺部に配置していたため、本来周
辺部に配置すべきバッファセルを犠牲にしなければなら
なかった。さらに、ＡＮＡＬＯＧ電源（ＶＤＤ１）で波
形整形を行うため、ＡＮＡＬＯＧ電源（ＶＤＤ１）にＤ
ＩＧＩＴＡＬノズルがのりやすいという問題もあった。
【０００７】そこで本発明の目的は、ＬＥＶＥＬ変換機
能やＥＳＤ耐圧回路をＡＮＡＬＯＧ機能セル内に設ける
など、回路構成を簡単化することによって集積回路面積
が最適化されると共に、ＡＮＡＬＯＧ電源にＤＩＧＩＴ
ＡＬノズルがのらない半導体集積回路を提供することで
ある。
能やＥＳＤ耐圧回路をＡＮＡＬＯＧ機能セル内に設ける
など、回路構成を簡単化することによって集積回路面積
が最適化されると共に、ＡＮＡＬＯＧ電源にＤＩＧＩＴ
ＡＬノズルがのらない半導体集積回路を提供することで
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の発明の特長は、アナログ機能ブロッ
ク内に設けられ、第１の電源電圧で駆動するアナログ信
号処理手段と、同一ブロック内に設けられ、第２の電源
電圧で駆動する振幅変換手段と、前記第２の電源電圧で
駆動するデジタル信号処理手段とを備えた半導体集積回
路であって、前記振幅変換手段は、前記アナログ信号処
理手段から出力されるアナログ信号を、前記第２の電源
電圧値で振幅するデジタル信号に変換して前記デジタル
信号処理手段へ出力することにある。
め、本発明の第１の発明の特長は、アナログ機能ブロッ
ク内に設けられ、第１の電源電圧で駆動するアナログ信
号処理手段と、同一ブロック内に設けられ、第２の電源
電圧で駆動する振幅変換手段と、前記第２の電源電圧で
駆動するデジタル信号処理手段とを備えた半導体集積回
路であって、前記振幅変換手段は、前記アナログ信号処
理手段から出力されるアナログ信号を、前記第２の電源
電圧値で振幅するデジタル信号に変換して前記デジタル
信号処理手段へ出力することにある。
【０００９】この第１の発明によれば、アナログ信号処
理手段駆動用の第１の電源とデジタル信号処理手段駆動
用の第２の電源を共にアナログ機能ブロック内で用いて
いるので、アナログ信号からデジタル信号への振幅変換
をアナログ機能ブロック内で行うことがき、集積回路面
積の最適化が可能となる。
理手段駆動用の第１の電源とデジタル信号処理手段駆動
用の第２の電源を共にアナログ機能ブロック内で用いて
いるので、アナログ信号からデジタル信号への振幅変換
をアナログ機能ブロック内で行うことがき、集積回路面
積の最適化が可能となる。
【００１０】第２の発明の特長は、アナログ機能ブロッ
ク内に設けられ、第１の電源電圧で駆動するアナログ信
号処理手段と、同一ブロック内に設けられ、第２の電源
電圧で駆動する振幅変換手段と、前記第２の電源電圧で
駆動するデジタル信号処理手段とを備えた半導体集積回
路であって、前記振幅変換手段は、前記アナログ信号処
理手段から出力されるアナログ信号の振幅を前記第２の
電源電圧値の振幅に変換し、デジタル信号として前記デ
ジタル信号処理手段へ出力するバッファ回路と、該バッ
ファ回路の駆動能力を前記第２の電源電圧値に応じて制
御する駆動能力制御回路とから構成されることにある。
ク内に設けられ、第１の電源電圧で駆動するアナログ信
号処理手段と、同一ブロック内に設けられ、第２の電源
電圧で駆動する振幅変換手段と、前記第２の電源電圧で
駆動するデジタル信号処理手段とを備えた半導体集積回
路であって、前記振幅変換手段は、前記アナログ信号処
理手段から出力されるアナログ信号の振幅を前記第２の
電源電圧値の振幅に変換し、デジタル信号として前記デ
ジタル信号処理手段へ出力するバッファ回路と、該バッ
ファ回路の駆動能力を前記第２の電源電圧値に応じて制
御する駆動能力制御回路とから構成されることにある。
【００１１】この第２の発明によれば、デジタル信号を
出力するバッファ回路にこの駆動能力を制御する駆動能
力制御回路を備えているので、デジタル信号処理手段駆
動用の第２の電源電圧の値に応じて駆動能力を向上させ
ることができる。
出力するバッファ回路にこの駆動能力を制御する駆動能
力制御回路を備えているので、デジタル信号処理手段駆
動用の第２の電源電圧の値に応じて駆動能力を向上させ
ることができる。
【００１２】第３の発明の特長は、上記第２の発明にお
いて、前記バッファ回路は、前記アナログ信号処理手段
から出力されるアナログ信号をゲート入力する第１のＮ
チャネルトランジスタと、該第１のＮチャネルトランジ
スタとＧＮＤとの間をＯＦＦ接続する第２のＮチャネル
トランジスタと、前記第１のＮチャネルトランジスタの
出力端と前記第２の電源との間をＯＮ接続する第１のＰ
チャネルトランジスタとから構成され、前記駆動能力制
御回路は、前記第２の電源電圧値に応じてＯＮ／ＯＦＦ
する第２のＰチャネルトランジスタと常にＯＮ状態にあ
る第３のＰチャネルトランジスタとが直列接続され、こ
れら直列接続された第２および第３のＰチャネルトラン
ジスタが前記第１のＰチャネルトランジスタに並列接続
された構成であることにある。
いて、前記バッファ回路は、前記アナログ信号処理手段
から出力されるアナログ信号をゲート入力する第１のＮ
チャネルトランジスタと、該第１のＮチャネルトランジ
スタとＧＮＤとの間をＯＦＦ接続する第２のＮチャネル
トランジスタと、前記第１のＮチャネルトランジスタの
出力端と前記第２の電源との間をＯＮ接続する第１のＰ
チャネルトランジスタとから構成され、前記駆動能力制
御回路は、前記第２の電源電圧値に応じてＯＮ／ＯＦＦ
する第２のＰチャネルトランジスタと常にＯＮ状態にあ
る第３のＰチャネルトランジスタとが直列接続され、こ
れら直列接続された第２および第３のＰチャネルトラン
ジスタが前記第１のＰチャネルトランジスタに並列接続
された構成であることにある。
【００１３】この第３の発明によれば、第２の電源電圧
値が十分高い場合、第２のＰチャネルトランジスタをＯ
ＦＦにしても、第１のＰチャネルトランジスタだけでデ
ジタル信号出力を駆動できる。逆に第２の電源電圧値が
低い場合、第２のＰチャネルトランジスタをＯＮにする
ことで、第３のＰチャネルトランジスタが第１のＰチャ
ネルトランジスタの駆動能力の低下を防ぐことができ
る。
値が十分高い場合、第２のＰチャネルトランジスタをＯ
ＦＦにしても、第１のＰチャネルトランジスタだけでデ
ジタル信号出力を駆動できる。逆に第２の電源電圧値が
低い場合、第２のＰチャネルトランジスタをＯＮにする
ことで、第３のＰチャネルトランジスタが第１のＰチャ
ネルトランジスタの駆動能力の低下を防ぐことができ
る。
【００１４】第４の発明の特長は、アナログ機能ブロッ
ク内に設けられ、第１の電源電圧で駆動するアナログ信
号処理手段と、同一ブロック内に設けられ、第２の電源
電圧で駆動する振幅変換手段と、同一ブロック内に設け
られ、前記第１および第２の電源電圧間のＥＳＤ耐圧を
行うＥＳＤ耐圧手段と、前記第２の電源電圧で駆動する
デジタル信号処理手段とを備えた半導体集積回路であっ
て、前記振幅変換手段は、前記アナログ信号処理手段か
ら出力されるアナログ信号を、前記第２の電源電圧値で
振幅するデジタル信号に変換して前記デジタル信号処理
手段へ出力することにある。
ク内に設けられ、第１の電源電圧で駆動するアナログ信
号処理手段と、同一ブロック内に設けられ、第２の電源
電圧で駆動する振幅変換手段と、同一ブロック内に設け
られ、前記第１および第２の電源電圧間のＥＳＤ耐圧を
行うＥＳＤ耐圧手段と、前記第２の電源電圧で駆動する
デジタル信号処理手段とを備えた半導体集積回路であっ
て、前記振幅変換手段は、前記アナログ信号処理手段か
ら出力されるアナログ信号を、前記第２の電源電圧値で
振幅するデジタル信号に変換して前記デジタル信号処理
手段へ出力することにある。
【００１５】この第４の発明によれば、ＥＳＤ耐圧回路
をアナログ機能ブロック内に設けているので、集積回路
周辺部のバッファセルを犠牲にすることがなくなり、レ
イアウトしやすくなる。
をアナログ機能ブロック内に設けているので、集積回路
周辺部のバッファセルを犠牲にすることがなくなり、レ
イアウトしやすくなる。
【００１６】第５の発明の特長は、メモリ機能ブロック
内に設けられ、第１の電源電圧で駆動するメモリ信号処
理手段と、同一ブロック内に設けられ、第２の電源電圧
で駆動する振幅変換手段と、前記第２の電源電圧で駆動
するデジタル信号処理手段とを備えた半導体集積回路で
あって、前記振幅変換手段は、前記メモリ信号処理手段
から出力されるアナログ信号を、前記第２の電源電圧値
で振幅するデジタル信号に変換して前記デジタル信号処
理手段へ出力することにある。
内に設けられ、第１の電源電圧で駆動するメモリ信号処
理手段と、同一ブロック内に設けられ、第２の電源電圧
で駆動する振幅変換手段と、前記第２の電源電圧で駆動
するデジタル信号処理手段とを備えた半導体集積回路で
あって、前記振幅変換手段は、前記メモリ信号処理手段
から出力されるアナログ信号を、前記第２の電源電圧値
で振幅するデジタル信号に変換して前記デジタル信号処
理手段へ出力することにある。
【００１７】この第５の発明によれば、メモリ信号処理
手段駆動用の第１の電源とデジタル信号処理手段駆動用
の第２の電源を共にメモリ機能ブロック内で用いている
ので、アナログ信号からデジタル信号への振幅変換をメ
モリ機能ブロック内で行うことがき、集積回路面積の最
適化が可能となる。
手段駆動用の第１の電源とデジタル信号処理手段駆動用
の第２の電源を共にメモリ機能ブロック内で用いている
ので、アナログ信号からデジタル信号への振幅変換をメ
モリ機能ブロック内で行うことがき、集積回路面積の最
適化が可能となる。
【００１８】
【発明の実施の形態】以下、図面を引用しながら本発明
の実施形態を説明する。図１に、本発明の第一実施形態
の概略構成図を示す。ＡＮＡＬＯＧ機能セル（１）内に
設けられたＡＮＡＬＯＧ回路（３）と振幅変換回路
（５）、およびＤＩＧＩＴＡＬ回路（７）から構成され
ており、ＡＮＡＬＯＧ回路（３）には電源（ＶＤＤ１）
が供給され、振幅変換回路（５）とＤＩＧＩＴＡＬ回路
（７）には同じ電源（ＶＤＤ２）が供給されている。
の実施形態を説明する。図１に、本発明の第一実施形態
の概略構成図を示す。ＡＮＡＬＯＧ機能セル（１）内に
設けられたＡＮＡＬＯＧ回路（３）と振幅変換回路
（５）、およびＤＩＧＩＴＡＬ回路（７）から構成され
ており、ＡＮＡＬＯＧ回路（３）には電源（ＶＤＤ１）
が供給され、振幅変換回路（５）とＤＩＧＩＴＡＬ回路
（７）には同じ電源（ＶＤＤ２）が供給されている。
【００１９】ＡＮＡＬＯＧ回路（３）はＡＮＡＬＯＧ信
号（Ａ１）を入力して電源電圧（ＶＤＤ１）の基でＡＮ
ＡＬＯＧ処理し、ＡＮＡＬＯＧ信号（Ａ２）を振幅変換
回路（５）へ出力するが、ＡＮＡＬＯＧ信号（Ａ２）は
電源電圧値（ＶＤＤ１）でフル振幅していない。振幅変
換回路（５）は入力したＡＮＡＬＯＧ信号（Ａ２）を、
電源電圧値（ＶＤＤ２）でフル振幅するＤＩＧＩＴＡＬ
信号（Ｄ２）に変換し、ＤＩＧＩＴＡＬ回路（７）へ出
力する。
号（Ａ１）を入力して電源電圧（ＶＤＤ１）の基でＡＮ
ＡＬＯＧ処理し、ＡＮＡＬＯＧ信号（Ａ２）を振幅変換
回路（５）へ出力するが、ＡＮＡＬＯＧ信号（Ａ２）は
電源電圧値（ＶＤＤ１）でフル振幅していない。振幅変
換回路（５）は入力したＡＮＡＬＯＧ信号（Ａ２）を、
電源電圧値（ＶＤＤ２）でフル振幅するＤＩＧＩＴＡＬ
信号（Ｄ２）に変換し、ＤＩＧＩＴＡＬ回路（７）へ出
力する。
【００２０】図２は、図１で示した振幅変換回路（５）
の詳細図である。振幅変換回路（５）はバッファ回路
（５ａ）と駆動能力制御回路（５ｂ）から構成されてい
る。バッファ回路（５ａ）は、ＡＮＡＬＯＧ回路（３）
から出力されるＡＮＡＬＯＧ信号（Ａ２）の振幅を電源
電圧値（ＶＤＤ２）の振幅に変換し、ＤＩＧＩＴＡＬ信
号（Ｄ２）としてＤＩＧＩＴＡＬ回路（７）へ出力する
ものである。駆動能力制御回路（５ｂ）は、電源電圧値
（ＶＤＤ２）に応じてバッファ回路（５ａ）の出力駆動
能力を制御する役目をしている。
の詳細図である。振幅変換回路（５）はバッファ回路
（５ａ）と駆動能力制御回路（５ｂ）から構成されてい
る。バッファ回路（５ａ）は、ＡＮＡＬＯＧ回路（３）
から出力されるＡＮＡＬＯＧ信号（Ａ２）の振幅を電源
電圧値（ＶＤＤ２）の振幅に変換し、ＤＩＧＩＴＡＬ信
号（Ｄ２）としてＤＩＧＩＴＡＬ回路（７）へ出力する
ものである。駆動能力制御回路（５ｂ）は、電源電圧値
（ＶＤＤ２）に応じてバッファ回路（５ａ）の出力駆動
能力を制御する役目をしている。
【００２１】図２から分かるようにバッファ回路（５
ａ）は、ＡＮＡＬＯＧ信号（Ａ２）をゲート入力するNc
h Transistor（Ｎ１）と、このNch Transistor（Ｎ１）
とＧＮＤとを直列接続するNch Transistor（Ｎ２）と、
Nch Transistor（Ｎ１）の出力端と電源（ＶＤＤ２）と
を直列接続するPch Transistor（Ｐ１）とから構成され
ている。Pch Transistor（Ｐ１）とNch Transistor（Ｎ
２）のゲートには、ＤＩＧＩＴＡＬ回路（７）から与え
られるＣＬＫ＝Ｌｏｗが入力されているので、Pch Tran
sistor（Ｐ１）は常にＯＮ状態、Nch Transistor（Ｎ
２）は常にＯＦＦ状態にある。
ａ）は、ＡＮＡＬＯＧ信号（Ａ２）をゲート入力するNc
h Transistor（Ｎ１）と、このNch Transistor（Ｎ１）
とＧＮＤとを直列接続するNch Transistor（Ｎ２）と、
Nch Transistor（Ｎ１）の出力端と電源（ＶＤＤ２）と
を直列接続するPch Transistor（Ｐ１）とから構成され
ている。Pch Transistor（Ｐ１）とNch Transistor（Ｎ
２）のゲートには、ＤＩＧＩＴＡＬ回路（７）から与え
られるＣＬＫ＝Ｌｏｗが入力されているので、Pch Tran
sistor（Ｐ１）は常にＯＮ状態、Nch Transistor（Ｎ
２）は常にＯＦＦ状態にある。
【００２２】駆動能力制御回路（５ｂ）は、直列接続さ
れたPch Transistor（Ｐ２）と（Ｐ３）がPch Transist
or（Ｐ１）に並列接続された構成となっている。Pch Tr
ansistor（Ｐ３）のゲートには、Pch Transistor（Ｐ
１）と同様にＣＬＫ＝Ｌｏｗが入力されているので常に
ＯＮ状態にある。Pch Transistor（Ｐ２）のゲートに
は、ＤＩＧＩＴＡＬ回路（７）から与えられる制御信号
（Ｍｏｄｅ）が入力されているが、この制御信号（Ｍｏ
ｄｅ）は電源電圧値（ＶＤＤ２）に応じてＨｉｇｈある
いはＬｏｗに切り替えることができる。すなわち、電源
電圧値（ＶＤＤ２）に応じてPch Transistor（Ｐ２）を
ＯＮ／ＯＦＦさせることにより、バッファ回路（５ａ）
の出力駆動能力を制御することができる。
れたPch Transistor（Ｐ２）と（Ｐ３）がPch Transist
or（Ｐ１）に並列接続された構成となっている。Pch Tr
ansistor（Ｐ３）のゲートには、Pch Transistor（Ｐ
１）と同様にＣＬＫ＝Ｌｏｗが入力されているので常に
ＯＮ状態にある。Pch Transistor（Ｐ２）のゲートに
は、ＤＩＧＩＴＡＬ回路（７）から与えられる制御信号
（Ｍｏｄｅ）が入力されているが、この制御信号（Ｍｏ
ｄｅ）は電源電圧値（ＶＤＤ２）に応じてＨｉｇｈある
いはＬｏｗに切り替えることができる。すなわち、電源
電圧値（ＶＤＤ２）に応じてPch Transistor（Ｐ２）を
ＯＮ／ＯＦＦさせることにより、バッファ回路（５ａ）
の出力駆動能力を制御することができる。
【００２３】このような構成とすることにより、集積回
路全体の速度と消費電力のバランスを最適にできる。例
えば以下のような使い方が可能となる。
路全体の速度と消費電力のバランスを最適にできる。例
えば以下のような使い方が可能となる。
【００２４】（１）ＤＩＧＩＴＡＬ回路（７）のｓｐｅ
ｅｄが遅く、集積回路全体のｓｐｅｅｄがＤＩＧＩＴＡ
Ｌ回路（７）のｓｐｅｅｄに依存している場合 この様な場合は、ＶＤＤ１＜ＶＤＤ２となるような電源
電圧にすることにより、Pch Transistor（Ｐ１）だけで
出力（Ｄｏｕｔ）を駆動できるため、制御信号（Ｍｏｄ
ｅ）をＨｉｇｈにしてPch Transistor（Ｐ２）をＯＦＦ
状態にする。こうすることにより、ＣＬＫ＝Ｌｏｗの状
態でもPch Transistor（Ｐ３）に電流が流れなくなり、
ＡＮＡＬＯＧ機能セル（１）の消費電力を増加させるこ
となく、ＤＩＧＩＴＡＬ回路（７）のPerformance を上
げることができる。
ｅｄが遅く、集積回路全体のｓｐｅｅｄがＤＩＧＩＴＡ
Ｌ回路（７）のｓｐｅｅｄに依存している場合 この様な場合は、ＶＤＤ１＜ＶＤＤ２となるような電源
電圧にすることにより、Pch Transistor（Ｐ１）だけで
出力（Ｄｏｕｔ）を駆動できるため、制御信号（Ｍｏｄ
ｅ）をＨｉｇｈにしてPch Transistor（Ｐ２）をＯＦＦ
状態にする。こうすることにより、ＣＬＫ＝Ｌｏｗの状
態でもPch Transistor（Ｐ３）に電流が流れなくなり、
ＡＮＡＬＯＧ機能セル（１）の消費電力を増加させるこ
となく、ＤＩＧＩＴＡＬ回路（７）のPerformance を上
げることができる。
【００２５】（２）ＡＮＡＬＯＧ回路（３）のｓｐｅｅ
ｄが遅く、集積回路全体のｓｐｅｅｄがＡＮＡＬＯＧ回
路（３）のｓｐｅｅｄに依存している場合 この様な場合は、ＶＤＤ１＞ＶＤＤ２となるような電源
電圧にすることにより、ＶＤＤ２が低くなりPch Transi
stor（Ｐ１）だけで出力（Ｄｏｕｔ）を駆動できないた
め、制御信号（Ｍｏｄｅ）をＬｏｗにしてPch Transist
or（Ｐ２）をＯＮ状態にする。これにより、Pch Transi
stor（Ｐ３）も出力（Ｄｏｕｔ）を駆動するので電源電
圧（ＶＤＤ２）の低下による出力駆動能力の低下を防ぐ
ことができる。また、ＡＮＡＬＯＧ機能セル（１）のPe
rformance を落とすことなく、ＤＩＧＩＴＡＬ回路
（７）の消費電力を下げることができる。
ｄが遅く、集積回路全体のｓｐｅｅｄがＡＮＡＬＯＧ回
路（３）のｓｐｅｅｄに依存している場合 この様な場合は、ＶＤＤ１＞ＶＤＤ２となるような電源
電圧にすることにより、ＶＤＤ２が低くなりPch Transi
stor（Ｐ１）だけで出力（Ｄｏｕｔ）を駆動できないた
め、制御信号（Ｍｏｄｅ）をＬｏｗにしてPch Transist
or（Ｐ２）をＯＮ状態にする。これにより、Pch Transi
stor（Ｐ３）も出力（Ｄｏｕｔ）を駆動するので電源電
圧（ＶＤＤ２）の低下による出力駆動能力の低下を防ぐ
ことができる。また、ＡＮＡＬＯＧ機能セル（１）のPe
rformance を落とすことなく、ＤＩＧＩＴＡＬ回路
（７）の消費電力を下げることができる。
【００２６】本発明の第二実施形態を図３に示す。図３
は、図１で示したＡＮＡＬＯＧ機能セル（１）内に異種
電源間のＥＳＤ耐圧回路（９）を備えたものである。本
発明によるＡＮＡＬＯＧ機能セル（１）においては、そ
のセル内に複数種類の電源（ＶＤＤ１）、（ＶＤＤ２）
が供給されていることを利用し、従来周辺部に配置され
ていたＥＳＤ耐圧回路（９）をセル内に持たせる事がで
きる。
は、図１で示したＡＮＡＬＯＧ機能セル（１）内に異種
電源間のＥＳＤ耐圧回路（９）を備えたものである。本
発明によるＡＮＡＬＯＧ機能セル（１）においては、そ
のセル内に複数種類の電源（ＶＤＤ１）、（ＶＤＤ２）
が供給されていることを利用し、従来周辺部に配置され
ていたＥＳＤ耐圧回路（９）をセル内に持たせる事がで
きる。
【００２７】ＥＳＤ耐圧回路（９）は図３で示すよう
に、Pch Transistor（Ｐ４）および（Ｐ５）のゲート・
ドレインに電源（ＶＤＤ１）および（ＶＤＤ２）を接続
し、ソース側をＧＮＤ２およびＧＮＤ１に接地してい
る。ＡＮＡＬＯＧ機能セル（１）内にＥＳＤ耐圧回路
（９）を設けることにより、任意の大きさのＥＳＤ耐圧
回路（９）を持たせることができ、集積回路面積の最適
化が可能となる。
に、Pch Transistor（Ｐ４）および（Ｐ５）のゲート・
ドレインに電源（ＶＤＤ１）および（ＶＤＤ２）を接続
し、ソース側をＧＮＤ２およびＧＮＤ１に接地してい
る。ＡＮＡＬＯＧ機能セル（１）内にＥＳＤ耐圧回路
（９）を設けることにより、任意の大きさのＥＳＤ耐圧
回路（９）を持たせることができ、集積回路面積の最適
化が可能となる。
【００２８】本発明の第三実施形態を図４に示す。第三
実施形態は本発明を、ＭＥＭＯＲＹのセンスアンプのよ
うにＡＮＡＬＯＧ的な信号を出力するセルに応用した例
である。ＭＥＭＯＲＹ機能セル（１１）内に設けられた
ＭＥＭＯＲＹセル（１３）とセンスアンプ（１５）と振
幅変換回路（５）、およびＤＩＧＩＴＡＬ回路（７）か
ら構成されており、センスアンプ（１５）には電源（Ｖ
ＤＤ１）が供給され、振幅変換回路（５）とＤＩＧＩＴ
ＡＬ回路（７）には同じ電源（ＶＤＤ２）が供給されて
いる。
実施形態は本発明を、ＭＥＭＯＲＹのセンスアンプのよ
うにＡＮＡＬＯＧ的な信号を出力するセルに応用した例
である。ＭＥＭＯＲＹ機能セル（１１）内に設けられた
ＭＥＭＯＲＹセル（１３）とセンスアンプ（１５）と振
幅変換回路（５）、およびＤＩＧＩＴＡＬ回路（７）か
ら構成されており、センスアンプ（１５）には電源（Ｖ
ＤＤ１）が供給され、振幅変換回路（５）とＤＩＧＩＴ
ＡＬ回路（７）には同じ電源（ＶＤＤ２）が供給されて
いる。
【００２９】センスアンプ（１５）はＭＥＭＯＲＹセル
（１３）から出力されるデータを入力して電源電圧（Ｖ
ＤＤ１）の基でＡＮＡＬＯＧ処理し、ＡＮＡＬＯＧ信号
（Ａ２）を振幅変換回路（５）へ出力する。振幅変換回
路（５）は入力したＡＮＡＬＯＧ信号（Ａ２）を、第一
実施形態と同様に電源電圧値（ＶＤＤ２）でフル振幅す
るＤＩＧＩＴＡＬ信号（Ｄ２）に変換し、ＤＩＧＩＴＡ
Ｌ回路（７）へ出力する。
（１３）から出力されるデータを入力して電源電圧（Ｖ
ＤＤ１）の基でＡＮＡＬＯＧ処理し、ＡＮＡＬＯＧ信号
（Ａ２）を振幅変換回路（５）へ出力する。振幅変換回
路（５）は入力したＡＮＡＬＯＧ信号（Ａ２）を、第一
実施形態と同様に電源電圧値（ＶＤＤ２）でフル振幅す
るＤＩＧＩＴＡＬ信号（Ｄ２）に変換し、ＤＩＧＩＴＡ
Ｌ回路（７）へ出力する。
【００３０】
【発明の効果】以上のように本発明の半導体集積回路に
よれば、ＬＥＶＥＬ変換機能やＥＳＤ耐圧回路をＡＮＡ
ＬＯＧ機能セル内あるいはＭＥＭＯＲＹ機能セル内に設
けたので、回路構成を簡単化することができ、集積回路
面積を最適化することができる。また、ＡＮＡＬＯＧ電
源にＤＩＧＩＴＡＬノズルがのらない半導体集積回路を
提供することができる。
よれば、ＬＥＶＥＬ変換機能やＥＳＤ耐圧回路をＡＮＡ
ＬＯＧ機能セル内あるいはＭＥＭＯＲＹ機能セル内に設
けたので、回路構成を簡単化することができ、集積回路
面積を最適化することができる。また、ＡＮＡＬＯＧ電
源にＤＩＧＩＴＡＬノズルがのらない半導体集積回路を
提供することができる。
【図１】本発明の第一実施形態を説明するための概略構
成図。
成図。
【図２】図１で示した第一実施形態の詳細図。
【図３】本発明の第二実施形態を説明するための構成
図。
図。
【図４】本発明の第三実施形態を説明するための構成
図。
図。
【図５】従来技術を説明するための構成図。
１ ＡＮＡＬＯＧ機能セル ３ ＡＮＡＬＯＧ回路 ５ 振幅変換回路 ５ａ バッファ回路 ５ｂ 駆動能力制御回路 ７ ＤＩＧＩＴＡＬ回路 ９ ＥＳＤ耐圧回路 １１ ＭＥＭＯＲＹ機能セル １３ ＭＥＭＯＲＹセル １５ センスアンプ ＶＤＤ１，ＶＤＤ２ 電源 Ａ１，Ａ２ ＡＮＡＬＯＧ信号 Ｄ２ ＤＩＧＩＴＡＬ信号 Ｎ１，Ｎ２ Nch Transistor Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ Pch Transistor Ｍｏｄｅ 制御信号 Ｄｏｕｔ 出力
Claims (5)
- 【請求項１】 アナログ機能ブロック内に設けられ、第
１の電源電圧で駆動するアナログ信号処理手段と、 同一ブロック内に設けられ、第２の電源電圧で駆動する
振幅変換手段と、 前記第２の電源電圧で駆動するデジタル信号処理手段と
を備えた半導体集積回路であって、 前記振幅変換手段は、前記アナログ信号処理手段から出
力されるアナログ信号を、前記第２の電源電圧値で振幅
するデジタル信号に変換して前記デジタル信号処理手段
へ出力することを特長とする半導体集積回路。 - 【請求項２】 アナログ機能ブロック内に設けられ、第
１の電源電圧で駆動するアナログ信号処理手段と、 同一ブロック内に設けられ、第２の電源電圧で駆動する
振幅変換手段と、 前記第２の電源電圧で駆動するデジタル信号処理手段と
を備えた半導体集積回路であって、 前記振幅変換手段は、前記アナログ信号処理手段から出
力されるアナログ信号の振幅を前記第２の電源電圧値の
振幅に変換し、デジタル信号として前記デジタル信号処
理手段へ出力するバッファ回路と、 該バッファ回路の駆動能力を前記第２の電源電圧値に応
じて制御する駆動能力制御回路とから構成されることを
特長とする半導体集積回路。 - 【請求項３】 前記バッファ回路は、前記アナログ信号
処理手段から出力されるアナログ信号をゲート入力する
第１のＮチャネルトランジスタと、該第１のＮチャネル
トランジスタとＧＮＤとの間をＯＦＦ接続する第２のＮ
チャネルトランジスタと、前記第１のＮチャネルトラン
ジスタの出力端と前記第２の電源との間をＯＮ接続する
第１のＰチャネルトランジスタとから構成され、 前記駆動能力制御回路は、前記第２の電源電圧値に応じ
てＯＮ／ＯＦＦする第２のＰチャネルトランジスタと常
にＯＮ状態にある第３のＰチャネルトランジスタとが直
列接続され、これら直列接続された第２および第３のＰ
チャネルトランジスタが前記第１のＰチャネルトランジ
スタに並列接続された構成であることを特長とする請求
項２記載の半導体集積回路。 - 【請求項４】 アナログ機能ブロック内に設けられ、第
１の電源電圧で駆動するアナログ信号処理手段と、 同一ブロック内に設けられ、第２の電源電圧で駆動する
振幅変換手段と、 同一ブロック内に設けられ、前記第１および第２の電源
電圧間のＥＳＤ耐圧を行うＥＳＤ耐圧手段と、 前記第２の電源電圧で駆動するデジタル信号処理手段と
を備えた半導体集積回路であって、 前記振幅変換手段は、前記アナログ信号処理手段から出
力されるアナログ信号を、前記第２の電源電圧値で振幅
するデジタル信号に変換して前記デジタル信号処理手段
へ出力することを特長とする半導体集積回路。 - 【請求項５】 メモリ機能ブロック内に設けられ、第１
の電源電圧で駆動するメモリ信号処理手段と、 同一ブロック内に設けられ、第２の電源電圧で駆動する
振幅変換手段と、 前記第２の電源電圧で駆動するデジタル信号処理手段と
を備えた半導体集積回路であって、 前記振幅変換手段は、前記メモリ信号処理手段から出力
されるアナログ信号を、前記第２の電源電圧値で振幅す
るデジタル信号に変換して前記デジタル信号処理手段へ
出力することを特長とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30520796A JPH10150364A (ja) | 1996-11-15 | 1996-11-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30520796A JPH10150364A (ja) | 1996-11-15 | 1996-11-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150364A true JPH10150364A (ja) | 1998-06-02 |
Family
ID=17942349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30520796A Abandoned JPH10150364A (ja) | 1996-11-15 | 1996-11-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282058A (ja) * | 2003-02-27 | 2004-10-07 | Nec Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
| US7076757B2 (en) | 2003-02-27 | 2006-07-11 | Nec Electronics Corporation | Semiconductor integrated device and apparatus for designing the same |
-
1996
- 1996-11-15 JP JP30520796A patent/JPH10150364A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282058A (ja) * | 2003-02-27 | 2004-10-07 | Nec Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
| US7076757B2 (en) | 2003-02-27 | 2006-07-11 | Nec Electronics Corporation | Semiconductor integrated device and apparatus for designing the same |
| CN100334729C (zh) * | 2003-02-27 | 2007-08-29 | 恩益禧电子股份有限公司 | 半导体集成器件及用于设计该半导体集成器件的设备 |
| JP4708716B2 (ja) * | 2003-02-27 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置、半導体集積回路装置の設計方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050620 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
Effective date: 20050721 Free format text: JAPANESE INTERMEDIATE CODE: A762 |