CN105989935A - 电阻器装置 - Google Patents
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Abstract
本发明披露一种电阻器装置，包含：一第一电阻器。该第一电阻器包含：一第一型态电阻器。该第一型态电阻器具有复数个金属线，该些金属线各自位于不同层并且藉由复数个导孔串联。
Description
技术领域
本发明关于精密电阻器的生成，尤其是关于电阻值不受其两端的电压影响的单石电阻器(monolithic resistor)。
背景技术
为了在音频的应用中得到高传真(Hi-Fi)的音效，音频放大器必须产生失真度极低的信号。噪声失真的主要来源之一是因为电阻器的电阻值会随端电压变化，此为电阻器与生俱来的特性。对单石电阻器而言，其电阻值极易受施加于其两端或更多端点上的跨压的影响，而随着施加电压变化的电阻值会导致人耳可轻易察觉的严重失真。
单石电阻器通常由多晶硅型电阻器(poly-type resistor)或是扩散型电阻器(diffusion-type resistor)所制成。多晶硅型电阻器的材料是多晶硅，是一种高纯度且复数个结晶型态的硅。扩散型电阻通常以制造过程中所形成的扩散层或离子布植层的其中之一所制成，或是在某些情况下由两层的组合所制成。在互补式金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，COMS)中，形成金氧半晶体管(MOStransistor)的源极与漏极的扩散层可以用来制作上述的扩散型电阻器。在硅晶的双极(bipolar)技术中，可供利用的扩散层包含基极扩散、射极扩散、主动基极区(active base region)以及磊晶层。然而不论这两种电阻器是低掺杂或是高掺杂，其电阻值都很容易受电压影响而变化，而且其造成的失真无法在高传真的音频应用中被忽略。
发明内容
鉴于先前技术的不足，本发明的一目的在于提供一种产生精密电阻器的装置与方法，以生成具有低电阻值变化的电阻器。
本发明披露一种电阻器装置，包含：一运算放大器；以及一第一电阻器，耦接该运算放大器。该第一电阻器包含具有复数个金属线的一第一型态电阻器，该些金属线各自位于不同层，并且藉由复数个导孔串联。
本发明另披露一种电阻器装置，包含：一第一电阻器。该第一电阻器包含：一第一型态电阻器。该第一型态电阻器具有复数个金属线，该些金属线各自位于不同层并且藉由复数个导孔串联。
本发明另披露一种电阻器装置，包含：一电阻器。该电阻器包含：一第一型态电阻器以及一第二型态电阻器。该第一型态电阻器具有复数个金属线，该些金属线各自位于不同层并且藉由复数个导孔串联。该第二型态电阻器，与该第一型态电阻器并联，且包含一多晶硅型电阻器或一扩散型电阻器。
本发明关于精密电阻器的生成，例如，本发明披露一种电阻器装置及其实作方法，可用来生成具有低电阻值变化的单石电阻器。单石电阻器可藉由串联或并联数个堆叠金属线而产生，并且可以使用其他种类的材料，例如多晶硅材料或扩散材料。本发明同时披露实现堆叠金属线的方法。
有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。
附图说明
[图1]为本发明的一实施例的反相放大器；
[图2]为本发明的一实施例的电流模式放大器；
[图3]为不同种类的电阻器典型的电阻值变化与端电压V12的关系图；
[图4]为不同种类的电阻器的电压系数与面积尺寸的关系图；
[图5A]为显示本发明的一实施例的金属型电阻器；
[图5B]以符号表示本发明的一实施例的堆叠金属线的串联；
[图6A]为金属型电阻器的另一个实施例；
[图6B]为以符号表示图6A的堆叠金属线的串联；
[图7A]为显示依据本发明一实施例的堆叠金属线与一多晶硅层的并联；
[图7B]为以符号表示依据本发明一实施例的金属型电阻器与多晶硅型电阻器的并联；
[图8A]显示依据本发明一实施例的堆叠金属线与一扩散层的并联；
[图8B]以符号表示依据本发明一实施例的金属型电阻器与扩散型电阻器的并联；
[图9A]为不同种类的电阻器在跨压1伏下电阻值变化与面积尺寸的关系图；以及
[图9B]显示不同种类的电阻器在不同的面积尺寸下电阻值变化的减少幅度。
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。
本发明的实施例揭示如何制作电阻值不易受其两端跨压影响的单石电阻器。图1为本发明的一实施例的反相放大器，其系接收输入电压Vi及参考电压VREF，并且产生输出电压Vo，输出电压Vo的值等于(VREF–Vi)*Rf/Ri。反相放大器包含运算放大器101、输入电阻器Ri以及回授电阻器Rf。
输出电压Vo的值与输入电压及Rf/Ri的乘积成比例。如果电阻器的电阻值随着施加于电阻器两端的电压而变化，当施加的电压改变时，Rf/Ri也会跟着改变，也因为存在这样的变化，所以输出电压Vo不会与输入电压Vi成线性关系。
图2为本发明的一实施例的电流模式放大器。电流模式放大器接收输入电流lp(由电流源202提供)、输入电流ln(由电流源203提供)以及参考电压VREF，并产生输出电压Vo。输出电压Vo的值等于VREF–(lp-ln)*Rf。电流模式放大器包含运算放大器201以及回授电阻器Rf。
输出电压Vo的值与电流lp及电流ln的差值与回授电阻器Rf的电阻值的乘积成比例。电阻值通常会随着施加于电阻器两端的电压而变化，也因为存在这样的变化，所以输出电压Vo不会跟输入电流的差值(lp-ln)成线性关系。
若一个电阻器的两端点n1及n2被施予V12的跨压，其电阻值通常可表示为R0*(1.5-1/(2+rvc*V122)，其中R0是电阻器的标称(nominal)电阻值，rvc是电阻器的电压系数。每种电阻器的电压系数皆不同，电阻器的种类可以例如是金属型、多晶硅型、扩散型的其中之一或是其组合。
单石电阻器的电压系数rvc通常表示为：(rvc0+rvc1*W+rvc2*L/W)/L2，其中W及L是单石电阻器的宽度及长度。复合电压系数rvc0、rvc1及rvc2各自构成电阻器的电压系数的一部分，且对不同种类的电阻器而言也不相同。
图3显示不同种类的电阻器典型的电阻值变化与端电压V12的关系图，其中标称电阻值R0为500欧姆。图中比较了3种不同的电阻器，分别是n+多晶硅型、p+扩散型及金属型，其复合电压系数rvc0、rvc1及rvc2亦显示于图中。三种电阻器的面积尺寸相同，且本例中的金属型电阻器使用具有6层金属层的单石程序(monolithic process)。很明显的，当端电压V12由0伏变到1伏，金属型电阻器具有最小的电阻值变化。
图4显示不同种类的电阻器的电压系数与面积尺寸的关系图，其中标称电阻值R0为500欧姆。在本例中，金属型电阻器使用6层的金属层。就某个面积尺寸而言(延着平行于y轴的某一直线)，金属型电阻器总是具有最低的电压系数。电阻器的电压系数rvc愈低，则电阻器所产生的失真就愈小；换句话说，使用金属型电阻器的放大器拥有最高质量的音讯。就某个电压系数而言(延着平行于x轴的某一直线)，金属型电阻器所占的面积尺寸总是最小；换句话说，当要产生具有某个所需电压系数的电阻器，金属也是具有最高面积效益的材料。
图5A显示本发明的一实施例的金属型电阻器。金属型电阻器具有第一端点n1及第二端点n2，并且包含4个金属线以及3个导孔(via)。4个金属线501、502、503及504分别制作于第一金属层(M1)、第二金属层(M2)、第三金属层(M3)及第四金属层(M4)。3个导孔510、511及512分别连接金属线501与502(即金属层M1与M2，在图中以括号标示导孔所连接的金属层，例如VIA12即表示该导孔连接金属层M1及金属层M2，其余同理)、金属线502与503、金属线503与504。
值得注意的是，在本实施例中，每一金属线位于一层金属层，并且没有任两个金属线位于同一金属层。假设同一层的金属线的金属线段布局，是采用最小间隔(minimum spacing)。因为同一金属层的单一金属线的2个金属线段之间的寄生电容，大于位于2个不同金属层的2个金属线的2个金属线段之间的寄生电容，所以图5A的互绕电容(interwindingcapacitance)远小于图6A所示的实施例。另外，本发明的实施例只使用最少的导孔，有助减少失真。
图5B以符号表示本发明的一实施例的堆叠金属线的串联。金属型电阻器具有第一端点n1及第二端点n2，并且包含4个金属线及3个导孔。4个金属线为501、502、503及504，3个导孔510、511及512分别连接金属线501与502、金属线502与503、金属线503与504。
图6A为金属型电阻器的另一个实施例。金属型电阻器具有第一端点n1及第二端点n2，并且包含16个金属线以及12个导孔。16个金属线标示为601、602、603、604、611、612、613、614、621、622、623、624、631、632、633及634。金属线601、611、621、631制作于第一金属层(M1)；金属线602、612、622、632制作于第二金属层(M2)；金属线603、613、623、633制作于第三金属层(M3)；金属线604、614、624、634制作于第四金属层(M4)。12个导孔分别标示为651、652、653、661、662、663、671、672、673、681、682及683。导孔651、661、671及681分别连接金属线601与602、金属线611与612、金属线621与622、金属线631与632；导孔652、662、672及682分别连接金属线602与603、金属线612与613、金属线622与623、金属线632与633；导孔653、663、673及683分别连接金属线603与604、金属线613与614、金属线623与624、金属线633与634。
图6B以符号表示图6A的堆叠金属线的串联。金属型电阻器包含16个金属线以及12个导孔。16个金属线标示为601、602、603、604、611、612、613、614、621、622、623、624、631、632、633及634。金属线601、611、621、631制作于第一金属层(M1)；金属线602、612、622、632制作于第二金属层(M2)；金属线603、613、623、633制作于第三金属层(M3)；金属线604、614、624、634制作于第四金属层(M4)。12个导孔分别标示为651、652、653、661、662、663、671、672、673、681、682及683。导孔651、661、671及681分别连接金属线601与602、金属线611与612、金属线621与622、金属线631与632；导孔652、662、672及682分别连接金属线602与603、金属线612与613、金属线622与623、金属线632与633；导孔653、663、673及683分别连接金属线603与604、金属线613与614、金属线623与624、金属线633与634。
图7A显示依据本发明一实施例的堆叠金属线与一多晶硅层的并联。此合成电阻器具有第一端点n1及第二端点n2。堆叠金属线形成一个金属型电阻器，此金属型电阻器包含3个金属线及2个导孔。3个金属线标示为701、702及703，且分别制作于第一金属层(M1)、第二金属层(M2)及第三金属层(M3)。2个导孔标示为711及712，分别用来连接金属线701与702、金属线702与703。金属型电阻器与多晶硅层704并联，两者藉由导孔721连接金属线701与多晶硅层704以及藉由导孔722连接金属线703与多晶硅层704。
图7B以符号表示依据本发明一实施例的金属型电阻器与多晶硅型电阻器的并联。此合成电阻器具有第一端点n1及第二端点n2，并且包含金属型电阻器700及多晶硅型电阻器714(对应图7A的多晶硅层704)。金属型电阻器700藉由导孔721及导孔722与多晶硅型电阻器714并联。金属型电阻器700为3个金属线701、702及703的串联，其中金属线701、702及703分别位于第一金属层(M1)、第二金属层(M2)及第三金属层(M3)。金属线701及金属线702透过导孔711连接，金属线702及金属线703透过导孔712连接。
图8A显示依据本发明一实施例的堆叠金属线与一扩散层的并联。此合成电阻器具有第一端点n1及第二端点n2。堆叠金属线形成一个金属型电阻器，此金属型电阻器包含3个金属线及2个导孔。3个金属线标示为801、802及803，且分别制作于第一金属层(M1)、第二金属层(M2)及第三金属层(M3)。2个导孔标示为811及812，分别用来连接金属线801与802、金属线802与803。金属型电阻器与扩散层804并联，两者藉由导孔821连接金属线801与扩散层804以及藉由导孔822连接金属线803与扩散层804。
图8B以符号表示依据本发明一实施例的金属型电阻器与扩散型电阻器的并联。此合成电阻器具有第一端点n1及第二端点n2，并且包含金属型电阻器800及扩散型电阻器814(对应图8A的扩散层804)。金属型电阻器800藉由导孔821及导孔822与扩散型电阻器814并联。金属型电阻器800为3个金属线801、802及803的串联，其中金属线801、802及803分别位于第一金属层(M1)、第二金属层(M2)及第三金属层(M3)。金属线801及金属线802透过导孔811连接，金属线802及金属线803透过导孔812连接。
图9A显示不同种类的电阻器在跨压1伏下电阻值变化与面积尺寸的关系图，其中标称电阻值R0为500欧姆。图中比较了三种电阻器，包括n+多晶硅型电阻器与金属型电阻器的并联、p+扩散型电阻器与金属型电阻器的并联以及金属型电阻器。这三种电阻器使用相同的金属型电阻器，该金属型电阻器使用一个单石程序的6层金属层。很明显可以看出，在这三种电阻器中，p+扩散型电阻器与金属型电阻器的并联总是具有最小的电阻值变化。相较之下，纯金属型电阻器总是具有最大的电阻值变化。
图9B显示不同种类的电阻器在不同的面积尺寸下电阻值变化的减少幅度，以突显n+多晶硅型电阻器与金属型电阻器的并联及p+扩散型电阻器与金属型电阻器的并联两者间的差异。此电阻值变化的减少幅度是以面积相同的金属型电阻器为基准。由图可见，在本实施例中，p+扩散型电阻器与金属型电阻器的并联比n+多晶硅型电阻器与金属型电阻器的并联有更好的表现。
本发明披露了精密电阻器及其制造方法，请注意，本技术领域具有通常知识者可以理解，图1～2以及图5～8所披露的实施例可以例如是集成电路中的单石组件(monolithic component)，如本领域所周知，该集成电路包含小尺寸(例如平方亳米级)的半导体组件或芯片，且半导体组件或芯片整合复数个电路于其中。前揭图标中，组件的形状、尺寸以及比例等仅为示意，是供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。
【符号说明】
101、201 运算放大器
202、203 电流源
501、502、503、504、601、602、603、604、611、612、613、614、621、622、623、624、631、632、633、634、701、702、703、801、802、803 金属线
510、511、512、651、652、653、661、662、663、671、672、673、681、682、683、711、712、721、722、811、812、821、822 导孔
704 多晶硅层
714 多晶硅型电阻器
804 扩散层
814 扩散型电阻器
Claims (10)
1.一种电阻器装置，包含：
一运算放大器；以及
一第一电阻器，耦接该运算放大器；
该第一电阻器包含具有复数个金属线的一第一型态电阻器，该些金属线各自位于不同层，并且藉由复数个导孔串联。
2.如权利要求1所述的电阻器装置，其中在各层中该些金属线具有一单一线段，该单一线段直接耦接于该些导孔的其中两者之间，或是耦接于该些导孔的其中之一以及一端点。
3.如权利要求1所述的电阻器装置，其中在各层中该些金属线具有复数个线段，该些线段的其中两者各自直接耦接该些导孔的其中之一。
4.如权利要求1所述的电阻器装置，其中该第一电阻器更包含与该第一型态电阻器并联的一第二型态电阻器。
5.如权利要求4所述的电阻器装置，其中该第二型态电阻器包含一多晶硅型电阻器。
6.如权利要求4所述的电阻器装置，其中该第二型态电阻器包含一扩散型电阻器。
7.如权利要求1所述的电阻器装置，其中该运算放大器包含：
一反相端点，用来接收一电流差；
一第二端点，用来接收一参考电压；以及
一输出端点；
其中，该第一电阻器以回授方式连接该输出端点及该反相端点。
8.如权利要求7所述的电阻器装置，其中该第一电阻器更包含与该第一型态电阻器并联的一第二型态电阻器。
9.如权利要求8所述的电阻器装置，其中该第二型态电阻器包含一多晶硅型电阻器及一扩散型电阻器的其中之一。
10.如权利要求1所述的电阻器装置，其中该运算放大器包含：
一反相端点；
一第二电阻器，耦接于一输入电压与该反相端点之间；
一非反相端点，用来接收一参考电压；以及
一输出端点；
其中，该第一电阻器以回授方式连接该输出端点及该反相端点，且该第二电阻器包含该第一型态电阻器。
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