JP2009152325A - 半導体装置 - Google Patents

Abstract

【課題】レーザ装置を用いない簡易な構成で、その占有チップ面積がより小さく、モールド後にもｅ−ｆｕｓｅをプログラム設定してチップ特性を調整する。
【解決手段】１個のコンデンサ１１と３個のトランジスタ１２〜１４という簡易な構成であり、モールド後、最終製品のパッケージ実装状態において、通常動作電圧よりも高いプログラム電圧を生成してｅ−ｆｕｓｅ２１をプログラムすることにより、トリミング調整信号Ｆを出力して、チップ特性を調整することが可能である。テストモード時には、ｅ−ｆｕｓｅ２１をプログラムするためにプログラム用電源回路１０Ａが動作し、それ以外の回路は動作していないことから、プログラム用電源回路１０Ａを構成するコンデンサ１１は、テストモード以外の通常動作モードにおいてプログラム用電源回路以外の回路のコンデンサと兼用することもできる。
【選択図】図１

Description

本発明は、電気的フューズを有する半導体装置に関し、特に、外部からの入力電圧を他の電圧に変換して出力するように構成された電源供給用ＩＣなどにおいて、その出力電圧をプログラム設定（トリミング調整）するために用いられる電気的フューズと、その電気的フューズをプログラムするためのプログラム電圧を生成するプログラム用電源回路とを有する半導体装置に関する。

従来の半導体装置には、レーザ照射によって切断可能なフューズ素子をチップ上に備え、切断されたフューズ素子に応じてチップ特性を調整するというものがある。例えば特許文献１には、チップ特性調整手段に設けられたフューズ素子をレーザ照射により切断することによって、リフレッシュ周期を周囲温度の変化に対して調整可能とする方法が開示されている。

このように、レーザ照射によってフューズ素子を切断する場合には、フューズ素子を切断するために、レーザ装置のような大型かつ高価な装置を使用する必要がある。また、半導体装置がモールドされた後ではフューズ素子を切断することができず、モールド後に、切断されたフューズ素子に応じてチップの特性を調整することはできない。

近年、従来の半導体装置には、外部からプログラムすることが可能な電気的フューズ（以下、ｅ−ｆｕｓｅという）をチップ上に備えたものがある。ここで、ｅ−ｆｕｓｅとは、半導体装置内部に設けられた素子に対して通常の動作電圧よりも高い電圧を一定時間印加することにより、その電気的特性を不可逆的に変化させるものであって、フューズ素子と同等の機能を有するものである。例えば、ＭＯＳキャパシタ破壊型ｅ−ｆｕｓｅは、ＭＯＳキャパシタに高い電圧を一定時間印加すると、キャパシタの絶縁膜が破壊されて絶縁機能が失われ、電気伝導性が得られるということを利用して、フューズ素子として使用されている。通常、フューズ素子は、「導通」から切断による「絶縁」へと一方向に変化させるのが通常であるが、この場合は、「絶縁」から絶縁破壊による「導通」への一方向の変化であるため、アンチフューズとも呼ばれている。この種のｅ−ｆｕｓｅには、このＭＯＳキャパシタ破壊型の他に、ＤＴ−ＣＡＰ（ｄｅｅｐ Ｔｒｅｎｃｈ−Ｃａｐｃｉｔｏｒ）破壊型、メタル（ＧＣ：Ｇａｔｅ Ｃｈａｎｎｅｌ）溶断型などが挙げられる。

この種のｅ−ｆｕｓｅは、半導体装置の通常動作電圧よりも高い電圧を、一定時間、負荷に印加することによって素子を破壊するものであるため、素子破壊のための高電圧を印加する方法として、半導体装置に外部電圧印加用のパッドを設けて、外部電圧を印加することにより素子破壊するものがある。例えば特許文献２には、電流制御素子の電流通路に直列に設けた電気的フューズ（ｅ−ｆｕｓｅ）をトリミングすることにより所定の電流値を得る半導体集積回路において、フューズの電流制御素子側端子に電圧印加用パッドを設け、この電圧印加用パッドを介して電圧印加することにより電気的フューズ（ｅ−ｆｕｓｅ）を切断可能としたものが開示されている。

このように、外部電圧印加用パッドを設けて外部電圧を印加することにより、ｅ−ｆｕｓｅを破壊する場合には、ウエハ上の外部電圧印加用パッドに外部から直接プローブを接触させるため、半導体装置がモールドされた後ではｅ−ｆｕｓｅを破壊することができず、モールド後には、破壊されたｅ−ｆｕｓｅに応じてチップの特性を調整することができない。

さらに、半導体装置には、内部昇圧回路を備え、通常動作電圧よりも高いプログラム電圧を内部昇圧回路により生成してｅ−ｆｕｓｅを破壊をするものがある。例えば特許文献３には、プログラム用電源回路の内部に複数のテスト用ｅ−ｆｕｓｅを備え、これらのテスト用ｅ−ｆｕｓｅに負荷電圧を印加し、破壊されたテスト用ｅ−ｆｕｓｅの数に応じて作動する内部昇圧回路を用いて、半導体装置の通常プログラムに用いられる標準ｅ−ｆｕｓｅに対する最適負荷電圧を自動的に設定するプログラム用電源回路をチップ毎に備えた半導体装置が開示されている。このような半導体装置において、テスト用ｅ−ｆｕｓｅを破壊するための高電圧は、内部昇圧回路により生成される。このような事例について、以下に、図１１を用いて詳細に説明する。

図１１は、従来の内部昇圧回路を含む半導体装置の要部回路構成例を示すブロック図である。

図１１において、従来の半導体装置１００は、ｅ−ｆｕｓｅ１２１をプログラムするためのプログラム電圧を出力する内部昇圧回路１１０と、ｅ−ｆｕｓｅ１２１を含むｅ−ｆｕｓｅ構成部１２０とを有している。

この内部昇圧回路１１０は、基準電圧としての参照電圧ＶＲＥＦを発生する参照電圧発生回路１０１と、プログラム電圧の分圧電圧ＶＦＢと参照電圧ＶＲＥＦとを比較する電圧比較回路１０２と、その比較結果に基づいてプログラム電圧を出力する昇圧ポンプ１０３と、分圧電圧ＶＦＢを得るための抵抗Ｒ１およびＲ２とによって構成されている。

参照電圧発生回路１０１は、電源電圧ＶＤＤの出力端から電源供給され、制御信号ＥＮおよびＸＥＮによって制御されて、出力プログラム電圧の基準電圧として参照電圧ＶＲＥＦを生成する。

電圧比較回路１０２は、電源電圧ＶＤＤの出力端から電源供給され、制御信号ＥＮおよびＸＥＮによって制御されて、昇圧ポンプ１０３からの出力電圧を抵抗Ｒ１とＲ２により分圧させた分圧電圧ＶＦＢと参照電圧ＶＲＥＦとを比較して比較結果を示す信号を出力する。

昇圧ポンプ１０３は、電源電圧ＶＤＤの出力端から電源供給され、電圧比較回路１０２による比較結果と、制御信号ＥＮおよびＸＥＮとによって制御されて、ｅ−ｆｕｓｅ１２１をプログラムするためのプログラム電圧を生成する。

ｅ−ｆｕｓｅ構成部１２０は、ｅ−ｆｕｓｅ１２１と、これに接続されるＮＭＯＳトランジスタ１２２および抵抗１２３とによって構成されている。

ｅ−ｆｕｓｅ１２１は、昇圧ポンプ１０３からの出力プログラム電圧が供給可能とされるノードＶＦＵとノードＧＦＵとの間に接続されている。

ＮＭＯＳトランジスタ１２２および抵抗１２３は、ノードＧＦＵと接地電圧ＧＮＤの出力端との間に並列に接続され、ＮＭＯＳトランジスタ１２２のゲートには制御信号ＦＵＳＥＬの出力端が接続されている。

上記構成の内部昇圧回路１１０では、まず、電源電圧ＶＤＤが印加され、制御信号ＸＥＮに０Ｖが印加され、制御信号ＦＵＳＥＬに例えば３Ｖが印加された状態で、抵抗Ｒ２と抵抗Ｒ１により分圧された分圧電圧ＶＦＢと、参照電圧発生回路１０１から出力される基準電圧の参照電圧ＶＲＥＦとが電圧比較回路１０２により比較される。

次に、分圧電圧ＶＦＢが基準電圧である参照電圧ＶＲＥＦよりも低い場合には、出力比較結果を示す信号により昇圧ポンプ１０３が作動され、昇圧ポンプ１０３からの出力電圧が常に参照電圧ＶＲＥＦの抵抗分割比倍、ここでは（Ｒ１＋Ｒ２）／Ｒ１になるように設定されて、これがプログラム電圧としてｅ−ｆｕｓｅ１２１に印加されてｅ−ｆｕｓｅ１２１の絶縁を破壊して短絡状態とする。

このように、ｅ−ｆｕｓｅ１２１をプログラムするためのプログラム電圧を内部昇圧回路１１０により生成する場合、従来の内部昇圧回路１１０ではトランジスタ数が多く回路規模が大きくなり、これによって、チップ面積も大きくなるという問題があった。これを具体的に図１２に示している。

図１２は、図１１の内部昇圧回路１１０における参照電圧発生回路１０１および電圧比較回路１０２の要部具体的構成例を示す回路図である。

図１２に示すように、参照電圧発生回路１０１および電圧比較回路１０２は、多数のトランジスタやコンデンサによって構成されており、これによって、回路規模が大きくなってチップ面積も大きくなっている。
特開２０００−１６３９５５号公報（第００１５段落） 特開２００４−２５３６７６号公報（第０００６段落） 特開２００３−３１６７１号公報（第００１５段落）

しかしながら、上記従来技術には、以下のような問題がある。

上述した特許文献１のように、レーザ照射によってフューズ素子を切断する場合には、フューズ素子を切断するために、レーザ装置のような大型かつ高価な装置を使用する必要がある。

また、上述した特許文献２のように、外部電圧印加用パッドを設けてこれを介して外部電圧をｅ−ｆｕｓｅに印加することにより、このｅ−ｆｕｓｅを破壊する場合には、ウエハ上の外部電圧印加用パッドに外部からプローブを直接接触させる必要がある。このため、この半導体装置がモールドされた後では、外部電圧印加用パッド上もモールドされてしまい、プローブを外部電圧印加用パッドに直接接触させることができないことから、これに接続されたｅ−ｆｕｓｅ１２１を破壊することができない。よって、モールド後に、破壊されたｅ−ｆｕｓｅ１２１に応じてチップ特性を調整することはできないという問題があった。

さらに、上述した特許文献３のように、ｅ−ｆｕｓｅ１２１をプログラムするためのプログラム電圧を内部昇圧回路１１０で生成する場合、この従来の内部昇圧回路１１０では、回路規模が大きくなってチップ面積も大きくなるという問題があった。

本発明は、上記従来の問題を解決するもので、レーザ装置を用いない簡易な構成で、その占有チップ面積がより小さく、モールド後にもｅ−ｆｕｓｅをプログラム設定してチップ特性を調整することができるプログラム用電源回路を備えた半導体装置を提供することを目的とする。

本発明の半導体装置は、半導体チップ上に形成された一または複数の電気的フューズと、 該一または複数の電気的フューズを選択的にプログラムするプログラム電圧を生成するプログラム用電源回路とを備え、該プログラム用電源回路は、該プログラム電圧を生成するための少なくとも１個のコンデンサと、該コンデンサを用いて通常動作電圧を該プログラム電圧に昇圧制御して出力端から出力するためのトランジスタ手段とを有するものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の半導体装置におけるトランジスタ手段は、一方駆動端が電源電圧ＶＤＤの出力端に接続され、他方駆動端が前記出力端のノードＶＦＵに接続され、制御端が制御信号ＥＮの出力端に接続された第１トランジスタと、一方駆動端が該電源電圧ＶＤＤの出力端に接続され、他方駆動端がノードＶＣＡＰに接続され、制御端が制御信号ＸＥＮの出力端に接続された第２トランジスタと、一方駆動端が該ノードＶＣＡＰに接続され、他方駆動端が接地電圧ＧＮＤの出力端に接続され、制御端が制御信号ＸＥＮに接続された第３トランジスタとを有し、前記コンデンサは、その一方端が該ノードＶＦＵに接続され、その他方端が該ノードＶＣＡＰに接続されている。

さらに、好ましくは、本発明の半導体装置における電気的フューズの一方端が前記ノードＶＦＵに接続され、該電気的フューズの他方端と接地電圧ＧＮＤの出力端との間に、制御端が制御信号ＦＵＳＥＬの出力端に接続された第４トランジスタと抵抗とが並列に接続されている。

さらに、好ましくは、本発明の半導体装置における複数の電気的フューズがＮ個（Ｎは２以上の整数）の場合、該Ｎ個の電気的フューズの各一方端が前記ノードＶＦＵにそれぞれ接続され、該Ｎ個の電気的フューズのそれぞれの他方端と接地電圧ＧＮＤの出力端との各間にそれぞれ、制御端が制御信号ＦＵＳＥＬの出力端に接続された第４トランジスタと抵抗との並列回路がそれぞれ接続されており、該制御信号ＦＵＳＥＬにより、プログラムする電気的フューズが選択される。

さらに、好ましくは、本発明の半導体装置におけるコンデンサの両側に接続された第１および第２切り替えスイッチと、該コンデンサの両側から引き出された配線に接続された第３および第４切り替えスイッチとが設けられ、テストモード時に、該第１および第２切り替えスイッチが導通状態とされかつ該第３および第４切り替えスイッチが非導通状態とされ、通常動作モード時に、該第１および第２切り替えスイッチが非導通状態とされかつ該第３および第４切り替えスイッチが導通状態とされて、該通常動作モード時に該コンデンサを前記プログラム用電源回路以外の回路に用いるコンデンサと兼用される。

さらに、好ましくは、本発明の半導体装置は、外部からの入力電圧を他の電圧に変換して出力する電源供給用アナログ集積回路として構成されている。

さらに、好ましくは、本発明の半導体装置における一または複数の電気的フューズは、前記電源供給用アナログ集積回路がパッケージに実装された状態で出力電圧値がトリミング調整可能とされている。

さらに、好ましくは、本発明の半導体装置において、インターフェイス用のデジタル入力端子を用いて、外部から信号入力することにより前記プログラム用電源回路を駆動して、前記一または複数の電気的フューズに対して選択的にプログラムするプログラム電圧を生成する。

さらに、好ましくは、本発明の半導体装置において、前記外部からの入力信号に基づいて、前記トランジスタ手段を駆動して、前記コンデンサを用いて電源電圧を前記プログラム電圧に昇圧制御すると共に、前記一または複数の電気的フューズを選択的にプログラムするために該一または複数の電気的フューズを選択制御する。

さらに、好ましくは、本発明の半導体装置における電気的フューズは、通常動作モードとは別のテストモードによってプログラムされ、該通常動作モードでは前記プログラム用電源回路が動作されない構成とする。

さらに、好ましくは、本発明の半導体装置におけるプログラム用電源回路のコンデンサは、前記通常動作モードにおいて、定電圧回路の位相補償用または出力安定化用として兼用される。

さらに、好ましくは、本発明の半導体装置における電気的フューズは、前記定電圧回路からの出力電圧値を調整可能とする。

さらに、好ましくは、本発明の半導体装置におけるプログラム用電源回路のコンデンサは、テストモード以外の通常動作モードにおいて、アナログデジタル変換回路またはデジタルアナログ変換回路に使用されるコンデンサと兼用される。

さらに、好ましくは、本発明の半導体装置におけるプログラム用電源回路のコンデンサは、テストモード以外の通常動作モードにおいて、アナログデジタル変換回路またはデジタルアナログ変換回路の積分回路に使用されるコンデンサと兼用される。

さらに、好ましくは、本発明の半導体装置における通常動作電圧は電源電圧ＶＤＤ（またはＶＣＣ）であり、前記プログラム電圧は該電源電圧ＶＤＤ×ｍ（ｍは２以上の整数）である。

さらに、好ましくは、本発明の半導体装置における第１トランジスタおよび第２トランジスタはＰＭＯＳトランジスタであり、前記第３トランジスタはＮＭＯＳトランジスタである。

さらに、好ましくは、本発明の半導体装置における電気的フューズのプログラムは、切断または絶縁破壊による状態変化である。

上記構成により、以下に、本発明の作用について説明する。

本発明の半導体装置は、例えば、外部からの入力電圧を他の電圧に変換して出力するように構成された電源供給用ＩＣなどの半導体装置であって、その出力電圧を設定するために、テストモード時に、通常動作電圧（例えば電源電圧）よりも高いプログラム電圧が印加されて電気的ヒューズが切断または絶縁破壊されてプログラムされる。なお、ｅ−ｆｅｓｅの「切断」とは、焼成または溶断により電気的ヒューズを導通状態から非導通状態に変化させることであるが、それとは逆に、電気的ヒューズを非導通状態から導通状態に変化させることも、電気的ヒューズのプログラムには含まれる。即ち、本発明において、電気的ヒューズのプログラムとは、プログラム電圧により電気的ヒューズの状態を変化させることを意味する。

プログラム電圧は、半導体装置に内蔵されたプログラム用電源回路により生成され、モールド後、最終製品のパッケージ実装状態などにおいて、電気的ヒューズをプログラムしてチップ特性を調整（トリミング調整）することが可能である。

本発明において、プログラム用電源回路は、少なくとも１個のコンデンサおよび数個のトランジスタからなるトランジスタ手段を備えた簡易な構成とされており、より小さな占有面積の半導体装置を実現することが可能である。

さらに、テストモード時には、電気的ヒューズをプログラムするためにプログラム用電源回路を動作させ、プログラム用電源回路以外の回路は動作していないことから、プログラム用電源回路を構成するコンデンサは、テストモード以外の通常動作モードにおいてプログラム用電源回路以外の回路、例えば定電圧回路、アナログデジタル変換回路またはデジタルアナログ変換回路などに用いられているコンデンサを切り替えて兼用して使用することが可能とである。

なお、特許文献３に開示されている従来の半導体装置では、基本的にデジタル回路のプログラム設定のためにテスト用電気的ヒューズを設けており、非常に多数の電気的ヒューズが必要とされ、それらを駆動するための周辺回路も複雑なものとなっている。これに対して、本発明では、電源供給用アナログＩＣなどに用いられるため、電気的ヒューズの数も少なく、かつ、それらを駆動するために半導体装置に内蔵される回路も簡便なものとすることが可能である。

以上により、本発明によれば、プログラム用電源回路は、少なくとも１個のトランジスタと少なくとも１個のコンデンサとによって構成されており、簡易な構成で、面積が小さく、モールド後にｅ−ｆｕｓｅをプログラム設定してチップの特性を調整することが可能なプログラム用電源回路を備えた半導体装置を実現することが可能となる。さらに、プログラム用電源回路に使用されるコンデンサは、テストモード以外の通常動作モードにおいて、プログラム用電源回路部以外の定電圧回路やアナログデジタル変換回路、デジタルアナログ変換回路などにより使用可能であることから、さらに面積の縮小化を図ることができる。

以下に、本発明の半導体装置の実施形態１〜４について、図面を参照しながら詳細に説明する。

なお、以下の実施形態１〜４において、本発明の半導体装置は、半導体集積回路であって、外部からの入力電圧を他の電圧に変換して出力する電源供給用アナログ集積回路（ＩＣ）として構成されており、電気的ヒューズ（ｅ−ｆｕｓｅ）は、電源供給用アナログＩＣがパッケージに実装された状態で出力電圧値をトリミング調整するために用いられる。

（実施形態１）
図１は、本発明の実施形態１に係る半導体装置の要部具体的構成例を示す回路図である。

図１において、本実施形態１の半導体装置１Ａは、半導体チップ上に形成されたｅ−ｆｕｓｅ構成部２０Ａと、このｅ−ｆｕｓｅ構成部２０のｅ−ｆｕｓｅ２１をプログラムするプログラム電圧を生成するプログラム用電源回路１０Ａとを有している。

プログラム用電源回路１０Ａは、昇圧動作してプログラム電圧を生成するための１個のコンデンサ１１と、この昇圧動作を制御するためのトランジスタ手段としての第１トランジスタ、第２トランジスタおよび第３トランジスタであるＰＭＯＳトランジスタ１２、１３およびＮＭＯＳトランジスタ１４とを備えている。

コンデンサ１１は、ｅ−ｆｕｓｅ２１をプログラムするプログラム電圧を生成するための昇圧用のコンデンサであり、その一方端子がノードＶＦＵに接続され、その他方端子がノードＶＣＡＰに接続されている。

ＰＭＯＳトランジスタ１２は、そのソースが電源電圧ＶＤＤの出力端（ＶＤＤ端子はパッドの場合もある）に接続され、そのドレインがノードＶＦＵに接続され、そのゲートが制御信号ＥＮの出力端（これはパッドではない）に接続されている。

ＰＭＯＳトランジスタ１３は、そのソースが電源電圧ＶＤＤの出力端に接続され、そのドレインがノードＶＣＡＰに接続され、そのゲートが制御信号ＸＥＮの出力端（これはパッドではない）に接続されている。

ＮＭＯＳトランジスタ１４は、そのソースがノードＶＣＡＰに接続され、そのドレインが接地電圧ＧＮＤの出力端に接続され、そのゲートが制御信号ＸＥＮの出力端に接続されている。

トランジスタ手段としてのこれらのトランジスタ１２〜１４は、制御信号ＥＮおよびＸＥＮによって昇圧制御されて、コンデンサ１１に電荷が充電され、ｅ−ｆｕｓｅ２１を絶縁破壊してプログラムするための電源電圧ＶＤＤよりも高電圧のプログラム電圧（ここではＶＤＤ×２）が生成出力される。

ｅ−ｆｕｓｅ構成部２０Ａは、ｅ−ｆｕｓｅ２１と、ＮＭＯＳトランジスタ２２および、抵抗２３とによって構成されている。

ｅ−ｆｕｓｅ２１は、プログラム電圧が印加可能とされる入力側のノードＶＦＵと、出力側のノードＧＦＵとの間に接続されている。

ＮＭＯＳトランジスタ２２および抵抗２３は、ノードＧＦＵと接地電圧ＧＮＤの出力端との間に並列に接続され、ＮＭＯＳトランジスタ２２のゲートは制御信号ＦＵＳＥＬの出力端に接続されている。なお、電気的ヒューズであるｅ−ｆｕｓｅ２１は図１では一つ示しているが、複数設けられていてもよく、複数のｅ−ｆｕｓｅ２１を選択的にプログラムするために、制御信号ＦＵＳＥＬをＨレベルにしてｅ−ｆｕｓｅ２１毎にプログラム可能とする。

上記構成により、以下に、本実施形態１の半導体装置１Ａの動作を図２を用いて詳細に説明する。

図２は、図１のプログラム用電源回路１０Ａにおける各信号波形を示すタイミング図である。

図２に示すように、このプログラム用電源回路１０Ａにおいて、電源電圧ＶＤＤに例えば３Ｖが印加され、制御信号ＸＥＮに例えば３Ｖ（＝ＶＤＤ）が印加され、制御信号ＥＮに例えば０Ｖ（＝ＧＮＤ）が印加され、制御信号ＦＵＳＥＬに０Ｖが印加された状態が通常状態である。この通常状態では、制御信号ＸＥＮが３Ｖであるため、ＮＭＯＳトランジスタ１４はオン状態で、ＰＭＯＳトランジスタ１３がオフ状態となり、ノードＶＣＡＰは０Ｖ（＝ＧＮＤ）となる。また、制御信号ＥＮが０Ｖであるため、ＰＭＯＳトランジスタ１２はオン状態となり、ノードＶＦＵは３Ｖ（＝ＶＤＤ）となる。したがって、コンデンサ１１の両端の電圧差は３Ｖとなり、容量値に応じた電荷がコンデンサ１１に充電されることになる。

次に、制御信号ＸＥＮに例えば０Ｖが印加され、制御信号ＥＮに例えば３Ｖが印加され、制御信号ＦＵＳＥＬに例えば３Ｖが印加された状態がｅ−ｆｕｓｅ２１を絶縁破壊してプログラムする破壊状態（テストモード）である。この破壊状態では、制御信号ＸＥＮが０Ｖであるため、ＮＭＯＳトランジスタ１４がオフ状態で、ＰＭＯＳトランジスタ１３がオン状態となり、ノードＶＣＡＰは３Ｖ（＝ＶＤＤ）となる。また、制御信号ＥＮが３Ｖであるため、ＰＭＯＳトランジスタ１２はオフ状態となり、ノードＶＦＵの電位は、上述したコンデンサ１１の両端の電圧差３ＶがノードＶＣＡＰの電圧３Ｖに加算されて、３Ｖ＋３Ｖ＝６Ｖとなり、通常電圧３Ｖよりも高い破壊電圧６Ｖがプログラム電圧として生成されてｅ−ｆｕｓｅ２１に出力される。このプログラム電圧によってｅ−ｆｕｓｅ２１が絶縁破壊してプログラムされる。

以上のように、本実施形態１のプログラム用電源回路１０Ａによれば、１個のコンデンサ１１と３個のトランジスタ１２〜１４という簡単な構成で、ｅ−ｆｕｓｅ２１をプログラムするプログラム電圧を生成することができる。したがって、従来用いていたレーザ装置を用いない簡易な構成で、その占有チップ面積がより小さく、モールド後にもｅ−ｆｕｓｅ構成部２０Ａのｅ−ｆｕｓｅ２１をプログラム設定してチップ特性を調整することが可能なプログラム用電源回路１０Ａを備えた半導体装置１Ａを実現することができる。

これに対して、図１１に示した従来の内部昇圧回路１１０は、参照電圧発生回路１０１、電圧比較回路１０２および昇圧ポンプ１０３によって構成されており、トランジスタ数も圧倒的に多くて回路規模が大きく、チップ面積が大幅に大きくなっている。

下記表１に、従来の内部昇圧回路１１０と本実施形態１のプログラム用電源回路１０Ａについて、素子数とその占有面積とを比較して示している。下記表１に示すように、本実施形態１のプログラム用電源回路１０Ａによれば、従来の内部昇圧回路１１０に比べて、素子数および面積共に大幅に少なくなっている。

以下に、従来の内部昇圧回路１１０（プログラム用電源回路）の構成が複雑になる理由について説明する。

従来の内部昇圧回路１１０では、デジタルＬＳＩのプログラムを目的としてｅ−ｆｕｓｅ１２１をプログラムするため、プログラムされるｅ−ｆｕｓｅ１２１の数が多くなっている。例えば、１ｋ ｂｉｔのプログラム領域では、最大１０００個のｅ−ｆｕｓｅ１２１を溶断などによりプログラムする必要がある。したがって、ｅ−ｆｕｓｅ１２１をプログラムするための昇圧電圧を最適かつ正確に生成する必要があるため、図１１に示したような複雑な回路構成となっている。

これに対して、本実施形態１では、主としてアナログＬＳＩのトリミング（調整）を目的としてｅ−ｆｕｓｅ２１（電気的フューズ）をプログラムする。このトリミング対象は、主として出力電圧であるため、プログラムされるｅ−ｆｕｓｅ２１の数は多くない。例えば、１０ｂｉｔのトリミングを行う場合、最大１０個のｅ−ｆｕｓｅ２１を溶断などによりプログラムすればよく、ｅ−ｆｕｓｅ２１をプログラムするための昇圧電圧は大まかな電圧とすることができる。このため、簡易な構成とすることができる。

ところで、ｅ−ｆｕｓｅ２１のプログラムはテストモード時（破壊状態時）に行われ、プログラム用電源回路１０Ａはテストモード時のみ動作すればよい。したがって、テストモード時以外の通常動作モード時においては、プログラム用電源回路１０Ａが動作しないため、プログラム用電源回路１０Ａを構成するコンデンサ１１は、テストモード時以外の通常動作モード時において、プログラム用電源回路１０Ａ以外の回路により使用することができる。

以下に、この点に着目した実施形態２〜４について詳細に説明する。なお、ｅ−ｆｕｓｅ２１のプログラムはテストモード時（破壊モード時）のみに行われるため、プログラム用電源回路１０Ａはテストモード時（破壊モード時）のみで動作すればよいという点に着目して、以下の実施形態２〜４としている。

（実施形態２）
本実施形態２では、プログラム用電源回路１０Ａを構成するコンデンサ１１は、テストモード以外の通常動作モード時において、定電圧回路の位相補償用または出力安定化用として使用する場合について説明する。

図３は、本発明の実施形態２に係る半導体装置の要部具体的構成例を示す回路図である。

図３において、本実施形態２の半導体装置１Ｂは、半導体チップ上に形成されたｅ−ｆｕｓｅ構成部２０Ａと、このｅ−ｆｕｓｅ構成部２０Ａのｅ−ｆｕｓｅ２１をプログラムするプログラム電圧を生成するプログラム用電源回路１０Ｂと、通常動作モード時に使用される定電圧回路３０とを備えている。

プログラム用電源回路１０Ｂは、コンデンサ１１を定電圧回路３０の位相補償用コンデンサまたは出力安定化用コンデンサとして使用可能なように、切替スイッチ１５〜１８が設けられている以外は上記実施形態１のプログラム用電源回路１０Ａの場合と同様であるため、対応する部材に同じ参照番号を付してその詳細な説明を省略する。

切り替えスイッチ１５および１６は、コンデンサ１１の両側に設けられ、プログラム用電源回路１０Ｂを構成するトランジスタ１２および１３の各一方端にそれぞれ接続されている。

切り替えスイッチ１７および１８は、コンデンサ１１の両側から引き出された各配線に設けられ、コンデンサ１１の両側から各切り替えスイッチ１７および１８をそれぞれ介して定電圧回路３０の入出力端に接続されている。これらの切り替えスイッチ１５〜１８としてはそれぞれ、図４に示すような一般的なＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されたトランスミッションゲートを用いることができる。

図５は、図３の定電圧回路３０の要部具体的構成例を示す回路図である。

図５において、この定電圧回路３０は、破線で囲った位相補償用コンデンサＣ１および出力安定化用コンデンサＣ２を備えている。本実施形態２では、この位相補償用コンデンサＣ１または出力安定化用コンデンサＣ２を、切り替えスイッチ１５および１６と切り替えスイッチ１７および１８とを切り替えることにより、プログラム用電源回路１０Ｂのコンデンサ１１として兼用する。

即ち、テストモードでは、切り替えスイッチ１５および１６が導通状態（オン状態）、切り替えスイッチ１７および１８が非導通状態（オフ状態）となり、コンデンサ１１をプログラム用電源回路１０Ｂにより使用することができる。また、テストモード以外の通常動作モードでは、切り替えスイッチ１５および１６が非導通状態（オフ状態）、切り替えスイッチ１７および１８が導通状態（オン状態）となり、破線で囲った位相補償用コンデンサＣ１または出力安定化用コンデンサＣ２の代わりに、その両端を外部に引き出してコンデンサ１１の両端に接続すれば、コンデンサ１１を定電圧回路３０により使用することができる。

本実施形態２において、ｅ−ｆｕｓｅ２１は、定電圧回路３０からの出力電圧値を調整（トリミング）するために用いることができる。

この定電圧回路３０からの出力電圧値を調整する場合について、図６を用いて、３ｂｉｔのトリミングを行う場合について説明する。

図６は、図５の定電圧回路からの出力電圧値を調整する場合について説明するための要部具体的構成例を示す回路図である。

図６において、ｅ−ｆｕｓｅ２１１〜２１３のいずれかと抵抗Ｒとの各接続点がバッファＴ１〜Ｔ３をそれぞれ介してロジック回路３１に接続されており、ロジック回路３１の出力信号Ｓ１〜Ｓ８が、図４と同様のトランスミッションゲートＴＧ１〜ＴＧ８の制御信号として用いられる。抵抗群３２は、複数の抵抗ｒが直列接続されたものであり、出力安定化用コンデンサＣ２と並列に、接地電圧ＧＮＤと定電圧回路３０の出力ＶＯＵＴとの間に接続されている。トランスミッションゲートＴＧ１〜ＴＧ８はそれぞれ、各抵抗ｒの接続点と定電圧回路３０の入力部との間に接続されている。

トランスミッションゲートＴＧ１〜ＴＧ８は、図４に示すような一般的なトランスミッションゲートにより構成され、ＯＮ／ＯＦＦノードに入力される信号がＨレベルの場合にはトランスミッションゲートはオン状態、ＯＮ／ＯＦＦノードに入力される信号がＬレベルの場合にはトランスミッションゲートはオフ状態となる。

図６に示すｅ−ｆｕｓｅ２１１が溶断（導通）されている場合（ＮＭＯＳトランジスタ２２１のゲートへの制御信号ＦＵＳＥＬがＨレベルのとき）には、下記表２のように、トリミング調整信号Ｆ１はＨレベルとなり、バッファＴ１からの出力信号はＨレベルとなる。これに対して、ｅ−ｆｕｓｅ２１１が未溶断（非導通＝オープン）の場合（ＮＭＯＳトランジスタ２２１のゲートへの制御信号ＦＵＳＥＬがＬレベルのとき）には、トリミング調整信号Ｆ１はＬレベルとなり、バッファＴ１からの出力信号はＬレベルとなる。ｅ−ｆｕｓｅ２１２およびｅ−ｆｕｓｅ２１３についても同様に、ｅ−ｆｕｓｅ２１２およびｅ−ｆｕｓｅ２１３が溶断（導通）されている場合（ＮＭＯＳトランジスタ２２２および２２３のゲートへの制御信号ＦＵＳＥＬがＨレベルのとき）には、下記表２のように、トリミング調整信号Ｆ２およびＦ３は共にＨレベルとなり、バッファＴ２およびＴ３からの各出力信号も共にＨレベルとなる。また、ｅ−ｆｕｓｅ２１２およびｅ−ｆｕｓｅ２１３が未溶断（オープン）の場合（ＮＭＯＳトランジスタ２２２および２２３のゲートへの制御信号ＦＵＳＥＬがＬレベルのとき）には、下記表２のように、トリミング調整信号Ｆ２およびＦ３は共にＬレベルとなり、バッファＴ２およびＴ３からの各出力信号も共にＬレベルとなる。

これらのｅ−ｆｕｓｅ２１１〜ｅ−ｆｕｓｅ２１３の溶断と未溶断の状態によって、バッファＴ１、Ｔ２およびＴ３がＬレベルまたはＨレベルになり、下記表３の真理値表に従うロジック回路３１によって、そのロジック回路３１からの出力信号Ｓ１〜Ｓ８のうちの一つがＨレベルとされる。

次に、ロジック回路３１からの出力信号Ｓ１〜Ｓ８のうち、Ｈレベルとなった信号ラインに接続されるトランスミッションゲートＴＧ１〜ＴＧ８のいずれかがオン（導通）状態となり、定電圧回路３０の出力信号ＶＯＵＴから抵抗群３２により分圧された分圧電圧が選択されて定電圧回路３０に入力され、この分圧電圧と、もう一方の入力電圧である参照電圧ＶＲＥＦＦとが比較されて、その分圧電圧に応じた出力電圧ＶＯＵＴが決定される。

なお、図６では、３個のｅ−ｆｕｓｅ１２１〜１２３を用いてロジック回路３１によりその出力信号Ｓ１〜Ｓ８のうちの一つをＨレベルとしたが、これに限らず、例えば８個のｅ−ｆｕｓｅ１２１〜１２８を用いて信号Ｔ１〜Ｔ８のレベルを直接、そのロジック回路３１からの出力信号Ｓ１〜Ｓ８のレベルとすることもできる。さらに、図６では、定電圧回路３０の出力信号ＶＯＵＴから分圧された分圧電圧を定電圧回路３０に入力させているため、トランスミッションゲートＴＧを図７（ａ）のように構成したが、これに限らず、図７（ｂ）に示すように構成してもよい。

以上のように、本実施形態２によれば、このプログラム用電源回路１０Ｂは、３個のトランジスタ１２〜１４と１個のコンデンサ１１とによって構成されており、簡易な構成で、チップ占有面積が小さく、モールド後にｅ−ｆｕｓｅ２１または、ｅ−ｆｕｓｅ２１１〜２１３をプログラム設定してチップ特性を調整することが可能なプログラム用電源回路１０Ｂを備えた半導体装置１Ｂを実現することができる。さらに、プログラム用電源回路１０Ｂに使用されるコンデンサ１１は、テストモード以外の通常動作モードにおいて、プログラム用電源回路１０Ｂ以外の定電圧回路３０により、位相補償用コンデンサＣ１または出力安定化用コンデンサＣ２の代わりに使用可能であることから、さらにチップ占有面積の縮小化を図ることができる。

（実施形態３）
本実施形態３において、プログラム用電源回路を構成するコンデンサ１１は、テストモード以外の通常動作モードにおいて、アナログデジタル変換回路を構成する積分回路により使用される場合について詳細に説明する。

図８は、本発明の実施形態３に係る半導体装置の要部具体的構成例を示す回路図である。

図８において、本実施形態３の半導体装置１Ｃは、半導体チップ上に形成されたｅ−ｆｕｓｅ構成部２０Ａと、このｅ−ｆｕｓｅ構成部２０Ａのｅ−ｆｕｓｅ２１をプログラムするプログラム電圧を生成するプログラム用電源回路１０Ｂと、通常動作モード時にのみ使用されるアナログデジタル変換回路４０とを備えている。

この場合、プログラム用電源回路１０Ｂは、コンデンサ１１をアナログデジタル変換回路４０を構成する積分回路のコンデンサとして使用可能なように、切替スイッチ１５〜１８が設けられている以外は上記実施形態１のプログラム用電源回路１０Ａの場合と同様の構成であるため、対応する部材には同じ参照番号を付してその詳細な説明を省略する。

切り替えスイッチ１５および１６は、コンデンサ１１の両側に設けられ、プログラム用電源回路１０Ｂを構成するトランジスタ１２および１３に接続されている。また、切り替えスイッチ１７および１８は、コンデンサ１１の両側から引き出された配線に設けられ、コンデンサ１１の両側から切り替えスイッチ１７および１８をそれぞれ介してアナログデジタル変換回路４０に接続されている。これらの切り替えスイッチ１５〜１８としては、図４に示すものと同様に、一般的なＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されたトランスミッションゲートを用いることができる。

図９（ａ）は、図８のアナログデジタル変換回路４０の要部具体的構成例を示すブロック図であり、図９（ｂ）は、図９（ａ）の積分回路の要部具体的構成例を示す回路図である。

図９（ａ）において、アナログデジタル変換回路４０は、一般的な計数型アナログデジタル変換回路であり、スイッチ４１を介して入力信号Ｖｉｎが入力され、スイッチ４２を介して参照信号Ｖｒｅｆが入力される積分回路４３と、この積分回路４３からの出力信号が入力されるコンパレータ４４と、このコンパレータ４４からの出力信号とクロック信号生成部４５からのクロック信号ＣＬＫが入力され、スイッチ４１および４２を制御する制御信号を生成する制御部４６と、この制御部４６からの出力信号とコンパレータ４４からの出力信号が入力されるカウンタ４７とを備えている。

この積分回路４３は、図９（ｂ）に示すように、負入力部に抵抗Ｒが接続され、正入力部に接地電圧ＧＮＤの出力端が接続されたオペレーショナルアンプ４３１と、このオペレーショナルアンプ４３１の負入力部と出力部との間に接続されたコンデンサＣとを備えている。本実施形態３では、この積分回路４３の帰還用のコンデンサＣを、プログラム用電源回路１０Ｂのコンデンサ１１として兼用する。

テストモードでは、切り替えスイッチ１５および１６が導通状態（オン状態）で、切り替えスイッチ１７および１８が非導通状態（オフ状態）となり、コンデンサ１１をプログラム用電源回路１０Ｂにより使用することができる。また、テストモード以外の通常動作モードでは、切り替えスイッチ１５および１６が非導通状態（オフ状態）で、切り替えスイッチ１７および１８が導通状態（オン状態）となり、コンデンサ１１をアナログデジタル変換回路４０により使用することができる。

以上のように、本実施形態３によれば、プログラム用電源回路１０Ｂは、３個のトランジスタ１２〜１４と１個のコンデンサ１１とによって構成されており、簡易な構成で、面積が小さく、モールド後に、ｅ−ｆｕｓｅ２１をプログラム設定してチップ特性を調整することが可能なプログラム用電源回路１０Ｂを備えた半導体装置１Ｃを実現することが可能となる。さらに、プログラム用電源回路１０Ｂに使用されるコンデンサ１１は、テストモード以外の通常動作モードにおいて、プログラム用電源回路１０Ｂ以外のアナログデジタル変換回路４０により使用可能であることから、さらにチップ占有面積の縮小化を図ることができる。

（実施形態４）
本実施形態４では、プログラム用電源回路を構成するコンデンサ１１は、テストモード以外の通常動作モードにおいて、デジタルアナログ変換回路を構成する積分回路により使用される場合について説明する。

図１０は、本発明の実施形態４に係る半導体装置の要部具体的構成例を示す回路図である。

図１０において、本実施形態４の半導体装置１Ｄは、半導体チップ上に形成されたｅ−ｆｕｓｅ構成部２０Ａと、このｅ−ｆｕｓｅ構成部２０Ａのｅ−ｆｕｓｅ２１をプログラムするプログラム電圧を生成するプログラム用電源回路１０Ｂと、通常動作モード時にのみ使用されるデジタルアナログ変換回路５０とを備えている。

このプログラム用電源回路１０Ｂは、コンデンサ１１をデジタルアナログ変換回路５０のコンデンサとして使用可能なように、切替スイッチ１５〜１８が設けられている以外は実施形態１のプログラム用電源回路１０Ａと同様であるため、対応する部分に同じ参照番号を付して詳細な説明を省略する。

切り替えスイッチ１５および１６は、コンデンサ１１の両側に設けられ、プログラム用電源回路１０Ｂを構成するトランジスタ１２および１３に接続されている。また、切り替えスイッチ１７および１８は、コンデンサ１１の両側から引き出された配線に設けられ、コンデンサ１１の両側から切り替えスイッチ１７および１８を介してデジタルアナログ変換回路５０に接続されている。これらの切り替えスイッチ１５〜１８としては、図４で示すように、一般的なＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されたトランスミッションゲートを用いることができる。

テストモードでは、切り替えスイッチ１５および１６が導通状態（オン状態）で、切り替えスイッチ１７および１８が非導通状態（オフ状態）となり、コンデンサ１１をプログラム用電源回路１０Ｂにより使用することができる。また、テストモード以外の通常動作モードでは、切り替えスイッチ１５および１６が非導通状態（オフ状態）で、切り替えスイッチ１７および１８が導通状態（オン状態）となり、コンデンサ１１をデジタルアナログ変換回路５０により使用することができる。

したがって、本実施形態４では、プログラム用電源回路１０Ｂは、３個のトランジスタ１２〜１４と１個のコンデンサ１１とによって構成されており、簡易な構成で、面積が小さく、モールド後にｅ−ｆｕｓｅ２１をプログラム設定してチップ特性を調整することが可能なプログラム用電源回路１０Ｂを備えた半導体装置１Ｄを実現することが可能となる。さらに、プログラム用電源回路１０Ｂに使用されるコンデンサ１１は、テストモード以外の通常動作モードにおいて、プログラム用電源回路１０Ｂ以外のデジタルアナログ変換回路５０により使用可能であることから、さらにチップ占有面積の縮小化を図ることができる。

以上のように、本実施形態１〜４によれば、１個のコンデンサ１１と３個のトランジスタ１２〜１４という簡易な構成であり、モールド後、最終製品のパッケージ実装状態において、通常動作電圧よりも高いプログラム電圧を生成してｅ−ｆｕｓｅ２１をプログラムすることにより、トリミング調整信号Ｆを出力して、チップ特性を調整することが可能である。これによって、レーザ装置を用いない簡易な構成で、その占有チップ面積がより小さく、モールド後にもｅ−ｆｕｓｅ２１をプログラム設定してチップ特性を調整することができる。また、本実施形態２〜４によれば、テストモード時には、ｅ−ｆｕｓｅ２１をプログラムするためにプログラム用電源回路１０Ｂが動作し、それ以外の回路は動作していないことから、プログラム用電源回路１０Ｂを構成するコンデンサ１１は、テストモード以外の通常動作モードにおいてプログラム用電源回路以外の回路、例えば定電圧回路３０、アナログデジタル変換回路４０、またはデジタルアナログ変換回路５０などに用いられているコンデンサと兼用して使用することができる。

なお、上記実施形態１〜４では、特に説明しなかったが、半導体チップ上に形成された一または複数のｅ−ｆｕｓｅ２１と、一または複数のｅ−ｆｕｓｅ２１を選択的にプログラムするプログラム電圧を生成するプログラム用電源回路１０Ａまたは１０Ｂとを備え、このプログラム用電源回路１０Ａまたは１０Ｂは、プログラム電圧を生成するための少なくとも１個のコンデンサ１１と、このコンデンサ１１を用いて通常動作電圧（例えば電源電圧ＶＤＤ）をプログラム電圧（例えばＶＤＤ×２）に昇圧制御して出力端（ノードＶＦＵ）から出力するためのトランジスタ手段（ここでは３個のトランジスタを用いたがこれに限らない）とを有していれば、レーザ装置を用いない簡易な構成で、その占有チップ面積がより小さく、モールド後にもｅ−ｆｕｓｅ２１をプログラム設定してチップ特性を調整することができる本発明の目的を達成することができる。ここでは、コンデンサ１１は１個であるが、複数個用いて、破壊時に直列に接続することで、通常動作電圧（例えば電源電圧ＶＤＤ）からプログラム電圧（例えばＶＤＤ×Ｍ；Ｍは３以上の整数）を生成、または、破壊時に並列に接続することで、通常動作電圧（例えば電源電圧ＶＤＤ）からプログラム電圧（例えばＶＤＤ×（１＋１／Ｌ）;Ｌは２以上の整数）を生成、または破壊時に直列と並列に組み合わせて接続することで通常動作電圧からプログラム電圧を生成するようにしてもよい。

また、上記実施形態１〜４では、ｅ−ｆｕｓｅ２１の一方端がノードＶＦＵに接続され、ｅ−ｆｕｓｅ２１の他方端と接地電圧ＧＮＤの出力端との間に、制御端（ゲート）が制御信号ＦＵＳＥＬの出力端に接続された第４トランジスタとしてのＮＭＯＳトランジスタ２２と抵抗２３とが並列に接続されている場合について説明したが、これに限らず、複数のｅ−ｆｕｓｅがＮ個（Ｎは２以上の整数）の場合であってもよく、Ｎ個のｅ−ｆｕｓｅの各一方端がノードＶＦＵにそれぞれ接続され、Ｎ個のｅ−ｆｕｓｅのそれぞれの他方端と接地電圧ＧＮＤの出力端との各間にそれぞれ、制御端（ゲート）が制御信号ＦＵＳＥＬの出力端に接続された第４トランジスタと抵抗との並列回路がそれぞれ接続され、この制御信号ＦＵＳＥＬにより、プログラムする電気的フューズが選択されてもよい。

さらに、上記実施形態１〜４では、特に説明しなかったが、インターフェイス用のデジタル入力端子を用いて、外部から信号入力することによりプログラム用電源回路１０Ａまたは１０Ｂを駆動して、一または複数のｅ−ｆｕｓｅに対して選択的にプログラムするプログラム電圧を生成することができる。この場合、この外部からの入力信号に基づいて、トランジスタ手段（三つのトランジスタ１２〜１４）を駆動して、コンデンサ１１を用いて電源電圧ＶＤＤをプログラム電圧（ＶＤＤ×２）に昇圧制御すると共に、一または複数のｅ−ｆｕｓｅを選択的にプログラムするために一または複数のｅ−ｆｕｓｅを選択制御することができる。

以上のように、本発明の好ましい実施形態１〜４を用いて本発明を例示してきたが、本発明は、この実施形態１〜４に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜４の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、電気的フューズを有する半導体装置に関し、特に、外部からの入力電圧を他の電圧に変換して出力するように構成された電源供給用ＩＣなどにおいて、その出力電圧をプログラム設定（トリミング調整）するために用いられる電気的フューズと、その電気的フューズをプログラムするためのプログラム用電圧を生成するプログラム用電源回路とを有する半導体装置の分野において、プログラム用電源回路は、少なくとも１個のトランジスタと少なくとも１個のコンデンサとによって構成されており、簡易な構成で、面積が小さく、モールド後にｅ−ｆｕｓｅをプログラム設定してチップの特性を調整することが可能なプログラム用電源回路を備えた半導体装置を実現することが可能となる。さらに、プログラム用電源回路に使用されるコンデンサは、テストモード以外の通常動作モードにおいて、プログラム用電源回路部以外の定電圧回路やアナログデジタル変換回路、デジタルアナログ変換回路などにより使用可能であることから、さらに面積の縮小化を図ることができる。

本発明の実施形態１に係る半導体装置の要部具体的構成例を示す回路図である。 図１のプログラム用電源回路における各信号波形を示すタイミング図である。 本発明の実施形態２に係る半導体装置の要部具体的構成例を示す回路図である。 図３の切り替えスイッチとして用いるトランスミッションゲートを示す回路図である。 図３の定電圧回路の要部具体的構成例を示す回路図である。 図５の定電圧回路からの出力電圧値を調整する場合について説明するための要部具体的構成例を示す回路図である。 （ａ）および（ｂ）はそれぞれ、図６の出力電圧ＶＯＵＴから分圧された分圧電圧を定電圧回路に入力信号として入力させるための接続部の一部構成例を示す回路図である。 本発明の実施形態３に係る半導体装置の要部具体的構成例を示す回路図である。 （ａ）は、図８のアナログデジタル変換回路の要部具体的構成例を示すブロック図であり、（ｂ）は、（ａ）の積分回路の要部具体的構成例を示す回路図である。 本発明の実施形態４に係る半導体装置の要部具体的構成例を示す回路図である。 従来の内部昇圧回路を含む半導体装置の要部回路構成例を示すブロック図である。 図１１の内部昇圧回路における参照電圧発生回路および電圧比較回路の要部具体的構成例を示す回路図である。

符号の説明

１Ａ、１Ｂ、１Ｃ、１Ｄ 半導体装置
１０Ａ、１０Ｂ プログラム用電源回路
１１、Ｃ１、Ｃ２、Ｃ コンデンサ
１２、１３ ＰＭＯＳトランジスタ
１４、２２、２２１、２２２、２２３ ＮＭＯＳトランジスタ
１５、１６、１７、１８ 切り替えスイッチ
２０Ａ ｅ−ｆｕｓｅ構成部
２１、２１１、２１２、２１３ ｅ−ｆｕｓｅ（電気的ヒューズ）
２３、Ｒ、ｒ 抵抗
３０ 定電圧回路
３１ ロジック回路
３２ 抵抗群
４０ アナログデジタル変換回路
４１、４２ スイッチ
４３ 積分回路
４３１ オペレーショナルアンプ
４４ コンパレータ
４５ クロック信号生成部
４６ 制御部
４７ カウンタ
５０ デジタルアナログ変換回路
Ｆ、Ｆ１〜Ｆ３ トリミング調整信号
Ｔ１、Ｔ２、Ｔ３ バッファ
ＴＧ１、ＴＧ２、ＴＧ３ トランスミッションゲート
Ｃ１ 位相補償用コンデンサ
Ｃ２ 出力安定化用コンデンサ
Ｃ コンデンサ

Claims (17)

1. 半導体チップ上に形成された一または複数の電気的フューズと、
   該一または複数の電気的フューズを選択的にプログラムするプログラム電圧を生成するプログラム用電源回路とを備え、
   該プログラム用電源回路は、該プログラム電圧を生成するための少なくとも１個のコンデンサと、該コンデンサを用いて通常動作電圧を該プログラム電圧に昇圧制御して出力端から出力するためのトランジスタ手段とを有する半導体装置。
2. 前記トランジスタ手段は、
   一方駆動端が電源電圧ＶＤＤの出力端に接続され、他方駆動端が前記出力端のノードＶＦＵに接続され、制御端が制御信号ＥＮの出力端に接続された第１トランジスタと、
   一方駆動端が該電源電圧ＶＤＤの出力端に接続され、他方駆動端がノードＶＣＡＰに接続され、制御端が制御信号ＸＥＮの出力端に接続された第２トランジスタと、
   一方駆動端が該ノードＶＣＡＰに接続され、他方駆動端が接地電圧ＧＮＤの出力端に接続され、制御端が制御信号ＸＥＮに接続された第３トランジスタとを有し、
   前記コンデンサは、その一方端が該ノードＶＦＵに接続され、その他方端が該ノードＶＣＡＰに接続された請求項１に記載の半導体装置。
3. 前記電気的フューズの一方端が前記ノードＶＦＵに接続され、該電気的フューズの他方端と接地電圧ＧＮＤの出力端との間に、制御端が制御信号ＦＵＳＥＬの出力端に接続された第４トランジスタと抵抗とが並列に接続されている請求項１または２に記載の半導体装置。
4. 前記複数の電気的フューズがＮ個（Ｎは２以上の整数）の場合、該Ｎ個の電気的フューズの各一方端が前記ノードＶＦＵにそれぞれ接続され、該Ｎ個の電気的フューズのそれぞれの他方端と接地電圧ＧＮＤの出力端との各間にそれぞれ、制御端が制御信号ＦＵＳＥＬの出力端に接続された第４トランジスタと抵抗との並列回路がそれぞれ接続されており、該制御信号ＦＵＳＥＬにより、プログラムする電気的フューズが選択される請求項１または２に記載の半導体装置。
5. 前記コンデンサの両側に接続された第１および第２切り替えスイッチと、該コンデンサの両側から引き出された配線に接続された第３および第４切り替えスイッチとが設けられ、テストモード時に、該第１および第２切り替えスイッチが導通状態とされかつ該第３および第４切り替えスイッチが非導通状態とされ、通常動作モード時に、該第１および第２切り替えスイッチが非導通状態とされかつ該第３および第４切り替えスイッチが導通状態とされて、該通常動作モード時に該コンデンサを前記プログラム用電源回路以外の回路に用いるコンデンサと兼用される請求項１または２に記載の半導体装置。
6. 外部からの入力電圧を他の電圧に変換して出力する電源供給用アナログ集積回路として構成されている請求項１に記載の半導体装置。
7. 前記一または複数の電気的フューズは、前記電源供給用アナログ集積回路がパッケージに実装された状態で出力電圧値がトリミング調整可能とされている請求項６に記載の半導体装置。
8. インターフェイス用のデジタル入力端子を用いて、外部から信号入力することにより前記プログラム用電源回路を駆動して、前記一または複数の電気的フューズに対して選択的にプログラムするプログラム電圧を生成する請求項１または７に記載の半導体装置。
9. 前記外部からの入力信号に基づいて、前記トランジスタ手段を駆動して、前記コンデンサを用いて電源電圧を前記プログラム電圧に昇圧制御すると共に、前記一または複数の電気的フューズを選択的にプログラムするために該一または複数の電気的フューズを選択制御する請求項８に記載の半導体装置。
10. 前記電気的フューズは、通常動作モードとは別のテストモードによってプログラムされ、該通常動作モードでは前記プログラム用電源回路が動作されない構成とした請求項１または５に記載の半導体装置。
11. 前記プログラム用電源回路のコンデンサは、前記通常動作モードにおいて、定電圧回路の位相補償用または出力安定化用として兼用される請求項５に記載の半導体装置。
12. 前記電気的フューズは、前記定電圧回路からの出力電圧値を調整可能とする請求項１１に記載の半導体装置。
13. 前記プログラム用電源回路のコンデンサは、テストモード以外の通常動作モードにおいて、アナログデジタル変換回路またはデジタルアナログ変換回路に使用されるコンデンサと兼用される請求項５に記載の半導体装置。
14. 前記プログラム用電源回路のコンデンサは、テストモード以外の通常動作モードにおいて、アナログデジタル変換回路またはデジタルアナログ変換回路の積分回路に使用されるコンデンサと兼用される請求項５に記載の半導体装置。
15. 前記通常動作電圧は電源電圧ＶＤＤであり、前記プログラム電圧は該電源電圧ＶＤＤ×ｍ（ｍは２以上の整数）である請求項１に記載の半導体装置。
16. 前記第１トランジスタおよび第２トランジスタはＰＭＯＳトランジスタであり、前記第３トランジスタはＮＭＯＳトランジスタである請求項２に記載の半導体装置。
17. 前記電気的フューズのプログラムは、切断または絶縁破壊による状態変化である請求項１、３および４のいずれかに記載の半導体装置。

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