JP2005020506A - Ｐｌｌ回路 - Google Patents
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Abstract
【課題】ＰＬＬ回路を安定して動作させることが可能な技術を提供する。
【解決手段】ＰＬＬ回路１００が備えるチャージポンプ回路３は定電流出力型であり、ループフィルタ４が有するコンデンサに対して定電流で充放電を行う。電圧制御発振器（ＶＣＯ）５には、ループフィルタ４から出力される周波数制御電圧ＶＴに応じて変化する電流が流れ、この電流の変化率によって電圧−周波数変換利得Ｋｖが決定する。ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動する際、チャージポンプ回路３における定電流と、ＶＣＯ５における電流の変化率とは反対方向に変動する。その結果、位相比較部１の変換利得ＫｐとＶＣＯ５の変換利得Ｋｖとは反対方向に変動し、総利得が変動しにくいＰＬＬ回路１００を得ることができる。
【選択図】 図１
【解決手段】ＰＬＬ回路１００が備えるチャージポンプ回路３は定電流出力型であり、ループフィルタ４が有するコンデンサに対して定電流で充放電を行う。電圧制御発振器（ＶＣＯ）５には、ループフィルタ４から出力される周波数制御電圧ＶＴに応じて変化する電流が流れ、この電流の変化率によって電圧−周波数変換利得Ｋｖが決定する。ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動する際、チャージポンプ回路３における定電流と、ＶＣＯ５における電流の変化率とは反対方向に変動する。その結果、位相比較部１の変換利得ＫｐとＶＣＯ５の変換利得Ｋｖとは反対方向に変動し、総利得が変動しにくいＰＬＬ回路１００を得ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
通信分野などの様々な技術分野においてＰＬＬ回路が採用されている。ＰＬＬ回路は、位相比較器や電圧制御発振器（以後「ＶＣＯ」と呼ぶ）などを備えており、その回路構成の一例が例えば特許文献１に掲載されている。また、ＶＣＯの回路構成の一例が非特許文献１，２に掲載されている。
【０００３】
【特許文献１】
特開２００１−５３６０４号公報
【非特許文献１】
ＤＡＶＩＤ Ａ．ＪＯＨＮＳ ｅｔ ａｌ．，“ＡＮＡＬＯＧ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ”，１９ ９６
【非特許文献２】
畑、古川，「ＰＬＬ−ＩＣの使い方」，１９８２年，ｐ．１９８〜２００
【０００４】
【発明が解決しようとする課題】
従来のＰＬＬ回路では、製造プロセスのばらつきや、動作温度の変化によって、ＰＬＬ回路の総利得（トータルゲイン）が変動し、ＰＬＬ回路が安定して動作しないことがある。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、ＰＬＬ回路を安定して動作させることが可能な技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明のＰＬＬ回路は、位相比較器と、定電流出力型のチャージポンプ回路と、コンデンサを有し、前記コンデンサの充電電圧に基づいて出力電圧が決定するフィルタと、前記フィルタの前記出力電圧が周波数制御電圧として入力され、前記周波数制御電圧に基づいて第１の変換利得により出力クロックを発振する電圧制御発振器とを備えるＰＬＬ回路であって、前記位相比較器は、第１のクロックと、前記電圧制御発振器から出力される第２のクロックとの位相比較を行い、その比較結果を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記比較結果に基づいて第２の変換利得により前記フィルタの前記コンデンサに対して定電流で充放電を行い、前記チャージポンプ回路を構成するトランジスタと、前記電圧制御発振器を構成するトランジスタの電気的特性が同様の変動を受ける際には、前記第１，２の変換利得は互いに反対方向に変動する。
【０００７】
【発明の実施の形態】
図１は本発明の実施の形態に係るＰＬＬ回路１００の構成を示すブロック図であって、図２は図１中のチャージポンプ回路３と、ループフィルタ４と、ＶＣＯ５との内部構成を示す回路図である。ＰＬＬ回路１００は、位相比較器２及びチャージポンプ回路３から成る位相比較部１と、ループフィルタ４と、ＶＣＯ５と、分周器６とを備えており、これらの構成要素は同一の半導体チップに形成されている。
【０００８】
位相比較器２は、基準クロックである入力クロックＣＬＫＩＮと、分周器６から出力されるクロックＣＬＫＡとの位相比較を行い、その比較結果を信号ＵＰ及び信号ＤＯＷＮとしてチャージポンプ回路３に出力する。
【０００９】
信号ＵＰは、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも遅い場合に、入力クロックＣＬＫＩＮの立ち上がりタイミングと、クロックＣＬＫＡの立ち上がりタイミングとの時間差の分だけＬｏｗレベルを示し、その他ではＨｉｇｈレベルを示す。
【００１０】
信号ＤＯＷＮは、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも早い場合に、クロックＣＬＫＡの立ち上がりタイミングと入力クロックＣＬＫＩＮの立ち上がりタイミングとの時間差の分だけＨｉｇｈレベルを示し、その他ではＬｏｗレベルを示す。
【００１１】
クロックＣＬＫＡの立ち上がりタイミングと、入力クロックＣＬＫＩＮの立ち上がりタイミングとの時間差は、入力クロックＣＬＫＩＮと、クロックＣＬＫＡとの位相差を示しているため、かかる位相差に応じた時間の分だけ信号ＵＰがＬｏｗレベルとなったり、信号ＤＯＷＮがＨｉｇｈレベルとなったりする。
【００１２】
チャージポンプ回路３は、図２に示されるように、バイアス回路３０と、ｐチャネルＭＯＳトランジスタ３１，３２と、ｎチャネルＭＯＳトランジスタ３３，３４とを備えている。ｐチャネルＭＯＳトランジスタ３１のドレインと、ｐチャネルＭＯＳトランジスタ３２のソースとは相互に接続されており、ｎチャネルＭＯＳトランジスタ３３のソースと、ｎチャネルＭＯＳトランジスタ３４のドレインとは相互に接続されている。
【００１３】
ｐチャネルＭＯＳトランジスタ３２及びｎチャネルＭＯＳトランジスタ３３のドレインは相互に接続されており、ｐチャネルＭＯＳトランジスタ３２及びｎチャネルＭＯＳトランジスタ３３のゲートには位相比較器２からの信号ＵＰ，ＤＯＷＮがそれぞれ入力される。
【００１４】
バイアス回路３０は、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｂ，３０ｄ，３０ｅと、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆと、抵抗３０ｇとを備えている。ｐチャネルＭＯＳトランジスタ３０ａのドレインと、ｐチャネルＭＯＳトランジスタ３０ｂのソースとは相互に接続されており、ｐチャネルＭＯＳトランジスタ３０ｄのドレインと、ｐチャネルＭＯＳトランジスタ３０ｅのソースとは相互に接続されている。
【００１５】
ｐチャネルＭＯＳトランジスタ３０ｂのドレインは、ｎチャネルＭＯＳトランジスタ３０ｃのドレインと、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｄ，３１の各ゲートに接続されている。ｐチャネルＭＯＳトランジスタ３０ｂ，３０ｅのゲートは相互に接続されており、ｎチャネルＭＯＳトランジスタ３０ｃのソースと、抵抗３０ｇの一端とは相互に接続されている。
【００１６】
ｎチャネルＭＯＳトランジスタ３０ｃのゲートは、ｎチャネルＭＯＳトランジスタ３０ｆのゲート及びドレインと、ｐチャネルＭＯＳトランジスタ３０ｅのドレインと、ｎチャネルＭＯＳトランジスタ３４のゲートとに接続されている。ｐチャネルＭＯＳトランジスタ３０ａ，３０ｄ，３１のソースには電源電位ＶＣＣが印加され、抵抗３０ｇの他端と、ｎチャネルＭＯＳトランジスタ３０ｆ，３４のソースには接地電位ＧＮＤが印加される。
【００１７】
ＶＣＯ５は、ｐチャネルＭＯＳトランジスタ５０，５３と、ｎチャネルＭＯＳトランジスタ５１と、抵抗５２と、出力クロックＣＬＫＯＵＴを出力する発振器５４とを備えている。ｐチャネルＭＯＳトランジスタ５０のゲートは、それ自身のドレインと、ｎチャネルＭＯＳトランジスタ５１のドレインと、ｐチャネルＭＯＳトランジスタ５３のゲートとに接続されている。
【００１８】
ｎチャネルＭＯＳトランジスタ５１のソースは抵抗５２の一端と接続されており、ｐチャネルＭＯＳトランジスタ５３のドレインは発振器５４と接続されている。ｐチャネルＭＯＳトランジスタ５０，５３のソースには電源電位ＶＣＣが印加され、抵抗５２の他端と、発振器５４とには接地電位ＧＮＤが印加される。
【００１９】
ループフィルタ４は、抵抗４０とコンデンサ４１とを備えている。ループフィルタ４は、ローパスフィルタとして機能し、周波数制御電圧ＶＴをＶＣＯ５に出力する。抵抗４０の一端は、チャージポンプ回路３におけるｐチャネルＭＯＳトランジスタ３２及びｎチャネルＭＯＳトランジスタ３３の各ドレインと、ＶＣＯ５におけるｎチャネルＭＯＳトランジスタ５１のゲートとに接続されており、その他端はコンデンサ４１の一端と接続されている。そして、コンデンサ４１の他端には接地電位ＧＮＤが印加される。
【００２０】
分周器６は、ＶＣＯ５からの出力クロックＣＬＫＯＵＴを所定倍数分周してクロックＣＬＫＡとして位相比較器２に出力する。なお、出力クロックＣＬＫＯＵＴはＰＬＬ回路の外部にも出力されている。
【００２１】
次に、チャージポンプ回路３、ループフィルタ４及びＶＣＯ５の動作について説明する。一般的に、ＭＯＳトランジスタの飽和領域でのドレイン電流Ｉｄは、ゲート・ソース間の電圧をＶｇｓ、そのしきい値電圧をＶｔｈとすると、以下の式（１）で表される。
【００２２】
【数１】
【００２３】
ただし、式（１）中の係数βは以下の式（２）で表される。
【００２４】
【数２】
【００２５】
上記式（２）中のμはキャリアの移動度、Ｃｏｘはゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。
【００２６】
本実施の形態に係るＰＬＬ回路１００では、ゲート容量ＣｏｘはすべてのＭＯＳトランジスタで同じ値に設計されている。また、ＰＬＬ回路１００のｎチャネルＭＯＳトランジスタ間、あるいはｐチャネルＭＯＳトランジスタ間では、キャリア移動度μはすべて同じ値に設定されている。また、チャージポンプ回路３のバイアス回路３０では、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｄの係数βが相互に同じ値になるように設計されており、ｐチャネルＭＯＳトランジスタ３０ｂ，３０ｅの係数βが相互に同じ値になるように設計されている。従って、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｂ，３０ｄ，３０ｅでもってカレントミラー回路を構成し、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆには同じ値の定電流が流れる。この定電流を「定電流Ｉ１」と呼ぶ。
【００２７】
従って、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆのゲート・ソース間電圧をそれぞれＶｇｓ１，Ｖｇｓ２、抵抗３０ｇの両端での電位差をＶａ、抵抗３０ｇの抵抗値をＲとすると、以下の式（３）が成立する。なお、ｎチャネルＭＯＳトランジスタ３０ｃの係数βは、ｎチャネルＭＯＳトランジスタ３０ｆのそれよりも大きい値に設定されている。
【００２８】
【数３】
【００２９】
ここで、式（１）を変形すると、以下の式（４）になる。
【００３０】
【数４】
【００３１】
そして、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆの係数βをそれぞれ係数β１，β２、Ｉｄ＝Ｉ１として、式（４）を用いて式（３）を変形すると、以下の式（５）となる。なお、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆのしき値電圧Ｖｔｈは互いに同じ値に設計されており、式（４）ではそれを「Ｖｔｈ０」で表している。
【００３２】
【数５】
【００３３】
式（５）を定電流Ｉ１を求める式に変形すると、以下の式（６）となる。
【００３４】
【数６】
【００３５】
本実施の形態では、例えばβ１＝４×β２に設定されており、これを式（６）に代入して整理すると以下の式（７）となる。
【００３６】
【数７】
【００３７】
このように、本実施の形態に係るバイアス回路３０は、係数β２と抵抗値Ｒとで表される定電流Ｉ１を規定している。なお、非特許文献１の２４８〜２５１頁目までには、本実施の形態に係るバイアス回路３０と回路構成は異なるが同じ動作を行うバイアス回路が開示されている。
【００３８】
本実施の形態では、ｐＭＯＳトランジスタ３０ａ，３１の係数βは互いに同じ値に設定されている。そのため、ｐＭＯＳトランジスタ３０ａ，３０ｂ，３１でもってカレントミラー回路を構成し、ｐＭＯＳトランジスタ３１には定電流Ｉ１が流れようとする。従って、ｎＭＯＳトランジスタ３３がオフで、ｐＭＯＳトランジスタ３２がオンすると、ｐＭＯＳトランジスタ３１，３２に定電流Ｉ１が流れ、この定電流Ｉ１によって、ループフィルタ４のコンデンサ４１が充電される。その結果、コンデンサ４１の接地電位ＧＮＤとは反対側の一端の電位が上昇する。コンデンサ４１の充電電圧が上昇すると、抵抗４０のコンデンサ４１とは反対側の一端の電位が上昇し、この電位が周波数制御電圧ＶＴとして、ＶＣＯ５のｎＭＯＳトランジスタ５１のゲートに与えられる。
【００３９】
一方、ｐＭＯＳトランジスタ３２がオフで、ｎＭＯＳトランジスタ３３がオンすると、ｎＭＯＳトランジスタ３３，３４に定電流Ｉ１が流れて、コンデンサ４１は定電流Ｉ１でもって放電される。その結果、コンデンサ４１の充電電圧が減少し、周波数制御電圧ＶＴが減少する。
【００４０】
ここで、位相比較部１の変換利得Ｋｐ（Ａ／ｒａｄ）は、単位位相差あたりのチャージポンプ回路３からの出力平均電流Ｉａｖとして表される。また、出力平均電流Ｉａｖは、単位時間あたりのチャージポンプ回路３からの出力電流の総和を、位相比較周期、つまり入力クロックＣＬＫＩＮの周期で除算したものである。従って、変換利得Ｋｐは定電流Ｉ１の大きさに依存している。
【００４１】
このように、本実施の形態に係るチャージポンプ回路３は、位相比較器２での比較結果に基づいて変換利得Ｋｐによりループフィルタ４のコンデンサ４１の充放電を定電流Ｉ１で行い、コンデンサ４１の充電電圧に基づいてフィルタ４の出力電圧、つまり周波数制御電圧ＶＴの値が決定される。
【００４２】
ＶＣＯ５のｎＭＯＳトランジスタ５１には、周波数制御電圧ＶＴに応じて変化する電流Ｉ２が流れる。ｎＭＯＳトランジスタ５１の係数βを係数β３、ゲート・ソース間の電圧をＶｇｓ３、しきい値電圧をＶｔｈ３とすると、電流Ｉ２は以下の式（８）で表される。
【００４３】
【数８】
【００４４】
式（８）からも明らかなように、ｎＭＯＳトランジスタ５１のゲートに印加される周波数制御電圧ＶＴが大きくなれば電流Ｉ２は大きくなり、周波数制御電圧ＶＴが小さくなれば電流Ｉ２は小さくなる。
【００４５】
本実施の形態では、ｐＭＯＳトランジスタ５０，５３の係数βは互いに同じ値に設定されている。そのため、ｐＭＯＳトランジスタ５０，５３でもってカレントミラー回路を構成し、ｐＭＯＳトランジスタ５３に電流Ｉ２が流れる。その結果、発振器５４にも電流Ｉ２が流れる。
【００４６】
発振器５４は、電流Ｉ２の値に応じて出力クロックＣＬＫＯＵＴの周波数を変化させる。具体的には、電流Ｉ２が大きくなれば出力クロックＣＬＫＯＵＴの周波数を大きくし、電流Ｉ２が小さくなれば出力クロックＣＬＫＯＵＴの周波数を小さくする。従って、ＶＣＯ５の変換利得Ｋｖ（Ｈｚ／Ｖ）は、周波数制御電圧ＶＴに対する電流Ｉ２の変化率によって決定される。つまり、周波数制御電圧ＶＴの所定の変化量に対する電流Ｉ２の変化量が大きくなれば、ＶＣＯ５の変換利得Ｋｖが大きくなり、小さくなれば小さくなる。
【００４７】
このようにＶＣＯ５は、周波数制御電圧ＶＴに基づいて変換利得Ｋｖにより出力クロックを発振し、変換利得Ｋｖは電流Ｉ２の変化率によって変化する。なお変換利得Ｋｖとは、周波数制御電圧ＶＴの単位電圧あたりの出力クロックＣＬＫＯＵＴの周波数の変化量である。なお、非特許文献２と、非特許文献１の６７５〜６７８頁目までには、本実施の形態に係るＶＣＯ５と同じ動作を行うＶＣＯが開示されている。
【００４８】
次に本実施の形態に係るＰＬＬ回路の全体の動作について説明する。位相比較器２は、入力クロックＣＬＫＩＮと、分周後の出力クロックＣＬＫＯＵＴであるクロックＣＬＫＡとの位相比較を行い、その結果、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも遅い場合には、信号ＵＰをその位相差に対応した時間の分だけＬｏｗレベルとする。このとき、信号ＤＯＷＮはＬｏｗレベルのままである。信号ＵＰがＬｏｗレベルになると、チャージポンプ回路３は、定電流Ｉ１でループフィルタ４のコンデンサ４１を充電する。この結果、周波数制御電圧ＶＴの電圧が上昇し、ＶＣＯ５に流れる電流Ｉ２が増加する。電流Ｉ２が増加すると、出力クロックＣＬＫＯＵＴの周波数が大きくなり、クロックＣＬＫＡの位相と入力クロックＣＬＫＩＮの位相とが近づく。
【００４９】
一方、位相比較器２での位相比較の結果、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも早い場合には、信号ＤＯＷＮがその位相差に対応した時間の分だけＨｉｇｈレベルとなる。このとき、信号ＵＰはＨｉｇｈレベルのままである。信号ＤＯＷＮがＨｉｇｈレベルになると、チャージポンプ回路３は、定電流Ｉ１でループフィルタ４のコンデンサ４１を放電する。この結果、周波数制御電圧ＶＴの電圧が減少し、ＶＣＯ５に流れる電流Ｉ２が減少する。電流Ｉ２が減少すると、出力クロックＣＬＫＯＵＴの周波数が小さくなり、クロックＣＬＫＡの位相と入力クロックＣＬＫＩＮの位相とが近づく。
【００５０】
本実施の形態に係るＰＬＬ回路１００がこのように動作することによって、入力クロックＣＬＫＩＮに位相同期した出力クロックＣＬＫＯＵＴを得ることができる。
【００５１】
次に、ＰＬＬ回路１００の製造プロセスのばらつきや、その動作温度の変化によって、ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動した場合に、位相比較部１の変換利得Ｋｐと、ＶＣＯ５の変換利得Ｋｖとがどのように変動するかについて説明する。
【００５２】
通常、ＭＯＳトランジスタの製造プロセスがばらつくと、ＭＯＳトランジスタのチャネル幅Ｗやチャネル長Ｌ、あるいはゲート容量Ｃｏｘが変動し、係数βが変動する。これにより、ドレイン電流Ｉｄ等が変動し、ＭＯＳトランジスタの電気的特性が変動する。そのため、係数β２を含む式（７）で表される定電流Ｉ１も変動する。本実施の形態では、ＰＬＬ回路１００に含まれる複数のＭＯＳトランジスタは、同一の製造プロセスで、同一の半導体チップに形成されるため、ＰＬＬ回路１００の製造プロセスがばらつくと、それらの複数のＭＯＳトランジスタでは、チャネル幅Ｗ、チャネル長Ｌあるいはゲート容量Ｃｏｘが、互いに同じように変動する。その結果、係数βも複数のＭＯＳトランジスタで互いに同じように変動する。
【００５３】
従って、ＰＬＬ回路１００の製造プロセスのばらつきによって、それに含まれる複数のＭＯＳトランジスタの実際の係数βが設計値よりも大きくなれば、式（７）より定電流Ｉ１が小さくなり、位相比較部１の変換利得Ｋｐが小さくなる。また、ＰＬＬ回路１００の製造プロセスのばらつきによって実際の係数βが設計値よりも小さくなれば、定電流Ｉ１が大きくなり、位相比較部１の変換利得Ｋｐが大きくなる。
【００５４】
このように、ＰＬＬ回路１００の製造プロセスがばらつく際、定電流Ｉ１及び変換利得Ｋｐは、係数βの変動方向とは反対方向に変動する。
【００５５】
一方、ＶＣＯ５に流れる電流Ｉ２は上記式（８）で表されるため、ＰＬＬ回路１００の製造プロセスのばらつきによって、ＭＯＳトランジスタの実際の係数βが設計値よりも大きくなれば、電流Ｉ２の変化率が大きくなり、係数βが設計値よりも小さくなれば、電流Ｉ２の変化率が小さくなる。従って、ＰＬＬ回路１００の製造プロセスがばらつく際、電流Ｉ２の変化率は、係数βの変動方向と同じ方向に変動する。
【００５６】
以上のように、ＰＬＬ回路１００の製造プロセスがばらついて、チャージポンプ回路３を構成するＭＯＳトランジスタと、ＶＣＯ５を構成するＭＯＳトランジスタの電気的特性が互いに同様の変動を受ける際には、定電流Ｉ１と、電流Ｉ２の変化率とは互いに反対方向に変動する。そのため、チャージポンプ回路３の変換利得ＫｐとＶＣＯ５の変換利得Ｋｐとは互いに反対方向に変動する。従って、ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動して、ＶＣＯ５の変換利得Ｋｖが変化する場合であっても、位相比較部１の変換利得Ｋｐがその変化分を打消すように変化する。その結果、ＰＬＬ回路１００の総利得の変動を抑えることができ、クロックジッタの少ない特性の安定したＰＬＬ回路１００を実現することができる。
【００５７】
次に、ＰＬＬ回路１００の動作温度が変化した場合に、変換利得Ｋｐ，Ｋｖがどのように変動するかについて説明する。通常、ＰＬＬ回路１００の動作温度が変化すると、それに含まれるＭＯＳトランジスタのキャリア移動度μが変動し、係数βが変動する。そのため、ＭＯＳトランジスタの電気的特性が変動し、定電流Ｉ１が変動する。例えば、ＰＬＬ回路１００の動作温度が高くなると、キャリア移動度μは小さくなり定電流Ｉ１が増加する。また、ＰＬＬ回路１００の動作温度が小さくなると、キャリア移動度μは大きくなり定電流Ｉ１が減少する。
【００５８】
上述のように、本実施の形態では、ＰＬＬ回路１００に含まれる複数のＭＯＳトランジスタは、同一の半導体チップに形成されているため、ＰＬＬ回路１００の動作温度が変化すると、それらの複数のＭＯＳトランジスタでは、キャリア移動度μが互いに同じように変動する。その結果、係数βも複数のＭＯＳトランジスタで互いに同じように変動する。
【００５９】
従って、ＰＬＬ回路１００の動作温度の変化によって係数βが設計値よりも大きくなれば定電流Ｉ１が小さくなり、位相比較部１の変換利得Ｋｐが小さくなる。また、ＰＬＬ回路１００の動作温度の変化によって係数βが設計値よりも小さくなれば定電流Ｉ１が大きくなり、位相比較部１の変換利得Ｋｐが大きくなる。
【００６０】
このように、ＰＬＬ回路１００の動作温度が変化すると、定電流Ｉ１及び変換利得Ｋｐは、係数βの変動方向とは逆の方向に変動する。
【００６１】
一方、ＶＣＯ５においては、ＰＬＬ回路１００の動作温度の変化によって係数βが設計値よりも大きくなれば電流Ｉ２の変化率が大きくなり、係数βが設計値よりも小さくなれば電流Ｉ２の変化率が小さくなる。従って、ＰＬＬ回路１００の動作温度が変化すると、電流Ｉ２の変化率は係数βの変動方向と同じ方向に変動する。
【００６２】
以上のように、ＰＬＬ回路１００の動作温度が変化し、チャージポンプ回路３を構成するＭＯＳトランジスタと、ＶＣＯ５を構成するＭＯＳトランジスタの電気的特性が互いに同様の変動を受ける際には、定電流Ｉ１と、電流Ｉ２の変化率とは互いに反対方向に変動する。そのため、チャージポンプ回路３の変換利得ＫｐとＶＣＯ５の変換利得Ｋｐとは互いに反対方向に変動する。従って、ＰＬＬ回路１００の動作温度が変化して、ＶＣＯ５の変換利得Ｋｖが変化する場合であっても、位相比較部１の変換利得Ｋｐがその変化分を打消すように変化する。その結果、ＰＬＬ回路１００の総利得の変動を抑えることができ、クロックジッタの少ない特性の安定したＰＬＬ回路１００を実現することができる。
【００６３】
最後に、本実施の形態に係るＰＬＬ回路１００の特性と、従来のＰＬＬ回路の特性とを比較する。
【００６４】
図３，４は本実施の形態に係る位相比較部１及びＶＣＯ５の特性をそれぞれ示す図であって、図５，６は従来の位相比較部及びＶＣＯの特性をそれぞれ示す図である。なお、従来のＰＬＬ回路の構成を図７に示す。従来のＰＬＬ回路と本実施の形態に係るＰＬＬ回路１００とは、チャージポンプ回路３の構成のみが異なる。
【００６５】
図３，５の横軸は位相比較器に入力されるクロックの位相差を示している。厳密には、位相比較器に入力される一方のクロックの立ち上がりタイミングと、他方のクロックの立ち上がりタイミングとの時間差を示している。図３，５の縦軸はチャージポンプ回路からの出力電流の総和を示しており、図３，５の縦軸では、チャージポンプ回路の出力電流が、チャージポンプ回路からループフィルタ４に向かう方向をプラス方向に設定している。
【００６６】
図４，６の横軸の「入力電圧」はＶＣＯに与えられる周波数制御電圧を示しており、縦軸の「出力周波数」はＶＣＯから出力されるクロックの周波数を示している。なお、図３〜６の条件Ａ〜Ｃの違いは、ＭＯＳトランジスタの係数βの値のみであって、条件Ｃ，Ａ，Ｂの順で係数βの値が大きくなっている。
【００６７】
図３を見ると、係数βが大きくなると、同じ位相差におけるチャージポンプ回路３の出力電流の総和が減少し、位相比較部１の変換利得Ｋｐが減少する様子が理解できる。また図４を見ると、係数βが大きくなると、周波数制御電圧と出力周波数の関係を示すグラフの傾きが大きくなり、ＶＣＯ５の変換利得Ｋｖが大きくなっている様子が理解できる。従って、図３，４より、ＰＬＬ回路１００の製造プロセスのばらつきや、その動作温度の変化によって、係数βが変化してＶＣＯ５の変換利得Ｋｖが変化する場合であっても、位相比較部１の変換利得Ｋｐがその変化分を打消すように変化し、ＰＬＬ回路１００の総利得の変動が抑制されている様子が理解できる。
【００６８】
一方図５を見ると、従来のＰＬＬ回路では、係数βが大きくなると、同じ位相差におけるチャージポンプ回路の出力電流の総和が増加し、位相比較部１の変換利得Ｋｐが増加する様子が理解できる。また、図６を見ると、係数βが大きくなると、周波数制御電圧と出力周波数の関係を示すグラフの傾きが大きくなり、ＶＣＯの変換利得Ｋｖが大きくなっている様子が理解できる。従って、図５，６より、係数βが変化すると、ＶＣＯの変換利得Ｋｖ及び位相比較部の変換利得Ｋｐがともに同じ方向に変化し、ＰＬＬ回路の総利得が大きく変化する様子が理解できる。
【００６９】
このように、本実施の形態に係るＰＬＬ回路１００では、式（７）で表現される定電流Ｉ１を規定するバイアス回路３０をチャージポンプ回路３に設けることによって、ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動した場合であっても、総利得が変動しにくい、安定した動作を行うＰＬＬ回路を実現することができる。従って、クロックジッターを低減するために、ループフィルタ４の抵抗４０及びコンデンサ４１の値を調整してＰＬＬ回路１００の総利得を大きくした場合であっても、その値が維持されるため、クロックジッターを確実に低減できる。
【００７０】
また、本実施の形態に係るチャージポンプ回路３では、バイアス回路３０のｐチャネルＭＯＳトランジスタ３０ａ，３０ｂがカスコード接続されており、ｐチャネルＭＯＳトランジスタ３０ｄ，３０ｅがカスコード接続されているため、電源電位ＶＣＣの変動による定電流Ｉ１の変動を抑えることができる。従って、電源電位ＶＣＣの変動による位相比較部１の変換利得Ｋｐの変動を抑制することができ、クロックジッターを低減することができる。
【００７１】
なお、本実施の形態では、ＰＬＬ回路１００が分周器６を備える場合について説明したが、入力クロックＣＬＫＩＮの周波数と出力クロックＣＬＫＯＵＴの周波数とが同じである場合には、分周器６は無くてもよい。この場合には、ＶＣＯ５の出力がそのまま位相比較器２に入力され、位相比較器２では、入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴとの位相比較が行われる。
【００７２】
【発明の効果】
この発明のＰＬＬ回路によれば、チャージポンプ回路を構成するトランジスタと、電圧制御発振器を構成するトランジスタの電気的特性が同様の変動を受ける際、第１，２の変換利得が反対方向に変動する。そのため、電圧制御発振器を構成するトランジスタの電気的特性が変動し、その変換利得が変化する場合であっても、チャージポンプ回路の変換利得がその変化分を打消すように変化する。その結果、ＰＬＬ回路の総利得の変動を抑えることができ、特性の安定したＰＬＬ回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施の形態に係るＰＬＬ回路の構成を示す回路図である。
【図３】本発明の実施の形態に係るＰＬＬ回路の特性を示す図である。
【図４】本発明の実施の形態に係るＰＬＬ回路の特性を示す図である。
【図５】従来のＰＬＬ回路の特性を示す図である。
【図６】従来のＰＬＬ回路の特性を示す図である。
【図７】従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
２ 位相比較器、３ チャージポンプ回路、４ ループフィルタ、５ ＶＣＯ、４１ コンデンサ。
【発明の属する技術分野】
この発明は、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路に関する。
【０００２】
【従来の技術】
通信分野などの様々な技術分野においてＰＬＬ回路が採用されている。ＰＬＬ回路は、位相比較器や電圧制御発振器（以後「ＶＣＯ」と呼ぶ）などを備えており、その回路構成の一例が例えば特許文献１に掲載されている。また、ＶＣＯの回路構成の一例が非特許文献１，２に掲載されている。
【０００３】
【特許文献１】
特開２００１−５３６０４号公報
【非特許文献１】
ＤＡＶＩＤ Ａ．ＪＯＨＮＳ ｅｔ ａｌ．，“ＡＮＡＬＯＧ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ”，１９ ９６
【非特許文献２】
畑、古川，「ＰＬＬ−ＩＣの使い方」，１９８２年，ｐ．１９８〜２００
【０００４】
【発明が解決しようとする課題】
従来のＰＬＬ回路では、製造プロセスのばらつきや、動作温度の変化によって、ＰＬＬ回路の総利得（トータルゲイン）が変動し、ＰＬＬ回路が安定して動作しないことがある。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、ＰＬＬ回路を安定して動作させることが可能な技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明のＰＬＬ回路は、位相比較器と、定電流出力型のチャージポンプ回路と、コンデンサを有し、前記コンデンサの充電電圧に基づいて出力電圧が決定するフィルタと、前記フィルタの前記出力電圧が周波数制御電圧として入力され、前記周波数制御電圧に基づいて第１の変換利得により出力クロックを発振する電圧制御発振器とを備えるＰＬＬ回路であって、前記位相比較器は、第１のクロックと、前記電圧制御発振器から出力される第２のクロックとの位相比較を行い、その比較結果を前記チャージポンプ回路に出力し、前記チャージポンプ回路は、前記比較結果に基づいて第２の変換利得により前記フィルタの前記コンデンサに対して定電流で充放電を行い、前記チャージポンプ回路を構成するトランジスタと、前記電圧制御発振器を構成するトランジスタの電気的特性が同様の変動を受ける際には、前記第１，２の変換利得は互いに反対方向に変動する。
【０００７】
【発明の実施の形態】
図１は本発明の実施の形態に係るＰＬＬ回路１００の構成を示すブロック図であって、図２は図１中のチャージポンプ回路３と、ループフィルタ４と、ＶＣＯ５との内部構成を示す回路図である。ＰＬＬ回路１００は、位相比較器２及びチャージポンプ回路３から成る位相比較部１と、ループフィルタ４と、ＶＣＯ５と、分周器６とを備えており、これらの構成要素は同一の半導体チップに形成されている。
【０００８】
位相比較器２は、基準クロックである入力クロックＣＬＫＩＮと、分周器６から出力されるクロックＣＬＫＡとの位相比較を行い、その比較結果を信号ＵＰ及び信号ＤＯＷＮとしてチャージポンプ回路３に出力する。
【０００９】
信号ＵＰは、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも遅い場合に、入力クロックＣＬＫＩＮの立ち上がりタイミングと、クロックＣＬＫＡの立ち上がりタイミングとの時間差の分だけＬｏｗレベルを示し、その他ではＨｉｇｈレベルを示す。
【００１０】
信号ＤＯＷＮは、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも早い場合に、クロックＣＬＫＡの立ち上がりタイミングと入力クロックＣＬＫＩＮの立ち上がりタイミングとの時間差の分だけＨｉｇｈレベルを示し、その他ではＬｏｗレベルを示す。
【００１１】
クロックＣＬＫＡの立ち上がりタイミングと、入力クロックＣＬＫＩＮの立ち上がりタイミングとの時間差は、入力クロックＣＬＫＩＮと、クロックＣＬＫＡとの位相差を示しているため、かかる位相差に応じた時間の分だけ信号ＵＰがＬｏｗレベルとなったり、信号ＤＯＷＮがＨｉｇｈレベルとなったりする。
【００１２】
チャージポンプ回路３は、図２に示されるように、バイアス回路３０と、ｐチャネルＭＯＳトランジスタ３１，３２と、ｎチャネルＭＯＳトランジスタ３３，３４とを備えている。ｐチャネルＭＯＳトランジスタ３１のドレインと、ｐチャネルＭＯＳトランジスタ３２のソースとは相互に接続されており、ｎチャネルＭＯＳトランジスタ３３のソースと、ｎチャネルＭＯＳトランジスタ３４のドレインとは相互に接続されている。
【００１３】
ｐチャネルＭＯＳトランジスタ３２及びｎチャネルＭＯＳトランジスタ３３のドレインは相互に接続されており、ｐチャネルＭＯＳトランジスタ３２及びｎチャネルＭＯＳトランジスタ３３のゲートには位相比較器２からの信号ＵＰ，ＤＯＷＮがそれぞれ入力される。
【００１４】
バイアス回路３０は、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｂ，３０ｄ，３０ｅと、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆと、抵抗３０ｇとを備えている。ｐチャネルＭＯＳトランジスタ３０ａのドレインと、ｐチャネルＭＯＳトランジスタ３０ｂのソースとは相互に接続されており、ｐチャネルＭＯＳトランジスタ３０ｄのドレインと、ｐチャネルＭＯＳトランジスタ３０ｅのソースとは相互に接続されている。
【００１５】
ｐチャネルＭＯＳトランジスタ３０ｂのドレインは、ｎチャネルＭＯＳトランジスタ３０ｃのドレインと、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｄ，３１の各ゲートに接続されている。ｐチャネルＭＯＳトランジスタ３０ｂ，３０ｅのゲートは相互に接続されており、ｎチャネルＭＯＳトランジスタ３０ｃのソースと、抵抗３０ｇの一端とは相互に接続されている。
【００１６】
ｎチャネルＭＯＳトランジスタ３０ｃのゲートは、ｎチャネルＭＯＳトランジスタ３０ｆのゲート及びドレインと、ｐチャネルＭＯＳトランジスタ３０ｅのドレインと、ｎチャネルＭＯＳトランジスタ３４のゲートとに接続されている。ｐチャネルＭＯＳトランジスタ３０ａ，３０ｄ，３１のソースには電源電位ＶＣＣが印加され、抵抗３０ｇの他端と、ｎチャネルＭＯＳトランジスタ３０ｆ，３４のソースには接地電位ＧＮＤが印加される。
【００１７】
ＶＣＯ５は、ｐチャネルＭＯＳトランジスタ５０，５３と、ｎチャネルＭＯＳトランジスタ５１と、抵抗５２と、出力クロックＣＬＫＯＵＴを出力する発振器５４とを備えている。ｐチャネルＭＯＳトランジスタ５０のゲートは、それ自身のドレインと、ｎチャネルＭＯＳトランジスタ５１のドレインと、ｐチャネルＭＯＳトランジスタ５３のゲートとに接続されている。
【００１８】
ｎチャネルＭＯＳトランジスタ５１のソースは抵抗５２の一端と接続されており、ｐチャネルＭＯＳトランジスタ５３のドレインは発振器５４と接続されている。ｐチャネルＭＯＳトランジスタ５０，５３のソースには電源電位ＶＣＣが印加され、抵抗５２の他端と、発振器５４とには接地電位ＧＮＤが印加される。
【００１９】
ループフィルタ４は、抵抗４０とコンデンサ４１とを備えている。ループフィルタ４は、ローパスフィルタとして機能し、周波数制御電圧ＶＴをＶＣＯ５に出力する。抵抗４０の一端は、チャージポンプ回路３におけるｐチャネルＭＯＳトランジスタ３２及びｎチャネルＭＯＳトランジスタ３３の各ドレインと、ＶＣＯ５におけるｎチャネルＭＯＳトランジスタ５１のゲートとに接続されており、その他端はコンデンサ４１の一端と接続されている。そして、コンデンサ４１の他端には接地電位ＧＮＤが印加される。
【００２０】
分周器６は、ＶＣＯ５からの出力クロックＣＬＫＯＵＴを所定倍数分周してクロックＣＬＫＡとして位相比較器２に出力する。なお、出力クロックＣＬＫＯＵＴはＰＬＬ回路の外部にも出力されている。
【００２１】
次に、チャージポンプ回路３、ループフィルタ４及びＶＣＯ５の動作について説明する。一般的に、ＭＯＳトランジスタの飽和領域でのドレイン電流Ｉｄは、ゲート・ソース間の電圧をＶｇｓ、そのしきい値電圧をＶｔｈとすると、以下の式（１）で表される。
【００２２】
【数１】
ただし、式（１）中の係数βは以下の式（２）で表される。
【００２４】
【数２】
上記式（２）中のμはキャリアの移動度、Ｃｏｘはゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。
【００２６】
本実施の形態に係るＰＬＬ回路１００では、ゲート容量ＣｏｘはすべてのＭＯＳトランジスタで同じ値に設計されている。また、ＰＬＬ回路１００のｎチャネルＭＯＳトランジスタ間、あるいはｐチャネルＭＯＳトランジスタ間では、キャリア移動度μはすべて同じ値に設定されている。また、チャージポンプ回路３のバイアス回路３０では、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｄの係数βが相互に同じ値になるように設計されており、ｐチャネルＭＯＳトランジスタ３０ｂ，３０ｅの係数βが相互に同じ値になるように設計されている。従って、ｐチャネルＭＯＳトランジスタ３０ａ，３０ｂ，３０ｄ，３０ｅでもってカレントミラー回路を構成し、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆには同じ値の定電流が流れる。この定電流を「定電流Ｉ１」と呼ぶ。
【００２７】
従って、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆのゲート・ソース間電圧をそれぞれＶｇｓ１，Ｖｇｓ２、抵抗３０ｇの両端での電位差をＶａ、抵抗３０ｇの抵抗値をＲとすると、以下の式（３）が成立する。なお、ｎチャネルＭＯＳトランジスタ３０ｃの係数βは、ｎチャネルＭＯＳトランジスタ３０ｆのそれよりも大きい値に設定されている。
【００２８】
【数３】
ここで、式（１）を変形すると、以下の式（４）になる。
【００３０】
【数４】
そして、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆの係数βをそれぞれ係数β１，β２、Ｉｄ＝Ｉ１として、式（４）を用いて式（３）を変形すると、以下の式（５）となる。なお、ｎチャネルＭＯＳトランジスタ３０ｃ，３０ｆのしき値電圧Ｖｔｈは互いに同じ値に設計されており、式（４）ではそれを「Ｖｔｈ０」で表している。
【００３２】
【数５】
式（５）を定電流Ｉ１を求める式に変形すると、以下の式（６）となる。
【００３４】
【数６】
本実施の形態では、例えばβ１＝４×β２に設定されており、これを式（６）に代入して整理すると以下の式（７）となる。
【００３６】
【数７】
このように、本実施の形態に係るバイアス回路３０は、係数β２と抵抗値Ｒとで表される定電流Ｉ１を規定している。なお、非特許文献１の２４８〜２５１頁目までには、本実施の形態に係るバイアス回路３０と回路構成は異なるが同じ動作を行うバイアス回路が開示されている。
【００３８】
本実施の形態では、ｐＭＯＳトランジスタ３０ａ，３１の係数βは互いに同じ値に設定されている。そのため、ｐＭＯＳトランジスタ３０ａ，３０ｂ，３１でもってカレントミラー回路を構成し、ｐＭＯＳトランジスタ３１には定電流Ｉ１が流れようとする。従って、ｎＭＯＳトランジスタ３３がオフで、ｐＭＯＳトランジスタ３２がオンすると、ｐＭＯＳトランジスタ３１，３２に定電流Ｉ１が流れ、この定電流Ｉ１によって、ループフィルタ４のコンデンサ４１が充電される。その結果、コンデンサ４１の接地電位ＧＮＤとは反対側の一端の電位が上昇する。コンデンサ４１の充電電圧が上昇すると、抵抗４０のコンデンサ４１とは反対側の一端の電位が上昇し、この電位が周波数制御電圧ＶＴとして、ＶＣＯ５のｎＭＯＳトランジスタ５１のゲートに与えられる。
【００３９】
一方、ｐＭＯＳトランジスタ３２がオフで、ｎＭＯＳトランジスタ３３がオンすると、ｎＭＯＳトランジスタ３３，３４に定電流Ｉ１が流れて、コンデンサ４１は定電流Ｉ１でもって放電される。その結果、コンデンサ４１の充電電圧が減少し、周波数制御電圧ＶＴが減少する。
【００４０】
ここで、位相比較部１の変換利得Ｋｐ（Ａ／ｒａｄ）は、単位位相差あたりのチャージポンプ回路３からの出力平均電流Ｉａｖとして表される。また、出力平均電流Ｉａｖは、単位時間あたりのチャージポンプ回路３からの出力電流の総和を、位相比較周期、つまり入力クロックＣＬＫＩＮの周期で除算したものである。従って、変換利得Ｋｐは定電流Ｉ１の大きさに依存している。
【００４１】
このように、本実施の形態に係るチャージポンプ回路３は、位相比較器２での比較結果に基づいて変換利得Ｋｐによりループフィルタ４のコンデンサ４１の充放電を定電流Ｉ１で行い、コンデンサ４１の充電電圧に基づいてフィルタ４の出力電圧、つまり周波数制御電圧ＶＴの値が決定される。
【００４２】
ＶＣＯ５のｎＭＯＳトランジスタ５１には、周波数制御電圧ＶＴに応じて変化する電流Ｉ２が流れる。ｎＭＯＳトランジスタ５１の係数βを係数β３、ゲート・ソース間の電圧をＶｇｓ３、しきい値電圧をＶｔｈ３とすると、電流Ｉ２は以下の式（８）で表される。
【００４３】
【数８】
式（８）からも明らかなように、ｎＭＯＳトランジスタ５１のゲートに印加される周波数制御電圧ＶＴが大きくなれば電流Ｉ２は大きくなり、周波数制御電圧ＶＴが小さくなれば電流Ｉ２は小さくなる。
【００４５】
本実施の形態では、ｐＭＯＳトランジスタ５０，５３の係数βは互いに同じ値に設定されている。そのため、ｐＭＯＳトランジスタ５０，５３でもってカレントミラー回路を構成し、ｐＭＯＳトランジスタ５３に電流Ｉ２が流れる。その結果、発振器５４にも電流Ｉ２が流れる。
【００４６】
発振器５４は、電流Ｉ２の値に応じて出力クロックＣＬＫＯＵＴの周波数を変化させる。具体的には、電流Ｉ２が大きくなれば出力クロックＣＬＫＯＵＴの周波数を大きくし、電流Ｉ２が小さくなれば出力クロックＣＬＫＯＵＴの周波数を小さくする。従って、ＶＣＯ５の変換利得Ｋｖ（Ｈｚ／Ｖ）は、周波数制御電圧ＶＴに対する電流Ｉ２の変化率によって決定される。つまり、周波数制御電圧ＶＴの所定の変化量に対する電流Ｉ２の変化量が大きくなれば、ＶＣＯ５の変換利得Ｋｖが大きくなり、小さくなれば小さくなる。
【００４７】
このようにＶＣＯ５は、周波数制御電圧ＶＴに基づいて変換利得Ｋｖにより出力クロックを発振し、変換利得Ｋｖは電流Ｉ２の変化率によって変化する。なお変換利得Ｋｖとは、周波数制御電圧ＶＴの単位電圧あたりの出力クロックＣＬＫＯＵＴの周波数の変化量である。なお、非特許文献２と、非特許文献１の６７５〜６７８頁目までには、本実施の形態に係るＶＣＯ５と同じ動作を行うＶＣＯが開示されている。
【００４８】
次に本実施の形態に係るＰＬＬ回路の全体の動作について説明する。位相比較器２は、入力クロックＣＬＫＩＮと、分周後の出力クロックＣＬＫＯＵＴであるクロックＣＬＫＡとの位相比較を行い、その結果、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも遅い場合には、信号ＵＰをその位相差に対応した時間の分だけＬｏｗレベルとする。このとき、信号ＤＯＷＮはＬｏｗレベルのままである。信号ＵＰがＬｏｗレベルになると、チャージポンプ回路３は、定電流Ｉ１でループフィルタ４のコンデンサ４１を充電する。この結果、周波数制御電圧ＶＴの電圧が上昇し、ＶＣＯ５に流れる電流Ｉ２が増加する。電流Ｉ２が増加すると、出力クロックＣＬＫＯＵＴの周波数が大きくなり、クロックＣＬＫＡの位相と入力クロックＣＬＫＩＮの位相とが近づく。
【００４９】
一方、位相比較器２での位相比較の結果、クロックＣＬＫＡの位相が入力クロックＣＬＫＩＮの位相よりも早い場合には、信号ＤＯＷＮがその位相差に対応した時間の分だけＨｉｇｈレベルとなる。このとき、信号ＵＰはＨｉｇｈレベルのままである。信号ＤＯＷＮがＨｉｇｈレベルになると、チャージポンプ回路３は、定電流Ｉ１でループフィルタ４のコンデンサ４１を放電する。この結果、周波数制御電圧ＶＴの電圧が減少し、ＶＣＯ５に流れる電流Ｉ２が減少する。電流Ｉ２が減少すると、出力クロックＣＬＫＯＵＴの周波数が小さくなり、クロックＣＬＫＡの位相と入力クロックＣＬＫＩＮの位相とが近づく。
【００５０】
本実施の形態に係るＰＬＬ回路１００がこのように動作することによって、入力クロックＣＬＫＩＮに位相同期した出力クロックＣＬＫＯＵＴを得ることができる。
【００５１】
次に、ＰＬＬ回路１００の製造プロセスのばらつきや、その動作温度の変化によって、ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動した場合に、位相比較部１の変換利得Ｋｐと、ＶＣＯ５の変換利得Ｋｖとがどのように変動するかについて説明する。
【００５２】
通常、ＭＯＳトランジスタの製造プロセスがばらつくと、ＭＯＳトランジスタのチャネル幅Ｗやチャネル長Ｌ、あるいはゲート容量Ｃｏｘが変動し、係数βが変動する。これにより、ドレイン電流Ｉｄ等が変動し、ＭＯＳトランジスタの電気的特性が変動する。そのため、係数β２を含む式（７）で表される定電流Ｉ１も変動する。本実施の形態では、ＰＬＬ回路１００に含まれる複数のＭＯＳトランジスタは、同一の製造プロセスで、同一の半導体チップに形成されるため、ＰＬＬ回路１００の製造プロセスがばらつくと、それらの複数のＭＯＳトランジスタでは、チャネル幅Ｗ、チャネル長Ｌあるいはゲート容量Ｃｏｘが、互いに同じように変動する。その結果、係数βも複数のＭＯＳトランジスタで互いに同じように変動する。
【００５３】
従って、ＰＬＬ回路１００の製造プロセスのばらつきによって、それに含まれる複数のＭＯＳトランジスタの実際の係数βが設計値よりも大きくなれば、式（７）より定電流Ｉ１が小さくなり、位相比較部１の変換利得Ｋｐが小さくなる。また、ＰＬＬ回路１００の製造プロセスのばらつきによって実際の係数βが設計値よりも小さくなれば、定電流Ｉ１が大きくなり、位相比較部１の変換利得Ｋｐが大きくなる。
【００５４】
このように、ＰＬＬ回路１００の製造プロセスがばらつく際、定電流Ｉ１及び変換利得Ｋｐは、係数βの変動方向とは反対方向に変動する。
【００５５】
一方、ＶＣＯ５に流れる電流Ｉ２は上記式（８）で表されるため、ＰＬＬ回路１００の製造プロセスのばらつきによって、ＭＯＳトランジスタの実際の係数βが設計値よりも大きくなれば、電流Ｉ２の変化率が大きくなり、係数βが設計値よりも小さくなれば、電流Ｉ２の変化率が小さくなる。従って、ＰＬＬ回路１００の製造プロセスがばらつく際、電流Ｉ２の変化率は、係数βの変動方向と同じ方向に変動する。
【００５６】
以上のように、ＰＬＬ回路１００の製造プロセスがばらついて、チャージポンプ回路３を構成するＭＯＳトランジスタと、ＶＣＯ５を構成するＭＯＳトランジスタの電気的特性が互いに同様の変動を受ける際には、定電流Ｉ１と、電流Ｉ２の変化率とは互いに反対方向に変動する。そのため、チャージポンプ回路３の変換利得ＫｐとＶＣＯ５の変換利得Ｋｐとは互いに反対方向に変動する。従って、ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動して、ＶＣＯ５の変換利得Ｋｖが変化する場合であっても、位相比較部１の変換利得Ｋｐがその変化分を打消すように変化する。その結果、ＰＬＬ回路１００の総利得の変動を抑えることができ、クロックジッタの少ない特性の安定したＰＬＬ回路１００を実現することができる。
【００５７】
次に、ＰＬＬ回路１００の動作温度が変化した場合に、変換利得Ｋｐ，Ｋｖがどのように変動するかについて説明する。通常、ＰＬＬ回路１００の動作温度が変化すると、それに含まれるＭＯＳトランジスタのキャリア移動度μが変動し、係数βが変動する。そのため、ＭＯＳトランジスタの電気的特性が変動し、定電流Ｉ１が変動する。例えば、ＰＬＬ回路１００の動作温度が高くなると、キャリア移動度μは小さくなり定電流Ｉ１が増加する。また、ＰＬＬ回路１００の動作温度が小さくなると、キャリア移動度μは大きくなり定電流Ｉ１が減少する。
【００５８】
上述のように、本実施の形態では、ＰＬＬ回路１００に含まれる複数のＭＯＳトランジスタは、同一の半導体チップに形成されているため、ＰＬＬ回路１００の動作温度が変化すると、それらの複数のＭＯＳトランジスタでは、キャリア移動度μが互いに同じように変動する。その結果、係数βも複数のＭＯＳトランジスタで互いに同じように変動する。
【００５９】
従って、ＰＬＬ回路１００の動作温度の変化によって係数βが設計値よりも大きくなれば定電流Ｉ１が小さくなり、位相比較部１の変換利得Ｋｐが小さくなる。また、ＰＬＬ回路１００の動作温度の変化によって係数βが設計値よりも小さくなれば定電流Ｉ１が大きくなり、位相比較部１の変換利得Ｋｐが大きくなる。
【００６０】
このように、ＰＬＬ回路１００の動作温度が変化すると、定電流Ｉ１及び変換利得Ｋｐは、係数βの変動方向とは逆の方向に変動する。
【００６１】
一方、ＶＣＯ５においては、ＰＬＬ回路１００の動作温度の変化によって係数βが設計値よりも大きくなれば電流Ｉ２の変化率が大きくなり、係数βが設計値よりも小さくなれば電流Ｉ２の変化率が小さくなる。従って、ＰＬＬ回路１００の動作温度が変化すると、電流Ｉ２の変化率は係数βの変動方向と同じ方向に変動する。
【００６２】
以上のように、ＰＬＬ回路１００の動作温度が変化し、チャージポンプ回路３を構成するＭＯＳトランジスタと、ＶＣＯ５を構成するＭＯＳトランジスタの電気的特性が互いに同様の変動を受ける際には、定電流Ｉ１と、電流Ｉ２の変化率とは互いに反対方向に変動する。そのため、チャージポンプ回路３の変換利得ＫｐとＶＣＯ５の変換利得Ｋｐとは互いに反対方向に変動する。従って、ＰＬＬ回路１００の動作温度が変化して、ＶＣＯ５の変換利得Ｋｖが変化する場合であっても、位相比較部１の変換利得Ｋｐがその変化分を打消すように変化する。その結果、ＰＬＬ回路１００の総利得の変動を抑えることができ、クロックジッタの少ない特性の安定したＰＬＬ回路１００を実現することができる。
【００６３】
最後に、本実施の形態に係るＰＬＬ回路１００の特性と、従来のＰＬＬ回路の特性とを比較する。
【００６４】
図３，４は本実施の形態に係る位相比較部１及びＶＣＯ５の特性をそれぞれ示す図であって、図５，６は従来の位相比較部及びＶＣＯの特性をそれぞれ示す図である。なお、従来のＰＬＬ回路の構成を図７に示す。従来のＰＬＬ回路と本実施の形態に係るＰＬＬ回路１００とは、チャージポンプ回路３の構成のみが異なる。
【００６５】
図３，５の横軸は位相比較器に入力されるクロックの位相差を示している。厳密には、位相比較器に入力される一方のクロックの立ち上がりタイミングと、他方のクロックの立ち上がりタイミングとの時間差を示している。図３，５の縦軸はチャージポンプ回路からの出力電流の総和を示しており、図３，５の縦軸では、チャージポンプ回路の出力電流が、チャージポンプ回路からループフィルタ４に向かう方向をプラス方向に設定している。
【００６６】
図４，６の横軸の「入力電圧」はＶＣＯに与えられる周波数制御電圧を示しており、縦軸の「出力周波数」はＶＣＯから出力されるクロックの周波数を示している。なお、図３〜６の条件Ａ〜Ｃの違いは、ＭＯＳトランジスタの係数βの値のみであって、条件Ｃ，Ａ，Ｂの順で係数βの値が大きくなっている。
【００６７】
図３を見ると、係数βが大きくなると、同じ位相差におけるチャージポンプ回路３の出力電流の総和が減少し、位相比較部１の変換利得Ｋｐが減少する様子が理解できる。また図４を見ると、係数βが大きくなると、周波数制御電圧と出力周波数の関係を示すグラフの傾きが大きくなり、ＶＣＯ５の変換利得Ｋｖが大きくなっている様子が理解できる。従って、図３，４より、ＰＬＬ回路１００の製造プロセスのばらつきや、その動作温度の変化によって、係数βが変化してＶＣＯ５の変換利得Ｋｖが変化する場合であっても、位相比較部１の変換利得Ｋｐがその変化分を打消すように変化し、ＰＬＬ回路１００の総利得の変動が抑制されている様子が理解できる。
【００６８】
一方図５を見ると、従来のＰＬＬ回路では、係数βが大きくなると、同じ位相差におけるチャージポンプ回路の出力電流の総和が増加し、位相比較部１の変換利得Ｋｐが増加する様子が理解できる。また、図６を見ると、係数βが大きくなると、周波数制御電圧と出力周波数の関係を示すグラフの傾きが大きくなり、ＶＣＯの変換利得Ｋｖが大きくなっている様子が理解できる。従って、図５，６より、係数βが変化すると、ＶＣＯの変換利得Ｋｖ及び位相比較部の変換利得Ｋｐがともに同じ方向に変化し、ＰＬＬ回路の総利得が大きく変化する様子が理解できる。
【００６９】
このように、本実施の形態に係るＰＬＬ回路１００では、式（７）で表現される定電流Ｉ１を規定するバイアス回路３０をチャージポンプ回路３に設けることによって、ＰＬＬ回路１００を構成するＭＯＳトランジスタの電気的特性が変動した場合であっても、総利得が変動しにくい、安定した動作を行うＰＬＬ回路を実現することができる。従って、クロックジッターを低減するために、ループフィルタ４の抵抗４０及びコンデンサ４１の値を調整してＰＬＬ回路１００の総利得を大きくした場合であっても、その値が維持されるため、クロックジッターを確実に低減できる。
【００７０】
また、本実施の形態に係るチャージポンプ回路３では、バイアス回路３０のｐチャネルＭＯＳトランジスタ３０ａ，３０ｂがカスコード接続されており、ｐチャネルＭＯＳトランジスタ３０ｄ，３０ｅがカスコード接続されているため、電源電位ＶＣＣの変動による定電流Ｉ１の変動を抑えることができる。従って、電源電位ＶＣＣの変動による位相比較部１の変換利得Ｋｐの変動を抑制することができ、クロックジッターを低減することができる。
【００７１】
なお、本実施の形態では、ＰＬＬ回路１００が分周器６を備える場合について説明したが、入力クロックＣＬＫＩＮの周波数と出力クロックＣＬＫＯＵＴの周波数とが同じである場合には、分周器６は無くてもよい。この場合には、ＶＣＯ５の出力がそのまま位相比較器２に入力され、位相比較器２では、入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴとの位相比較が行われる。
【００７２】
【発明の効果】
この発明のＰＬＬ回路によれば、チャージポンプ回路を構成するトランジスタと、電圧制御発振器を構成するトランジスタの電気的特性が同様の変動を受ける際、第１，２の変換利得が反対方向に変動する。そのため、電圧制御発振器を構成するトランジスタの電気的特性が変動し、その変換利得が変化する場合であっても、チャージポンプ回路の変換利得がその変化分を打消すように変化する。その結果、ＰＬＬ回路の総利得の変動を抑えることができ、特性の安定したＰＬＬ回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施の形態に係るＰＬＬ回路の構成を示す回路図である。
【図３】本発明の実施の形態に係るＰＬＬ回路の特性を示す図である。
【図４】本発明の実施の形態に係るＰＬＬ回路の特性を示す図である。
【図５】従来のＰＬＬ回路の特性を示す図である。
【図６】従来のＰＬＬ回路の特性を示す図である。
【図７】従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
２ 位相比較器、３ チャージポンプ回路、４ ループフィルタ、５ ＶＣＯ、４１ コンデンサ。
Claims (4)
- 位相比較器と、
定電流出力型のチャージポンプ回路と、
コンデンサを有し、前記コンデンサの充電電圧に基づいて出力電圧が決定するフィルタと、
前記フィルタの前記出力電圧が周波数制御電圧として入力され、前記周波数制御電圧に基づいて第１の変換利得により出力クロックを発振する電圧制御発振器と
を備えるＰＬＬ回路であって、
前記位相比較器は、第１のクロックと、前記電圧制御発振器から出力される第２のクロックとの位相比較を行い、その比較結果を前記チャージポンプ回路に出力し、
前記チャージポンプ回路は、前記比較結果に基づいて第２の変換利得により前記フィルタの前記コンデンサに対して定電流で充放電を行い、
前記チャージポンプ回路を構成するトランジスタと、前記電圧制御発振器を構成するトランジスタの電気的特性が同様の変動を受ける際には、前記第１，２の変換利得は互いに反対方向に変動する、ＰＬＬ回路。 - 前記トランジスタの電気的特性の変動は、前記ＰＬＬ回路の製造プロセスのばらつきによって生じる、請求項１に記載のＰＬＬ回路。
- 前記トランジスタの電気的特性の変動は、前記ＰＬＬ回路の動作温度の変化によって生じる、請求項１に記載のＰＬＬ回路。
- 前記チャージポンプ回路は、前記定電流を規定するバイアス回路を有する、請求項１乃至請求項３のいずれか一つに記載のＰＬＬ回路。
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| CN101379693B (zh) * | 2006-02-10 | 2012-06-06 | 艾利森电话股份有限公司 | 振荡器增益均衡 |
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- 2003-06-27 JP JP2003184146A patent/JP2005020506A/ja active Pending
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